JP4595008B2 - 表示装置、電子装置、電子システム - Google Patents

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Description

本発明は表示装置、電子装置、電子システムに係り、特に、画素電極と、ドレインが前記画素電極に接続され、ソースがソースバスに接続され、ゲートに印加されるゲート電圧に応じて前記画素電極の印加電圧を制御する第１のトランジスタとを有する表示装置、電子装置、電子システムに関する。
薄型、低消費電力の観点から、コンピュータ、携帯電話などの表示装置として液晶表示装置が用いられている。
画素電極への電圧の印加をＴＦＴ（thin film transistor）を用いたアクティブマトリックス方式の液晶表示装置では、画素電極とデータ線との間にＴＦＴを配置し、ゲート線によりＴＦＴをスイッチングして、データ線に印加された電圧を画素電極に供給している（例えば、特許文献１参照）。
液晶表示装置では、寿命を延ばすため、液晶が一方向にだけ旋回しないように画素電極とコモン電極との間に印加される電圧を、例えば、フレーム毎に反転させ、液晶に印加する電圧をフレーム毎に反転させている。また、このとき、例えば、同じフレームで、ライン毎に反対の電圧が液晶に印加されるように制御している。
図１６は従来のゲート線駆動方法の一例を説明するための図を示す。図１６（Ａ）は第１の液晶駆動状態、図１６（Ｂ）は第２の液晶駆動状態を示している。なお、図１６において、実線はゲート電圧Ｖg、破線はソース電圧Ｖs、一点鎖線はドレイン電圧Ｖd、二点鎖線は共通電極１４２に印加されるコモン電圧Ｖcomを示している。
従来のゲート線駆動方法は、図１６に示すようにゲート電圧Ｖgは第１の液晶駆動状態と第２の液晶駆動状態とによらず固定であった。このため、図１６（Ａ）に示す第１の液晶駆動状態においてＴＦＴのオフのときにゲート電圧Ｖgが基底電圧Ｖglとなると、ゲート電圧Ｖgの基底電圧Ｖglとドレイン電圧Ｖdとの差は２．３Ｖであるが、図１６（Ｂ）に示す第２の液晶駆動状態においてＴＦＴのオフのときにゲート電圧Ｖg’が基底電圧Ｖgl’となると、ゲート電圧Ｖgの基底電圧Ｖgl’とソース電圧Ｖs’の基底電圧Ｖs1’との差が７．５Ｖに拡大する。これによって、第１の液晶駆動状態と第２の液晶駆動状態とでＴＦＴのオフ電流Ｉoffに差が生じる。第１の液晶駆動状態と第２の液晶駆動状態とでＴＦＴのオフ電流Ｉoffの差が液晶表示装置の画質を劣化させる原因の一つであり、画面をちらつかせる原因であるフリッカという現象が発生していた。
特開２００７−１８８０７９号公報
本発明は上記の点に鑑みてなされたもので、フリッカを低減できる表示装置、電子装置、電子システムを提供することを目的とする。
本発明は、画素電極と、ドレインが前記画素電極に接続され、ソースがソースバスに接続され、ゲートに印加されるゲート電圧に応じて前記画素電極の印加電圧を制御する画素駆動用トランジスタとを有する表示装置であって、前記画素駆動用トランジスタのゲートに接続され、前記画素駆動用トランジスタのゲートに印加する電圧を保持するキャパシタンスと、ドレインが前記画素駆動用トランジスタのゲートと前記キャパシタンスとの接続点に接続され、ソースが前記ソースバスに接続され、ゲートがゲートラインに接続され、前記キャパシタンスの印加電圧を制御するゲート駆動電圧制御用トランジスタと、前記キャパシタンスに電圧を保持する電圧を、隣接するソースバスで、異なる複数のハイレベル電圧、又は、異なる複数のローレベル電圧となるように交互に切り換え、前記ソースを駆動するソースバス駆動回路とを有する構成としてなる。
また、本発明は、前記ソースバス駆動回路は、前記画素電極に印加するソース電圧を前記ソースバスに供給するデマルチプレクサと、
第１の高レベル電圧を発生する第１の高電圧源と、
前記第１の高レベル電圧より高いレベルの第２の高レベル電圧を発生する第２の高電圧源と、前記第１及び第２の高レベル電圧より低いレベルの第１の低レベル電圧を発生する第１の低電圧源と、第１の低レベル電圧より低いレベルの第２の低レベル電圧を発生する第２の低電圧源と、前記第１及び第２の高電圧源から前記第１及び第２の高レベル電圧が印加されるとともに、前記第１及び第２の低電圧源から前記第１及び第２の低レベル電圧が印加され、選択信号に基づいて前記第１及び第２の高レベル電圧、前記第１及び第２の低レベル電圧を第１の出力ライン及び第２の出力ラインに選択的に出力する電圧選択回路と、前記キャパシタンスに電圧を保持させるときに、前記第１及び第２の出力ラインの電圧を前記ソースバスに供給し、前記画素駆動用トランジスタのソースにソース電圧を印加するときに、前記デマルチプレクサの出力を前記ソースバスに供給するように切り換える電圧切換回路とを有する構成としてなる。
さらに、本発明の電圧選択回路は、電圧レベル選択信号に応じて前記第１及び第２の高レベル電圧のいずれか一方、及び、前記第１及び第２の低レベル電圧のいずれか一方を出力する第１の電圧選択部と、電圧レベル選択信号に応じて前記第１及び第２の高レベル電圧のいずれか他方、及び、前記第１及び第２の低レベル電圧のいずれか他方を出力する第２の電圧選択部と、ソースバス切換信号に応じて前記第１の電圧選択部から出力される前記第１及び第２の高レベル電圧のいずれか一方と、前記第１及び第２の低レベル電圧のいずれか一方とのうちのいずれかを、１ソースバスおきに設定された第１のソースバスに電圧を供給する前記第１及び第２の出力ラインの一方に出力する第３の電圧選択部と、ソースバス切換信号に応じて前記第２の電圧選択部から出力される前記第１及び第２の高レベル電圧のいずれか他方と、前記第１及び第２の低レベル電圧のいずれか他方とのうちのいずれかを、前記第１のソースバスに隣接する第２のソースバスに電圧を供給する前記第１及び第２の出力ラインの他方に出力する第４の電圧選択部とを有することを特徴とする。
本発明によれば、画素電極と、ドレインが前記画素電極に接続され、ソースがソースバスに接続され、ゲートに印加されるゲート電圧に応じて前記画素電極の印加電圧を制御する画素駆動用トランジスタとを有する表示装置において、画素駆動用トランジスタのゲートに接続され、画素駆動用トランジスタのゲートに印加する電圧を保持するキャパシタンスと、ドレインが第１のトランジスタのゲートとキャパシタンスとの接続点に接続され、ソースがソースバスに接続され、ゲートがゲートラインに接続され、前記キャパシタンスの印加電圧を制御するゲート駆動電圧制御用トランジスタと、キャパシタンスに電圧を保持する電圧を、隣接するソースバスで、異なる複数のハイレベル電圧、又は、異なる複数のローレベル電圧となるように交互に切り換える保持電圧切換回路とを設けることにより、ゲート駆動電圧制御用トランジスタのゲート−ソース間電圧、あるいは、ゲート−ドレイン間電圧の変動を小さくでき、これによって、画素駆動用トランジスタのドレイン電圧の変動を小さくでき、この結果、フリッカを低減できる。
図１は本発明の一実施例のシステム構成図を示す。
本実施例では本発明の表示装置の一例として液晶表示装置１００を例に説明を行う。
液晶表示装置１００は、例えば、アクティブマトリクス方式の液晶表示装置であり、インタフェース部１０１、コントローラ１０２、ゲートライン駆動回路１０３、ソースバス駆動回路１０４、表示部１０５を含む構成とされている。
インタフェース部１０１は、上位装置とのインタフェースをとり、上位装置から表示データを受信する。
コントローラ１０２は、インタフェース部１０１で受信した表示データに基づいて表示部１０５をコントロールするための各種コントロール信号を生成し、ゲートライン駆動回路１０３、ソースバス駆動回路１０４に供給する。
ゲートライン駆動回路１０３は、コントローラ１０２からのコントロール信号に基づいて表示部１０５のゲートラインＧＬを駆動するためのゲートライン駆動信号を生成し、表示部１０５に供給する。
ソースバス駆動回路１０４は、コントローラ１０２から供給されるコントロール信号に基づいて表示部１０５の第１のソースバスＳＢ１及び第２のソースバスＳＢ２を駆動するためのソース駆動信号を生成し、表示部１０５に供給する。
図２は表示部１０５の要部の構成図を示す。
表示部１０５は、偏光板１１１、下部ガラス基板１１２、画素電極部１１３、ゲートラインＧＬ、第１のソースバスＳＢ１、第２のソースバスＳＢ２、配向膜１１４、液晶１１５、配向膜１１６、共通電極１１７、上部ガラス基板１１８、偏光板１１９を含む構成とされている。
偏光板１１１は、下部ガラス基板１１２の下面側に設けられ、例えば、バックライトからの光のうち所定の偏光の光を通過させて下部ガラス基板１１２に供給する。下部ガラス基板１１２の上面側には、ゲートラインＧＬ、第１、第２のソースバスＳＢ１、ＳＢ２、画素電極部１１３が形成される。ゲートラインＧＬは、図１に示すゲートライン駆動回路１０３に接続されて、ゲートライン駆動回路１０３からゲート駆動信号が供給される。
第１、第２のソースバスＳＢ１、ＳＢ２は、ゲートラインＧＬに直交する方向にゲートラインＧＬとは絶縁状態で配線されており、ソースバス駆動回路１０４に接続されている。なお、第１のソースバスＳＢ１と第２のソースバスＳＢ２とは、交互に配線されている。
画素電極部１１３は、ゲートラインＧＬ間に挟まれ、かつ、第１のソースバスＳＢ１と第２のソースバスＳＢ２とに挟まれた領域に配置されている。画素電極部１１３には、ゲートラインＧＬ、第１のソースバスＳＢ１又は第２のソースバスＳＢ２が接続される。
配向膜１１４は、ゲートラインＧＬ、コモンラインＣＬ、第１及び第２のソースバスＳＢ１、ＳＢ２、画素電極部１１３に積層して形成される。配向膜１１４は、液晶１１５を所定の配向方向に整列させる。
配向膜１１４上に図示しないスペーサを介して上部ガラス基板１１８が配置される。上部ガラス基板１１８の配向膜１１４に対向する側の面には、共通電極１１７が形成される。共通電極１１７には、基準電位、例えば、ＧＮＤ電位が印加される。
上部ガラス基板１１８の共通電極１１７上には、配向膜１１６が形成される。配向膜１１６は液晶１１５を所定の配向方向に配向させる。配向膜１１４の配向方向と配向膜１１６の配向方向とは、例えば、互いに直交あるいは平行する方向とされる。
また、上部ガラス基板１１８の上面側、液晶１１５に面する側とは反対側の面には、偏光板１１９が配置される。偏光板１１９は、上部ガラス基板１１８を透過した光のうち所定の偏光を有する光を透過させる。
ソースバス駆動回路１０４について説明する。
図３はソースバス駆動回路１０４のブロック構成図を示す。
ソースバス駆動回路１０４は、電圧選択回路２１１，デマルチプレクサ２１２、電圧切換回路２１３、第１の高レベル電圧源２１４、第２の高レベル電圧源２１５、第１の低レベル電圧源２１６、第２の低レベル電圧源２１７を含む構成とされている。なお、電圧選択回路２１１、第１の高レベル電圧源２１４、第２の高レベル電圧源２１５、第１の低レベル電圧源２１６、第２の低レベル電圧源２１７により保持電圧切換回路が構成されている。
第１の高レベル電圧源２１４は、第１の高レベル電圧Ｈ１を発生する。第２の高レベル電圧源２１５は、第２の高レベル電圧Ｈ２を発生する。第１の低レベル電圧源２１６は、第１の低レベル電圧Ｌ１を発生する。第２の低レベル電圧源２１７は、第２の低レベル電圧Ｌ２を発生する。第１の高レベル電圧源２１４、第２の高レベル電圧源２１５、第１の低レベル電圧源２１６、第２の低レベル電圧源２１７で発生された第１の高レベル電圧Ｈ１、第２の高レベル電圧Ｈ２、第１の低レベル電圧Ｌ１、第２の低レベル電圧Ｌ２は電圧選択回路２１１に供給される。なお、第１の高レベル電圧Ｈ１、第２の高レベル電圧Ｈ２、第１の低レベル電圧Ｌ１、第２の低レベル電圧Ｌ２は、Ｈ２＞Ｈ１＞Ｌ１＞Ｌ２の関係とされている。
電圧選択回路２１１は、コントローラ１０２から供給される駆動レベル指示信号high/low及びバス指示信号posi/negaに基づいて第１の高レベル電圧Ｈ１又は第２の高レベル電圧Ｈ２、第１の低レベル電圧Ｌ１又は第２の低レベル電圧Ｌ２のうち第１の出力電圧Ｖ１及び第２の出力電圧Ｖ２とする電圧を決定する。
図４は電圧選択回路２１１の回路構成図を示す。
電圧選択回路２１１は、第１の電圧レベル選択部２２１、第２の電圧レベル選択部２２２、第３の電圧レベル選択部２２３、第４の電圧レベル選択部２２４から構成されている。
第１の電圧レベル選択部２２１は、トランジスタＭ11〜Ｍ14から構成され、コントローラ１０２からの駆動レベル指示信号high/lowに応じて第１又は第２の高レベル電圧Ｈ１、Ｈ２、及び、第１又は第２の低レベル電圧Ｌ１、Ｌ２を出力する。第２の電圧レベル選択部２２２は、トランジスタＭ21〜Ｍ24から構成され、コントローラ１０２からの駆動レベル指示信号high/lowに応じて第２又は第１の高レベル電圧Ｈ２、Ｈ１、及び、第２又は第１の低レベル電圧Ｌ２、Ｌ１を出力する。
第３の電圧レベル選択部２２３は、トランジスタＭ15〜Ｍ18から構成され、コントローラ１０２からのバス指示信号posi/negaに応じて第１の電圧レベル選択部２２１で選択された第１又は第２の高レベル電圧Ｈ１、Ｈ２、と第１又は第２の低レベル電圧Ｌ１、Ｌ２とのいずれかを第１の出力電圧Ｖ１として出力する。第４の電圧レベル選択部２２４は、トランジスタＭ25〜Ｍ28から構成され、コントローラ１０２からのバス指示信号posi/negaに応じて第２の電圧レベル選択部２２２で選択された第１又は第２の高レベル電圧Ｈ１、Ｈ２、と第１又は第２の低レベル電圧Ｌ１、Ｌ２とのいずれかを第２の出力電圧Ｖ２として出力する。
電圧選択回路２１１から出力される第１の出力電圧Ｖ１及び第２の出力電圧Ｖ２は、電圧切換回路２１３に供給される。
デマルチプレクサ２１２は、コントローラ１０２からの制御信号に基づいてソース電圧を生成し、電圧切換回路２１３に供給する。
電圧切換回路２１３は、ソースバス毎にトランジスタＭg1、Ｍg2を設けた構成とされており、コントローラ１０２からの切換信号gate/sourceに基づいて電圧選択回路２１１の第１の出力電圧Ｖ１及び第２の出力電圧Ｖ２とデマルチプレクサ２１２の出力電圧とのいずれかを第１のソースバスＳＢ１及び第２のソースバスＳＢ２に出力する。第１のソースバスＳＢ１及び第２のソースバスＳＢ２は、画素電極部１１３に接続されている。
次に、画素電極部１１３について説明する。
画素電極部１１３は、画素駆動用トランジスタＭｄ、ゲート駆動電圧制御用トランジスタＭｓ、容量Ｃlc、Ｃｓ、Ｃｋを含む等価回路を構成している。
ゲート駆動電圧制御用トランジスタＭｓは、ソースが第１又は第２のソースバスＳＢ１、ＳＢ２に接続され、ドレインがゲート電圧保持用容量Ｃｋに接続され、ゲートがゲートラインＧＬに接続されている。ゲート駆動電圧制御用トランジスタＭｓがオンすることによりゲート電圧保持用容量Ｃｋにゲート駆動電圧が保持される。
画素駆動用トランジスタＭｄは、ＴＦＴから構成され、ソースが第１又は第２のソースバスＳＢ１、ＳＢ２に接続され、ドレインが容量Ｃlcに接続され、ゲートがゲート駆動電圧制御用トランジスタＭｓのドレインとゲート電圧保持用容量Ｃｋとの接続点に接続されている。容量Ｃlcは、図示しない画素電極と共通電極１１７との間に液晶１１５により発生する容量である。また、容量Ｃｓは補助容量である。画素電極は、例えば、透明電極から構成される。
画素駆動用トランジスタＭｄは、ＴＦＴから構成され、ゲート電圧保持容量Ｃｋに保持された電圧によりオンし、第１、第２のソースバスＳＢ１、ＳＢ２から電流を引き込み、図示しない画素電極に電圧を印加する。
次に、ソースバス駆動回路１０４の動作を説明する。
図５は初期状態を説明するための図を示す
初期状態においては、図５に示すように、駆動レベル指示信号high/low及びバス指示信号posi/negaはローレベルＬＬ、切換信号gate/sourceはハイレベルＨＨであり、デマルチプレクサ２１２の第１のソースバスＳＢ１への出力電圧はＶｓｎ、第２のソースバスＳＢ２への出力電圧はＶｓｐとなる。
駆動レベル指示信号high/low及びバス指示信号posi/negaはローレベルのときには、電圧選択回路２１１の第１の出力電圧Ｖ１は第２の低レベル電圧Ｌ２、電圧選択回路２１１の第２の出力電圧Ｖ２は第１の低レベル電圧Ｌ１となる。また、切換信号gate/sourceはハイレベルＨＨのときには、トランジスタＭｇ１がオフ、トランジスタＭｇ２がオンし、第１の出力電圧Ｖ１が第１のソースバスＳＢ１に印加され、第２の出力電圧Ｖ２が第２のソースバスＳＢ２に印加される。これによって、第１のソースバスＳＢ１には第２の低レベル電圧Ｌ２が印加され、第２のソースバスＳＢ２には第１の低レベル電圧Ｌ１が印加される。
このとき、ゲートラインＧＬはローレベルとなるので、画素電極部１１３のゲート電圧制御用トランジスタＭｓ及び画素駆動用トランジスタＭｄはともにオフ状態となる。なお、このとき、容量Ｃｋには第２の低レベル電圧Ｌ２に相当する電圧が印加され、容量Ｃlc、Ｃｋには、ソース電圧Ｖｓｎに相当する電圧が印加されている。
次に、容量Ｃｋにゲート電圧を保持する。
図６はゲート電圧保持時の動作を説明するための図を示す。
容量Ｃｋへのゲート電圧保持時には図６に示すように駆動レベル指示信号high/low及びバス指示信号posi/negaが共にローレベルＬＬからハイレベルＨＨに遷移する。これによって、電圧選択回路２１１の第１の出力電圧Ｖ１が第２の低レベル電圧Ｌ２から第１の高レベル電圧Ｈ１に遷移し、第２の出力電圧Ｖ２が第１の低レベル電圧Ｌ１から第２の高レベル電圧Ｈ２に遷移する。
これによって、第１のソースバスＳＢ１が第２の低レベル電圧Ｌ２から第１の高レベル電圧Ｈ１に遷移する。また、第２のソースバスＳＢ２が第１の低レベル電圧Ｌ１から第２の高レベル電圧Ｈ２に遷移する。
また、このとき、ゲートラインＧＬがローレベルＬＬからハイレベルＨＨに遷移する。これにより、ゲート電圧制御用トランジスタＭｓがオンする。ゲート電圧制御用トランジスタＭｓがオンすることにより、第１のソースバスＳＢ１に接続された画素電極部１１３では第１の高レベル電圧Ｈ１が容量Ｃｋに保持され、第２のソースバスＳＢ２に接続された画素電極部１１３では第２の高レベル電圧Ｈ２が容量Ｃｋに保持される。
次に、電圧制御用トランジスタＭｓがオフされる。
図７はゲートオフ動作時の動作を説明するための図を示す。
図７に示すようにゲートラインＧＬがハイレベルＨＨからローレベルＬＬに遷移する。ゲートラインＧＬがローレベルＬＬに遷移すると、電圧制御用トランジスタＭｓがオフし、容量Ｃｋが第１、第２のソースバスＳＢ１、ＳＢ２から切断され、容量Ｃｋには、第１、第２の高レベル電圧Ｈ１、Ｈ２が保持される。
次にマルチプレクサ２１２の出力電圧により第１のソースバスＳＢ１に接続された画素電極部１１３の容量Ｃlc、Ｃｓの書き込みを行う。
図８〜図１０は書込時の動作を説明するための図を示す。
図８はマルチプレクサ２１２の第１のソースバスＳＢ１の出力電圧が電圧Ｖｓｎから電圧Ｖｓｐに遷移したときの状態を示す図、図９は切換信号gate/sourceをハイレベルＨＨからローレベルＬＬに遷移したときの状態を示す図、図１０は画素駆動用トランジスタＭdがオンしたときの状態を示す図である。
まず、図８に示すように、マルチプレクサ２１２の第１のソースバスＳＢ１の出力電圧が、例えば、電圧Ｖｓｎから電圧Ｖｓｐに遷移する。このとき、切換信号gate/sourceをハイレベルＨＨからローレベルＬＬに遷移させる。
図９に示すように、切換信号gate/sourceをハイレベルＨＨからローレベルＬＬに遷移することにより、トランジスタＭｇ１がオンし、トランジスタＭｇ２がオフし、マルチプレクサ２１２の出力電圧が第１、第２のソースバスＳＢ１、ＳＢ２に供給され、第１、第２のソースバスＳＢ１、ＳＢ２が第１、第２の高レベル電圧Ｈ１、Ｈ２からマルチプレクサ２１２の出力電圧Ｖｓｐ、Ｖｓｎに遷移する。
第１、第２のソースバスＳＢ１、ＳＢ２が第１、第２の高レベル電圧Ｈ１、Ｈ２からマルチプレクサ２１２の出力電圧Ｖｓｐ、Ｖｓｎに遷移することにより、容量Ｃｋに保持された第１、第２の高レベル電圧Ｈ１、Ｈ２により画素駆動用トランジスタＭｄがオンする。
図１０に示すように、画素駆動用トランジスタＭｄがオンすることにより、第１、第２のソースバスＳＢ１、ＳＢ２に接続された画素電極部１１３の容量Ｃlc、Ｃｓにマルチプレクサ２１２の出力電圧Ｖｓｐ、Ｖｓｎが書き込まれる。上記動作を繰り返すことにより画素の書き込みを行う。
次にゲート電圧制御用トランジスタＭｓをオンし、画素電極駆動用トランジスタＭｄをオフし、画素への書込を終了する。
図１１は書込終了時の動作を説明するための図を示す。
図３に示すコントローラ１０２はゲートラインＧＬをローレベルＬＬからハイレベルＨＨに遷移させる。これによって、ゲート電圧制御用トランジスタＭｓがオンし、容量Ｃｋに第１、第２のソースバスＳＢ１、ＳＢ２からマルチプレクサ２１２の出力電圧Ｖｓｐ、Ｖｓｎが印加され、画素駆動用トランジスタＭｄのゲート電圧がマルチプレクサ２１２の出力電圧Ｖｓｐ、Ｖｓｎに遷移して、オフする。
また、このとき、コントローラ１０２は、駆動レベル指示信号high/lowをハイレベルＨＨからローレベルＬＬに遷移させる。これによって、電圧選択回路２１１の第１の出力電圧Ｖ１が第１の高レベル電圧Ｈ１から第１の低レベル電圧Ｌ１に遷移し、第２の出力電圧Ｖ２が第２の高レベル電圧Ｈ２から第２の低レベル電圧Ｌ２に遷移する。
次に、電圧選択回路２１１で選択された電圧により容量Ｃｋの印加電圧を低レベル電圧に遷移させる。
図１２は容量Ｃｋの低レベル電圧化時の動作を説明するための図を示す。
図３に示すコントローラ１０２は、切換信号gate/sourceをローレベルＬＬからハイレベルＨＨに遷移させる。切換信号gate/sourceがローレベルＬＬからハイレベルＨＨに遷移することにより、トランジスタＭｇ１がオフし、トランジスタＭｇ２がオンする。これによって、第１のソースバスＳＢ１に電圧選択回路２１１の第１の出力電圧Ｖ１が印加され、第２のソースバスＳＢ２に電圧選択回路２１１の第２の出力電圧Ｖ２が印加される。このとき、第１の出力電圧Ｖ１は第１の低レベル電圧Ｌ１、第２の出力電圧Ｖ２は第２の低レベル電圧Ｌ２であり、第１のソースバスＳＢ１は第１の低レベル電圧Ｌ１、第２のソースバスＳＢ２は第２の低レベル電圧Ｌ２となる。
また、このとき、ゲートラインＧＬは、ハイレベルＨＨであるので、ゲート電圧制御用トランジスタＭｓがオンし、第１のソースバスＳＢ１に接続された画素電極１１３の容量Ｃｋは第１の低レベル電圧Ｌ１になり、第２のソースバスＳＢ２に接続された画素電極１１３の容量Ｃｋは第２の低レベル電圧Ｌ２となる。
次に初期状態に戻す動作が行われる。
図１３は初期状態に戻す動作を説明するための図を示す。
図３に示すコントローラ１０２は、ゲートラインＧＬをハイレベルＨＨからローレベルＬＬに遷移させる。ゲートラインＧＬがローレベルＬＬになることによりゲート電圧制御用トランジスタＭｓがオフする。ゲート電圧制御用トランジスタＭｓがオフすることにより図５に示す初期状態に戻る。
更に、上記動作を、タイミングチャートを用いて説明する。
図１４は画素への書き込み動作を説明するためのタイミングチャートを示す。図１４（Ａ）は駆動レベル指示信号high/low、図１４（Ｂ）はバス指示信号posi/nega、図１４（Ｃ）は電圧選択回路１０２の第１の出力電圧Ｖ１、図１４（Ｄ）は電圧選択回路１０２の第２の出力電圧Ｖ２、図１４（Ｅ）はデマルチプレクサ２１２の出力電圧、図１４（Ｆ）は切換信号gate/source、図１４（Ｇ）は第１のソースバスＳＢ１の出力電圧、図１４（Ｈ）はゲートラインＧＬ、図１４（Ｉ）は容量Ｃｋの電圧Ｖｋ、図１４（Ｊ）は画素容量Ｃlcの印加電圧の動作波形を示している。
時刻ｔ１で、図３に示すコントローラ１０２により初期状態から駆動レベル指示信号high/low及びバス指示信号posi/nega、ゲートラインＧＬがローレベルＬＬからハイレベルＨＨに遷移されると、電圧選択回路１０２の第１の出力電圧Ｖ１が第１の高レベル電圧Ｈ１になり、第２の出力電圧Ｖ２が第２の高レベル電圧Ｈ２になる。これによって、第１のソースバスＳＢ１が第１の高レベル電圧Ｈ１になる。また、ゲートラインＧＬがハイレベルＨＨに遷移するので、ゲート電圧制御用トランジスタＭｓがオンするので、容量Ｃｋに第１の高レベル電圧Ｈ１が印加される。
次に時刻ｔ２で、コントローラ１０２によりゲートラインＧＬがローレベルＬＬに遷移されると、ゲート電圧制御用トランジスタＭｓがオフし、容量Ｃｋに第１の高レベル電圧Ｈ１が保持される。
次に時刻ｔ３で、コントローラ１０２により切換信号gate/sourceがローレベルＬＬに遷移されるとともに、デマルチプレクサ２１２の出力電圧がＶｓｎからＶｓｐに遷移されると、第１のソースバスＳＢ１の電圧がＶｓｐとなる。また、画素駆動用トランジスタＭｄがオンするので、容量Ｃlcに第１のソースバスＳＢ１の電圧Ｖｓｐが印加される。
次に、時刻ｔ４でコントローラ１０２により駆動レベル指示信号high/lowがローレベルＬＬ、ゲートラインＧＬがハイレベルＨＨに遷移されると、電圧選択回路２１１の第１の出力電圧Ｖ１が第２の低レベル電圧Ｌ２、第２の出力電圧Ｖ２が第１の低レベル電圧Ｌ１に遷移する。また、ゲートラインＧＬがハイレベルとなることにより、ゲート電圧制御用トランジスタＭｓがオンし、容量Ｃｋに電圧Ｖｓｐが印加される。
時刻ｔ５で、コントローラ１０２により切換信号gate/sourceがハイレベルＨＨに遷移されると、第１のソースバスＳＢ１が第１の低レベル電圧Ｌ１となり、これに伴い、容量Ｃｋに第１の低レベル電圧Ｌ１が印加される。
時刻ｔ６で、コントローラ１０２によりゲートラインＧＬがローレベルＬＬとされると、ゲート電圧制御用トランジスタＭｓがオフし、容量Ｃｋに第１の低レベル電圧Ｌ１が保持され、初期状態に戻る。
以上により画素駆動用トランジスタＭｄのゲート電圧をゲート電圧制御用トランジスタＭｓにより第１、第２の高レベル電圧Ｈ１、Ｈ２、及び第１、第２の低レベル電圧Ｌ１、Ｌ２とすることができる、これによって、画素駆動用トランジスタＭｄの第１の液晶駆動状態と第２の液晶駆動状態とでのオフ電流の差を低減できる。
図１５は画素駆動用トランジスタＭｄの動作波形図を示す。図１５（Ａ）は第１の液晶駆動状態、図１５（Ｂ）は第２の液晶駆動状態を示している。なお、図１５において、実線はゲート電圧Ｖg、Ｖg’、破線はソース電圧Ｖs、Ｖs’、一点鎖線はドレイン電圧Ｖd、Ｖd’、二点鎖線は共通電極１４２に印加されるコモン電圧Ｖcomを示している。
本実施例の電圧選択回路２１１では、画素駆動用トランジスタＭｄのゲート電圧を第１の液晶駆動状態で図１５（Ａ）に示すようにゲート電圧Ｖg＝略＋１０〜−７．５Ｖで駆動し、第２の液晶駆動状態では図１５（Ｂ）に示すようにゲート電圧Ｖg’＝略＋１５〜−２．５Ｖで駆動する。これにより、画素駆動用トランジスタＭｄを駆動することにより図１５（Ａ）に示す第１の液晶駆動状態におけるゲート電圧Ｖgの基底電圧Ｖglとドレイン電圧Ｖdの基底電圧Ｖdlと電圧の差（２．３Ｖ）に対して図１５（Ｂ）に示す第２の液晶駆動状態におけるゲート電圧Ｖg’の基底電圧Ｖgl’とソース電圧Ｖs’の基底電圧Ｖsl’との電圧の差（２．５Ｖ）にでき、第１の液晶駆動状態と第２の液晶駆動状態とで電圧の差を略０．２Ｖに近似させることができる。これにより、第２の液晶駆動状態におけるオフ電流を低減できる。また、第１の液晶駆動状態と第２の液晶駆動状態とでオフ電流の差を低減できる。したがって、フリッカを小さくできる。
また、上記実施例の表示装置１００は、コンピュータ、テレビジョンなどの電子装置に適用可能である。さらに、本実施例の表示装置１００を搭載した電子装置により情報処理システムなどを構築することも可能である。
なお、本発明は上記実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変形例が考えられることは言うまでもない。
本発明の一実施例のシステム構成図である。 表示部１０５の要部の構成図である。 ソースバス駆動回路１０４のブロック構成図である。 電圧選択回路２１１の回路構成図である。 初期状態を説明するための図である。 ゲート電圧保持時の動作を説明するための図である。 ゲートオフ動作時の動作を説明するための図である。 書込時の動作を説明するための図である。 書込時の動作を説明するための図である。 書込時の動作を説明するための図である。 書込終了時の動作を説明するための図である。 容量Ｃｋの低レベル電圧化時の動作を説明するための図である。 初期状態に戻す動作を説明するための図である。 画素への書き込み動作を説明するためのタイミングチャートである。 画素駆動用トランジスタＭｄの動作波形図である。 従来のゲート線駆動方法の一例を説明するための図である。
符号の説明
１００ 液晶表示装置
１０１ インタフェース部、１０２ コントローラ、１０３ ゲートライン駆動回路
１０４ ソースバス駆動回路、１０５ 表示部
１１１ 偏光板、１１２ 下部ガラス基板、１１３ 画素電極部、ＧＬ ゲートライン
ＳＢ１ 第１のソースバス、ＳＢ２ 第２のソースバス、１１４ 配向膜、１１５ 液晶
１１６ 配向膜、１１７ 共通電極、１１８ 上部ガラス基板、１１９ 偏光板
２１１ 電圧選択回路 ２１２ デマルチプレクサ、２１３ 電圧切換回路
２１４ 第１の高レベル電圧源、２１５ 第２の高レベル電圧源
２１６ 第１の低レベル電圧源、２１７ 第２の低レベル電圧源
２２１ 第１の電圧レベル選択部、２２２ 第２の電圧レベル選択部
２２３ 第３の電圧レベル選択部、２２４ 第４の電圧レベル選択部

Claims (5)

  1. 画素電極と、ドレインが前記画素電極に接続され、ソースがソースバスに接続され、ゲートに印加されるゲート電圧に応じて前記画素電極の印加電圧を制御する画素駆動用トランジスタとを有する表示装置であって、
    前記画素駆動用トランジスタのゲートに接続され、前記画素駆動用トランジスタのゲートに印加する電圧を保持するキャパシタンスと、
    ドレインが前記画素駆動用トランジスタのゲートと前記キャパシタンスとの接続点に接続され、ソースが前記ソースバスに接続され、ゲートがゲートラインに接続され、前記キャパシタンスの印加電圧を制御するゲート駆動電圧制御用トランジスタと、
    前記キャパシタンスに電圧を保持する電圧を、隣接するソースバスで、異なる複数のハイレベル電圧、又は、異なる複数のローレベル電圧となるように交互に切り換え、前記ソースを駆動するソースバス駆動回路と
    を有する表示装置。
  2. 前記ソースバス駆動回路は、
    前記画素電極に印加するソース電圧を前記ソースバスに供給するデマルチプレクサと、
    第１の高レベル電圧を発生する第１の高電圧源と、
    前記第１の高レベル電圧より高いレベルの第２の高レベル電圧を発生する第２の高電圧源と、
    前記第１及び第２の高レベル電圧より低いレベルの第１の低レベル電圧を発生する第１の低電圧源と、
    第１の低レベル電圧より低いレベルの第２の低レベル電圧を発生する第２の低電圧源と、
    前記第１及び第２の高電圧源から前記第１及び第２の高レベル電圧が印加されるとともに、前記第１及び第２の低電圧源から前記第１及び第２の低レベル電圧が印加され、選択信号に基づいて前記第１及び第２の高レベル電圧、前記第１及び第２の低レベル電圧を第１の出力ライン及び第２の出力ラインに選択的に出力する電圧選択回路と、
    前記キャパシタンスに電圧を保持させるときに、前記第１及び第２の出力ラインの電圧を前記ソースバスに供給し、前記画素駆動用トランジスタのソースにソース電圧を印加するときに、前記デマルチプレクサの出力を前記ソースバスに供給するように切り換える電圧切換回路と
    を有する、請求項１記載の表示装置。
  3. 前記電圧選択回路は、
    電圧レベル選択信号に応じて前記第１及び第２の高レベル電圧のいずれか一方、及び、前記第１及び第２の低レベル電圧のいずれか一方を出力する第１の電圧選択部と、
    電圧レベル選択信号に応じて前記第１及び第２の高レベル電圧のいずれか他方、及び、前記第１及び第２の低レベル電圧のいずれか他方を出力する第２の電圧選択部と、
    ソースバス切換信号に応じて前記第１の電圧選択部から出力される前記第１及び第２の高レベル電圧のいずれか一方と、前記第１及び第２の低レベル電圧のいずれか一方とのうちのいずれかを、１ソースバスおきに設定された第１のソースバスに電圧を供給する前記第１及び第２の出力ラインの一方に出力する第３の電圧選択部と、
    ソースバス切換信号に応じて前記第２の電圧選択部から出力される前記第１及び第２の高レベル電圧のいずれか他方と、前記第１及び第２の低レベル電圧のいずれか他方とのうちのいずれかを、前記第１のソースバスに隣接する第２のソースバスに電圧を供給する前記第１及び第２の出力ラインの他方に出力する第４の電圧選択部と
    を有する請求項２記載の表示装置。
  4. 請求項１乃至３のいずれか一項記載の表示装置を含む電子装置。
  5. 請求項４記載の電子装置を含む電子システム。
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