JP4902185B2 - 表示装置 - Google Patents
表示装置 Download PDFInfo
- Publication number
- JP4902185B2 JP4902185B2 JP2005359799A JP2005359799A JP4902185B2 JP 4902185 B2 JP4902185 B2 JP 4902185B2 JP 2005359799 A JP2005359799 A JP 2005359799A JP 2005359799 A JP2005359799 A JP 2005359799A JP 4902185 B2 JP4902185 B2 JP 4902185B2
- Authority
- JP
- Japan
- Prior art keywords
- scanning
- signal
- circuit
- voltage
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004973 liquid crystal related substance Substances 0.000 description 30
- 238000010586 diagram Methods 0.000 description 23
- 238000010168 coupling process Methods 0.000 description 14
- 238000005859 coupling reaction Methods 0.000 description 14
- 238000000034 method Methods 0.000 description 13
- 239000010409 thin film Substances 0.000 description 8
- 230000008878 coupling Effects 0.000 description 7
- 101000739577 Homo sapiens Selenocysteine-specific elongation factor Proteins 0.000 description 6
- 102100037498 Selenocysteine-specific elongation factor Human genes 0.000 description 6
- 101000746134 Homo sapiens DNA endonuclease RBBP8 Proteins 0.000 description 5
- 101000969031 Homo sapiens Nuclear protein 1 Proteins 0.000 description 5
- 102100021133 Nuclear protein 1 Human genes 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000005070 sampling Methods 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3614—Control of polarity reversal in general
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/04—Partial updating of the display screen
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/02—Details of power systems and of start or stop of display operation
- G09G2330/021—Power management, e.g. power saving
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3685—Details of drivers for data electrodes
- G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Liquid Crystal (AREA)
Description
この携帯電話機では、待機時の表示画面として、例えば、図17に示すように、画面の一部(図17では、Aに示す上側)に時計等を表示し、それ以外の領域(図17ではBに示す領域)は単色黒画面等を表示する場合が想定される。
この場合は待機時であるため、低消費電力で画面を表示することが要望される。また、画面一部が黒画面であり、黒部分への画素の書き込みサイクルを下げること等によって省電力化駆動(所謂、パーシャル表示駆動)が可能である。
以下、図18を用いて、パーシャル表示駆動と液晶の交流化について説明する。
液晶は長時間、直流電界をかけ続けることができないため、ある周期で直流電界の方向を変える、所謂、交流化が必要となる。
交流化には、コモン対称法(例えば、ドット反転など)と、コモン反転法とがある。このうちコモン反転方法は、ライン反転とフレーム反転に大別される。
フレーム反転は、表示の1垂直期間(フレーム)で交流化するが、ライン反転は1水平期間で交流化する。ここでは、フレーム反転について説明する。
図18(a)では、表示部及び黒部ともに「+」の方向で画素へ信号を書き込む。
図18(b)では、表示部のみ映像信号を書き込み交流化を行うが(「−」書き込み)、黒部分は、画素への書き込みを新たに行わず、図18(a)の1フレームで書き込んだ画素信号を保持している。新たな書き込みを行わないため、黒部分の交流化は行われず「+」のままとなる。そして、新たに書き込みを行わないことにより、液晶パネルとしては低消費電力となる。
図18(c)の3フレーム目でも、図18(b)の2フレームと同様に黒表示部は新たな画素書き込みを行わず、表示部のみを交流化する。
図18(d)の4フレームに表示部と合わせて黒部を新たに「−」で書き込む。
これにより、表示部は、図18(a)〜(d)に示す通り、各フレームで交流化を行い、交流化周期は2フレームとなる。一方、黒部は、3フレームに1回交流化を行い、交流化周期は6フレームとなる。
以下、本明細書では、図18に示す交流化方法を基本的なパーシャル表示駆動として説明する。
図19に示す液晶表示パネルは、サブピクセルを複数有する。図20に、図19に示す液晶表示パネルの1サブピクセルの等価回路を示す。
図20において、COMnは対向電極線(または、コモン線ともいう)、Gnは走査線(また、ゲート線ともいう)、Snは映像線(または、ソース線、ドレイン線ともいう)、TFTはアクティブ素子としての薄膜トランジスタ、PIXは画素電極、ITO2は対向電極である。
図19に示す液晶表示パネルでは、画素電極(PIX)と対向電極(ITO2)とは同一基板上に形成され、画素電極(PIX)と対向電極(ITO2)との間に電圧を印加して、表示部に画像を表示する、所謂、IPS方式の液晶表示パネルである。
図19に示す液晶表示パネルでは、1水平走査時間毎に、各走査線(Gn)に選択走査電圧を供給する。これにより、各走査線(Gn)に接続された薄膜トランジスタ(TFT)が1水平走査時間の間導通し、各画素電極(PIX)に、映像線駆動回路(ソースドライバ;SDIV)から映像線(Sn)を介して表示データに対応した電圧が印加される。
また、これに対応して、対向電極(ITO2)に、Highレベル(以下、Hレベルという)のコモン電圧(VCOMH)、あるいは、Lowレベル(以下、Lレベルという)のコモン電圧(VCOML)が印加される。これにより、液晶表示パネルに画像が表示される。
図21は、図19に示す走査線駆動回路のタイミングチャートを示す図である。以下、図21を用いて、図19に示す走査線駆動回路の動作について簡単に説明する。
図21に示すように、シフトレジスタ回路(T−0〜T−n)には、スタートパルス(Vin)と、V1、V2の転送クロックとが入力され、偶数段のシフトレジスタ回路からは、転送クロック(V1)に同期したシフトパルスが、また、奇数段のシフトレジスタ回路からは、転送クロック(V2)に同期したシフトパルスが出力される。
転送クロック(V1)と転送クロック(V2)とは、周期(ここでは、2水平期間)が同じで、位相が180°異なっているので、シフトレジスタ回路(T−0〜T−n)からは、1水平期間毎に、(Tout−0〜Tout−n)のシフトパルスが順次出力される。
(Tout−0〜Tout−n)のシフトパルスは、それぞれ各シフト段のトランジスタ(M1)のゲートに印加され、トランジスタ(M1)は、(Tout−0〜Tout−n)のシフトパルスが印加されているときにオンとなる。
また、偶数段のトランジスタ(M1)のドレインには、転送クロック(V1)が印加され、奇数段のトランジスタ(M1)のドレインには、転送クロック(V2)が印加される。
これにより、走査線(G1〜Gn)に、薄膜トランジスタ(TFT)を1水平期間オンとする選択走査電圧が、1水平走査期間毎に順次出力される。
例えば、(C−1)の対向電極走査回路は、前段の走査線(ここでは、走査線G0)の選択走査電圧によりオンとなるトランジスタ(M1,M2)を介して入力される交流化信号(M)と反転交流化信号(MB)に基づき、Hレベルのコモン電圧(VCOMH)、あるいは、Lレベルのコモン電圧(VCOML)のいずれかを出力するのかを確定し、当段の走査線(ここでは、走査線G1)の選択走査電圧をイネーブル信号(E)として入力することにより、対向電極線(COM1〜COMn+1)に対して、Hレベルのコモン電圧(VCOMH)、あるいは、Lレベルのコモン電圧(VCOML)のいずれか出力する。
即ち、図21(a)のように、交流化信号(M)および反転交流信号(MB)を、1水平期間毎に切り替えれば、Hレベルのコモン電圧(VCOMH)、あるいは、Lレベルのコモン電圧(VCOML)の周期も1水平期間で切り替わり、ライン反転駆動となる。
また、図21(b)のように、交流化信号(M)および反転交流信号(MB)を、1フレーム毎に切り替えれば、Hレベルのコモン電圧(VCOMH)、あるいは、Lレベルのコモン電圧(VCOML)の周期も1フレームで切り替わり、フレーム反転となる。
消費電力の観点から言えば、交流化信号(M)および反転交流化信号(MB)の周波数が高いライン反転は消費電力が高く、周波数の遅いフレーム反転は消費電力が低い。
しかしながら、一般には、フレーム反転駆動はクロストーク等の発生等、画質に問題を与えることがあり、通常表示ではライン反転を使うことが多い。
なお、前述の図18で説明したパーシャル駆動を実現するための走査線駆動回路は、例えば、下記特許文献1に記載されている。
しかしながら、この特許文献1に記載されている走査線駆動回路では、例えば、IPS方式の液晶表示パネル等のように、対向電極線に出力するコモン電圧を1表示ライン毎に独立に制御することができないという問題点があった。
また、前述の図19に示す走査駆動回路では、パーシャル表示駆動時の制御が困難であるという問題点があった。
基本的なパーシャル表示駆動のためには、図18で説明したように、黒部は3フレームの間画素の信号を保持することが必要である。
画素信号を保持するためには、図18(b)、図18(c)のフレームの黒部では、走査線に非選択走査電圧を出力することが必要となる。しかし、図19に示す走査駆動回路では、走査線に非選択走査電圧を出力することができない。
これは、(V1,V2)の転送クロックを、シフトレジスタの転送信号、選択走査信号、対向電極走査回路の動作信号として兼用しているためである。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、表示装置において、任意領域の表示・非表示を制御するときに、低消費電力化が可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
(1)複数の画素と、前記複数の画素に走査電圧を印加する複数の走査線と、前記複数の走査線の延在方向に沿って形成され、前記複数の画素に所定の電圧を印加する複数の信号線とを有する表示パネルと、前記表示パネルを駆動する駆動回路とを備え、前記駆動回路は、入力される転送クロックに基づき所定期間毎に、1番目ないしn(n≧2)番目のシフトパルスを順次出力するシフトレジスタ回路と、それぞれゲートに、前記シフトレジスタ回路から出力される1番目ないしn番目のシフトパルスが印加されるn個の第1トランジスタと、n個の信号線走査回路とを有し、前記各第1トランジスタは、前記シフトレジスタ回路から出力される1番目ないしn番目のシフトパルスに基づき、走査線駆動用クロックをサンプリングして、1番目ないしn番目の走査線用の前記走査電圧として出力し、前記各信号線走査回路は、前記シフトレジスタ回路から出力される1番目ないしn番目のシフトパルスと、交流化信号と、反転交流化信号と、前記転送クロックとに基づき、1番目ないしn番目の信号線用の前記所定の電圧を出力する。
(2)(1)において、k(1≦k≦n)番目の信号線走査回路は、前記シフトレジスタ回路から出力される(k−1)番目のシフトパルスと、前記交流化信号と、前記反転交流化信号と、前記転送クロックとに基づき、k番目の信号線用の前記所定の電圧を選択し、前記シフトレジスタ回路から出力されるk番目のシフトパルスと前記転送クロックとに基づき、当該選択した電圧を出力する。
(4)(3)において、前記転送クロックは、周期が同じで、位相が異なる第1転送クロックと第2転送クロックであり、互いに隣接する2つの第2トランジスタの一方は、前記第1転送クロックをサンプリングし、前記互いに隣接する2つの第2トランジスタの他方は、前記第2転送クロックをサンプリングする。
(5)(1)ないし(4)の何れかにおいて、前記走査線駆動用クロックは、周期が同じで、位相が異なる第1走査線駆動用クロックと第2走査線駆動用クロックであり、互いに隣接する2つの第1トランジスタの一方は、前記第1走査線駆動用クロックをサンプリングし、前記互いに隣接する2つの第1トランジスタの他方は、前記第2の走査線駆動用クロックをサンプリングする。
(7)(1)ないし(6)の何れかにおいて、前記走査線駆動用クロックは、1フレーム期間内に、第1の電圧レベルあるいは第2の電圧レベルに固定されるオフ期間を有する。
(9)(8)において、前記(2k−1)番目と前記2k番目の信号線走査回路は、前記シフトレジスタ回路から出力される(k−1)番目のシフトパルスと、前記交流化信号と、前記反転交流化信号と、前記転送クロックとに基づき前記(2k−1)番目と2k番目の信号線用の前記所定の電圧を選択し、前記シフトレジスタ回路から出力されるk番目のシフトパルスと前記転送クロックとに基づき、当該選択した電圧を出力する。
(11)(10)において、前記転送クロックは、周期が同じで、位相が異なる第1転送クロックと第2転送クロックであり、互いに隣接する2つの第3トランジスタの一方は、前記第1転送クロックをサンプリングし、前記互いに隣接する2つの第3トランジスタの他方は、前記第2転送クロックをサンプリングする。
(13)(12)において、前記(2k−1)の信号線走査回路は、前記シフトレジスタ回路から出力される(k−1)番目のシフトパルスと、前記交流化信号と、前記反転交流化信号と、前記第2信号線駆動用クロックとに基づき、前記(2k−1)番目の信号線用の前記所定の電圧を選択し、前記シフトレジスタ回路から出力されるk番目のシフトパルスと前記第1信号線駆動用クロックとに基づき、当該選択した電圧を出力し、前記2k番目の信号線走査回路は、前記シフトレジスタ回路から出力されるk番目のシフトパルスと、前記交流化信号と、前記反転交流化信号と、前記第1信号線駆動用クロックとに基づき、前記2k番目の信号線用の前記所定の電圧を選択し、前記シフトレジスタ回路から出力されるk番目のシフトパルスと前記第2信号線駆動用クロックとに基づき、当該選択した電圧を出力する。
(15)(8)ないし(14)の何れかにおいて、前記第1および第2走査線駆動用クロックは、1フレーム期間内に、第1の電圧レベルあるいは第2の電圧レベルに固定されるオフ期間を有する。
ことを特徴とする請求項16に記載の表示装置。
(18)(16)または(17)において、前記2n個の信号線走査回路毎に設けられる2n個の第7トランジスタおよび第8トランジスタとを有し、(2k−1)番目の第7トランジスタは、前記シフトレジスタ回路から出力される(k−1)番目のシフトパルスに基づき、前記第1交流化信号をサンプリングして、前記(2k−1)番目の信号線走査回路に入力し、(2k−1)番目の第8トランジスタは、前記シフトレジスタ回路から出力される(k−1)番目のシフトパルスに基づき、前記反転第1交流化信号をサンプリングして、前記(2k−1)番目の信号線走査回路に入力し、2k番目の第7トランジスタは、前記シフトレジスタ回路から出力される(k−1)番目のシフトパルスに基づき、前記第2交流化信号をサンプリングして、前記2k番目の信号線走査回路に入力し、2k番目の第8トランジスタは、前記シフトレジスタ回路から出力される(k−1)番目のシフトパルスに基づき、前記反転第2交流化信号をサンプリングして、前記2k番目の信号線走査回路に入力する。
(20)(16)ないし(19)の何れかにおいて、前記第1および第2走査線駆動用クロックは、1フレーム期間内に、第1の電圧レベルあるいは第2の電圧レベルに固定されるオフ期間を有する。
(21)(20)において、前記第1および第2走査線駆動用クロックが前記オフ期間のときに、前記選択信号が第3の電圧レベル、前記反転選択信号が第4の電圧レベルであり、前記第1および第2走査線駆動用クロックが前記オフ期間以外の期間に、前記選択信号が前記第4の電圧レベル、前記反転選択信号が前記第3の電圧レベルである。
(22)(20)または(21)において、前記第1および第2走査線駆動用クロックが前記オフ期間のときに、前記第1交流化信号と前記第2交流化信号とは、同位相の信号である。
(23)(16)ないし(22)の何れかにおいて、通常の表示期間のときに、前記第1交流化信号と前記第2交流化信号とは、逆位相の信号であり、パーシャル表示期間のときに、前記第1交流化信号と前記第2交流化信号とは、同位相の信号である。
(24)(7)、(15)、(20)ないし(23)の何れかにおいて、前記オフ期間における前記転送クロックの振幅レベルが、前記オフ期間以外の期間における前記転送クロックの振幅レベルよりも小さい。
(25)(1)ないし(24)の何れかにおいて、前記信号線は、対向電極であり、前記所定の電圧は、第1の電圧レベルの対向電圧と、第2の電圧レベルの対向電圧である。
(26)(1)ないし(24)の何れかにおいて、前記信号線は、各画素に補償電圧を印加する補償信号線である。
本発明の表示装置によれば、任意領域の表示・非表示を制御するときに、低消費電力化を図ることが可能となる。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
[実施例1]
図1は、本発明の実施例1の走査線駆動回路の概略構成を示すブロック図である。なお、本実施例は、図19と同様、IPS方式の液晶表示パネルの走査線(Gn)と、対向電極線(COM1〜COMn+1)とを駆動する回路である。
本実施例では、図19に示す走査線駆動回路に対して、新たに、(V1−G,V2−G)の走査線駆動用クロックと、トランジスタ(M1’)を付加した回路となっている。
図19に示す走査線駆動回路では、トランジスタ(M1)のゲートに、(Tout−0〜Tout−n)のシフトパルスを印加し、トランジスタ(M1)のドレインに、(V1,V2)の転送クロックを印加することにより、各段の走査線(G0〜Gn)を駆動している。
これに対して、本実施例では、新規のトランジスタ(M1’)を設け、トランジスタ(M1)のゲートに、(Tout−0〜Tout−n)のシフトパルスを印加し、また、トランジスタ(M1)のドレインに、(V1−G,V2−G)の走査線駆動用クロックを印加することにより、各段の走査線(G0〜Gn)を駆動している。
また、(C−1〜C−n+1)の対向電極走査回路(本発明の信号線走査回路)は、図19に示す走査線駆動回路と同様に、(V1,V2)の転送クロックを、対向電極走査回路の動作信号として使用する。
例えば、(C−1)の対向電極走査回路は、転送クロック(V1)と、交流化信号(M)と、反転交流化信号(MB)に基づき、Hレベルのコモン電圧(VCOMH)、あるいは、Lレベルのコモン電圧(VCOML)のいずれかを出力するのかを確定し、転送クロック(V2)をイネーブル信号(E)として入力することにより、対向電極線(COM1〜COMn+1)に対して、Hレベルのコモン電圧(VCOMH)、あるいは、Lレベルのコモン電圧(VCOML)のいずれか出力する。
即ち、本実施例では、クロックを分離し、(V1,V2)の転送クロックは、シフトレジスタ回路(T−0〜T−n)と、対向電極走査回路(C−1〜C−n+1)の制御用に使用され、また、(V1−G、V2−G)の走査線駆動用クロックは、走査線(G0〜Gn)用に走査電圧を出力するために使用される。
よって、図19に示す走査線駆動回路では不可能であった、図18(b)、図18(c)のフレームの黒部において、ゲート走査を行わない(即ち、走査線に非選択走査電圧を出力する)ことが可能となる。
なお、図1において、(T−0)のシフトレジスタ回路は、(C−1)の対向電極走査回路に、交流化信号(M)と反転交流化信号(MB)とを入力するために設けられる。
したがって、スタートパルス(Vin)が入力された後に、シフトパルス(Tout−0)が出力されるタイミングで、(C−1)の対向電極走査回路に、交流化信号(M)と反転交流化信号(MB)とを入力できるのであれば、(T−0)のシフトレジスタ回路と、シフトパルス(Tout−0)がゲートに印加されるトランジスタ(M1’)は必要ない。
図2に示すように、ゲート走査が行われない期間(図2のGoff)は、(V1−G、V2−G)の走査線駆動用クロックがLレベル固定となり、この期間の走査線(図2では、G3,G4)には、非選択走査電圧が出力される。また、交流化信号(M)および反転交流化信号(MB)は、フレーム反転駆動波形となっている。
図3は、図1に示す走査線駆動回路における、通常表示駆動含めパーシャル表示駆動5フレーム分のタイミングチャートを示す図である。
図3において、Aは通常表示期間であり、この通常表示期間(A)は、図3のGの波形に示すようにライン反転期間である。
B〜Fは、パーシャル表示期間であり、(C、D)のパーシャル2、3フレームでは、(V1−G,V2−G)の走査線駆動用クロックをLレベル固定とし、ゲート走査を行わない期間(図3のGoff期間)がある。
さらに、パーシャル表示期間(B〜F)では、交流化信号(M)、反転交流化(MB)を制御し、フレーム反転駆動とされる。このGoff期間及びフレーム反転効果により省電力化が達成出来る。
図4に示す例は、Goff期間の(V1、V2)の転送クロックの電圧を、ΔVだけ下げたものである。
(V1、V2)の転送クロックの電圧を下げることにより、図1のトランジスタ(M1,M1’)のゲート電圧が低くなり、結果としてトランジスタのオン抵抗が上がる。しかしながら、Goff期間では、トランジスタ(M1)のドレイン側(V1のクロックが供給される側)はLレベルの電位であるため、ゲート電圧が低いことは問題とならない。
さらに、トランジスタ(M1’)のゲート電圧が下がっても、対向電極走査回路(C−1〜C−n+1)の入力負荷は、走査線と比較して著しく低いため(通常100:1以上)ゲート電圧低下によるトランジスタのオン抵抗の増加は問題とならない。
Goff期間に、転送クロックの電圧を下げることは、後述する実施例の全てに適用で可能であり、この低電圧効果により、さらにいっそうの省電力化を図ることが可能となる。
図5は、本発明の実施例2の走査線駆動回路の概略構成を示すブロック図である。
本実施例は、前述の実施例に対して、シフトレジスタ回路(T−1〜T−n)のブロック数を減らし、トランジスタ(M4)を追加した回路となっている。
図5に示すように、シフトレジスタ回路(T−1〜T−n)の出力であるシフトパルス(Tout−1〜Tout−n)は、走査線駆動用のトランジスタ(M1)のゲート、及び新たに追加したトランジスタ(M4)のゲートに印加される。
(V1−G)の走査線駆動用クロックがドレインに印加されるトランジスタ(M1)は、走査線(例えば、G1の走査線)を駆動(即ち、走査線(G1)に対して選択走査電圧を出力)、(V2−G)の走査線駆動用クロックがドレインに印加されるトランジスタ(M4)は、走査線(例えば、G2の走査線)を駆動する。
即ち、本実施例では、シフトレジスタ回路(T−1〜T−n)は、各ブロック1段につき走査線を2本駆動する。このため、シフトレジスタ回路(T−1〜T−n)の転送周期は、ゲート駆動周期の半分となる。
これは、(V1,V2)の転送クロックの周波数が、(V1−G,V2−G)のゲート駆動用の走査線駆動用クロックの周波数の1/2となることを意味し、これにより、(V1,V2)の転送クロックを低周波数化でき、低消費電力化を実現することができる。
この信号は、Hレベルのコモン電圧(VCOMH)、あるいは、Lレベルのコモン電圧(VCOML)の確定、及びイネーブル信号として使用される。
隣接する各2段の対向電極走査回路には、それぞれ同一のトランジスタ(M1’)を介して、(V1,V2)の転送クロックが入力されるため、隣接する各2段の対向電極走査回路は、同一極性のコモン電圧を選択し、同時に出力を行う。
したがって、対向電極(ITO2)に印加する電圧の極性を1ラインずつ反転することができず、通常表示期間は、交流化信号(M)と、反転交流化信号(MB)を2水平期間毎に切り替えて、2ライン反転駆動を行い、パーシャル表示期間は、1垂直期間毎に切り替えてフレーム反転駆動を行う。
前述の実施例と同様に、ゲート走査が行われない期間(Goff期間)は、(V1−G,V2−G)の走査線駆動用クロックがLレベル固定となる。また、交流化信号(M)および反転交流化信号(MB)は、フレーム反転駆動となる波形となっている。
図7は、図5に示す走査線駆動回路における、通常表示駆動含めパーシャル表示駆動5フレーム分のタイミングチャートを示す図である。この図7は、(V1,V2)の転送クロック、交流化信号(M)および反転交流化信号(MB)が、(V1−G,V2−G)の走査線駆動用クロックの半分の周波数で動作する以外は、前述の図3と同じである。
即ち、図7において、Aは通常表示期間であり、この期間は、図7のGの波形に示すようにライン反転期間(2ライン反転)である。B〜Fは、パーシャル表示期間であり、(C、D)のパーシャル2、3フレームでは、(V1−G,V2−G)の走査線駆動用クロックがLレベル固定とされ、ゲート走査が行われない期間(即ち、走査線に非選択走査電圧が出力される期間;図7のGoff期間)がある。
なお、本実施例では、1段のシフトレジスタ回路(T−1〜T−n)に対して、走査線を2本駆動する例を示したが、(V1,V2)の転送用クロックの周波数を更に低周期化することによって、走査線駆動本数を任意の複数本に増加することが可能である。これによって更なる低消費電力化を図ることが可能となる。
図8は、本発明の実施例3の走査線駆動回路の概略構成を示すブロック図である。
本実施例は、前述の実施例に対して、新たに、(V1−C,V2−C)のコモン電極駆動用クロック(本発明の信号線駆動用クロック)と、トランジスタ(M4’)を追加した回路構成となっている。ゲート駆動方法は、前述の実施例と同じである。
一方、シフトパルス(Tout−1〜Tout−n)がゲートに印加されるトランジスタ(M1’)は、ドレインに印加される(V1−C)のコモン制御クロックを、一つおきの対向電極走査回路(C−2,C−4,C−6,…)のコモン電圧の極性確保、および、一つおきの対向電極走査回路(C−1,C−3,C−5,…)のイネーブル信号として使用する。
また、シフトパルス(Tout−1〜Tout−n)がゲートに印加されるトランジスタ(M4’)は、ドレインに印加される(V2−C)のコモン制御クロックを、一つおきの対向電極走査回路(C−1,C−3,C−5,…)のコモン電圧の極性確保、および、一つおきの対向電極走査回路(C−2,C−4,C−6,…)のイネーブル信号として使用する。
これにより、対向電極走査回路(C−1〜C−2n)に入力される信号は、対向電極走査回路の各ブロックで独立となり、Hレベルのコモン電圧(VCOMH)、あるいは、Lレベルのコモン電圧(VCOML)の確定、および出力は1段ずつ独立に行われる。
したがって、交流化方式は、前述の実施例の2ライン反転駆動とは異なり、通常表示期間は、1ライン反転駆動、パーシャル表示期間はフレーム反転駆動とすることができ、前述の実施例1と同じになる。これにより、2ライン反転駆動で懸念される画質劣化を回避することができる。
図6に示すタイミングチャートとの違いは、対向電極線(COMn)への印加されるコモン電圧が、1段ずつ順次出力されることである。
(V1−C,V2−C)のコモン制御クロックは、(V1−G,V2−G)の走査線駆動用クロックと、同じ周波数で駆動する信号であり、ゲート走査を行わない期間(Goff期間)も出力を持続する。
図10は、図8に示す走査線駆動回路における、通常表示駆動含めパーシャル表示駆動5フレーム分のタイミングチャートを示す図である。
図10において、Aは通常表示期間であり、この期間はライン反転期間(1ライン反転)である。B〜Fは、パーシャル表示期間であり、(C、D)のパーシャル2、3フレームでは、(V1−G,V2−G)の走査線駆動用クロックがLレベル固定とされ、ゲート走査が行われない期間(即ち、図10のGoff期間)がある。
図10では、通常表示期間(A)に、交流化信号(M)および反転交流化信号(MB)を、1水平期間毎に切り替えてライン反転を行い、パーシャル表示期間(B〜F)は、交流化信号(M)および反転交流化信号(MB)を、1垂直期間(フレーム)毎に切り替えてフレーム反転駆動を行う。これにより、時分割駆動による低電力化を実現しつつ、画質劣化を回避することが可能となる。
図11は、本発明の実施例4の走査線駆動回路の概略構成を示すブロック図である。
前述の実施例2に対して、新たに、(SEL,SELB)の選択信号と、(MS,MSB)の第2交流化信号と、トランジスタ(M5,M5’、M6、M6’)を追加した回路となっている。
ゲート駆動方法は、前述の実施例2と同じであるが、表示時と非表示時において、対向電極走査回路(C−1〜C−2n)に、異なるイネーブル信号を入力する点が、前述の実施例2と異なっている。
表示時と非表示時の入力切替は、新たに追加した選択信号(SEL,SELB)によって行う。
ゲート走査が行われる期間、例えば、通常表示時、及びパーシャル表示時の表示部では、SELの選択信号をHレベル固定、SELBの選択信号をLレベル固定とする。これによって、トランジスタ(M5,M5’)がオン、トランジスタ(M6,M6’)がオフとなる。
トランジスタ(M5)がオンのときには、トランジスタ(M1)を介して、(V1−G)の走査線駆動用クロックが、一つおきの対向電極走査回路(C−1,C−3,C−5,…)に入力され、(E−1,E−3,E−5,…)のイネーブル信号となる。
同様に、トランジスタ(M5’)がオンのときには、トランジスタ(M4)を介して、(V2−G)の走査線駆動用クロックが、一つおきの対向電極走査回路(C−2,C−4,C−6,…)に入力され、(E−2,E−4,E−6,…)のイネーブル信号となる。そして、ゲート走査は、1段ずつ順次行われるので、対向電極走査回路(C−1〜C−2n)から対向電極(ITO2)に出力されるコモン電圧の出力動作も1段ずつ順次行われる。
トランジスタ(M6,M6’)のドレインには、シフトレジスタ回路(T−1〜T−n)により出力されるシフトパルス(Tout−1〜Tout−n)が印加される。したがって、シフトパルス(Tout−1〜Tout−n)が、対向電極走査回路(C−1〜C−2n)の、(E−1〜E−2n)のイネーブル信号となる。
この場合に、隣接する各2段の対向電極走査回路には、同一のシフトパルスが、イネーブル信号として入力されるため、隣接する各2段の対向電極走査回路からの出力動作は同時に行われる。したがって、2ライン同時の出力となるが、パーシャル表示期間は、サブピクセルへの書き込みを行わない期間であり、2ライン同時出力による画質低下は表示上問題とならない。
このように、本実施例では、対向電極走査回路(C−1〜C−2n)に入力するイネーブル信号として、ゲート走査が行われる期間は、走査線駆動用クロック(V1−G,V2−G)を用い、ゲート走査が行われない期間は、シフトパルス(Tout−1〜Tout−n)を用いることで、コモン制御クロック(V1−C,V2−C)を用いることなく、表示部の画質を劣化させることなく、対向電極走査回路を駆動することが可能である。
このため、交流化信号(M)および反転交流化信号(MB)のみでは、1ライン毎のコモン極性反転を実現できず、新たに、交流化信号(MS)および反転交流化信号(MSB)を追加する必要がある。
第1交流化信号(M)および第1反転交流化信号(MB)は、対向電極走査回路(C−1,C−3,...)の極性確定、第2交流化信号(MS)および第2反転交流化信号(MSB)は、対向電極走査回路(C−2,C−4,...)の極性確定とする。
第1交流化信号(M)と第1反転交流化信号(MB)、並びに、第2交流化信号(MS)と第2反転交流化信号(MSB)は、それぞれ逆位相の信号である。
さらに、第1交流化信号(M)と第2交流化信号(MS)を同位相にすれば、隣接する各2段の対向電極走査回路(例えば、C−1、C−2)は同極性となる。
第1交流化信号(M)と第2交流化信号(MS)を逆位相にすれば、隣接する各2段の対向電極走査回路(例えば、C−1、C−2)は反対の極性となる。
したがって、第1交流化信号(M)、第1反転交流化信号(MB)、第2交流化信号(MS)、および第2反転交流化信号(MSB)を制御することによって、フレーム反転、ライン反転を任意に制御することができる。
図12に示すように、ゲート走査が行われる期間は、(V1−G,V2−G)の走査線駆動用クロックが出力され、選択信号(SEL)がHレベル固定、選択信号(SELB)がLレベル固定とされる。
ゲート走査が行われない期間(図11のGoff期間)は、(V1−G,V2−G)の走査線駆動用クロックがLレベル固定となる。この期間は、選択信号(SEL)がLレベル固定、選択信号(SELB)がHレベル固定となる。
第1交流化信号(M)と第2交流化信号(MS)、並びに、第1反転交流化信号(MB)と第2反転交流化信号(MSB)は、互いに同極性で1垂直期間(フレーム)固定され、フレーム反転駆動の波形となっている。
図13は、図11に示す走査線駆動回路における、通常表示駆動含めパーシャル表示駆動5フレーム分のタイミングチャートを示す図である。
図13において、Aは通常表示期間であり、この期間はライン反転期間(1ライン反転)である。B〜Fは、パーシャル表示期間であり、(C、D)のパーシャル2、3フレームでは、ゲート走査が行われない期間(図13のGoff期間)がある。
第1交流化信号(M)と第2交流化信号(MS)、並びに、第1反転交流化信号(MB)と第2反転交流化信号(MSB)は、通常表示期間(A)は、ライン反転を実現するため互いに逆位相であり、パーシャル表示期間(B〜F)は、フレーム反転を実現するため、互いに同位相となっている。
このように、本実施例でも、表示部の画質に影響を与えることなく、コモン制御クロック(V1−C,V2−C)を用いることなく、パーシャル表示が可能であり、コモン制御クロック(V1−C,V2−C)による消費電力増加分を削減して低消費電力化できる。
液晶表示装置の駆動方法として、独立容量結合(Charge-Coupling)駆動方法が知られている。(例えば、特許文献2参照。)
図14は、この独立容量結合(Charge-Coupling)駆動液晶表示パネルの1サブピクセルの等価回路を示す回路図である。
図14において、Gnは走査線、Snは映像線、GEnは補償ライン、CLCは液晶容量、Cstは蓄積容量、TFTは薄膜トランジスタ、ITO1は画素電極、ITO2は対向電極である。なお、図14において、画素電極(ITO1)と、対向電極とは、液晶を挟んで対向して設けられ、従って、液晶には、基板と直交する方向に電界が印加される。
独立容量結合(Charge-Coupling)駆動方法では、走査線(Gn)に走査電圧を印加して、薄膜トランジスタをオンとし、1表示期間、画素電極(ITO1)に映像線(Sn)から映像電圧を印加する。その後、薄膜トランジスタ(TFT)をオフとして、補償ライン(GEn)に補償電圧を印加する。
このように、独立容量結合(Charge-Coupling)駆動方法では、各サブピクセルに書き込む電圧は、映像線(Sn)から印加される映像電圧と、補償ライン(GEn)から印加される補償電圧とで決定される。
図15において、例えば、(C−2)の対向電極走査回路は、転送クロック(V2)によりオンとなるトランジスタ(M2,M3)を介して入力される交流化信号(M)と反転交流化信号(MB)に基づき、Hレベルの補償電圧(VCH)、あるいは、Lレベルの補償電圧(VCL)のいずれかを出力するのかを確定し、転送クロック(V1)をイネーブル信号(E)として入力することにより、前段の補償ライン(GE1)に対して、Hレベル、あるいは、Lレベルの補償電圧を出力する。
本発明は、この独立容量結合(Charge-Coupling)駆動液晶表示パネルに適用することも可能である。その場合は、前述した各実施例において、(C−1〜C−n+1)の各対向電極走査回路から前段の補償ラインに、Hレベル、あるいは、Lレベルの補償電圧を出力するようにすればよい。
なお、図15において、(T−0)のシフトレジスト回路と、(C−1)の対向電極走査回路とは表示パネルの動作には無関係であるので、(T−0)のシフトレジスト回路と、(C−1)の対向電極走査回路と、それらの出力を入力とするトランジスタ(M1,M2,M3)は省略することも可能である。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
G 走査線(ゲート線)
GE 補償ライン
S 映像線(ソース線、ドレイン線)
TFT 薄膜トランジスタ
PIX 画素電極
ITO2 対向電極
CLC 液晶容量
Cst 蓄積容量
SDIV 映像線駆動回路(ソースドライバ)
T−0〜T−n シフトレジスタ回路
M1〜M6,M1’,M4’〜M6’ トランジスタ
C−1〜C−n+1,C−2n 対向電極走査回路
Claims (8)
- 複数の画素と、
前記複数の画素に走査電圧を印加する複数の走査線と、
前記複数の走査線の延在方向に沿って形成され、前記複数の画素に所定の電圧を印加する複数の信号線とを有する表示パネルと、
前記表示パネルを駆動する駆動回路とを備え、
前記駆動回路は、入力される転送クロックに基づき所定期間毎に、0番目ないしn(n≧2)番目のシフトパルスを順次出力するシフトレジスタ回路と、
それぞれゲートに、前記シフトレジスタ回路から出力される0番目ないしn番目のシフトパルスが印加される(n+1)個の第1トランジスタと、
n個の信号線走査回路とを有し、
1番目ないしn番目の第1トランジスタは、前記シフトレジスタ回路から出力される1番目ないしn番目のシフトパルスに基づき、走査線駆動用クロックをサンプリングして、1番目ないしn番目の走査線用の前記走査電圧として出力し、
1番目ないしn番目の信号線走査回路は、前記シフトレジスタ回路から出力される0番目ないしn番目のシフトパルスと、交流化信号と、反転交流化信号と、前記転送クロックとに基づき、1番目ないしn番目の信号線用の前記所定の電圧を出力する表示装置であって、
k(1≦k≦n)番目の信号線走査回路は、前記シフトレジスタ回路から出力される(k−1)番目のシフトパルスと、前記交流化信号と、前記反転交流化信号と、前記転送クロックとに基づき、k番目の信号線用の前記所定の電圧を選択し、前記シフトレジスタ回路から出力されるk番目のシフトパルスと前記転送クロックとに基づき、当該選択した電圧を前記所定の電圧として出力することを特徴とする表示装置。 - 前記駆動回路は、それぞれゲートに、前記シフトレジスタ回路から出力される0番目ないしn番目のシフトパルスが印加される(n+1)個の第2トランジスタと、
前記各信号線走査回路毎に設けられるn個の第3トランジスタおよび第4トランジスタを有し、
k番目の第2トランジスタは、k番目のシフトレジスタ回路から出力されるシフトパルスに基づき、前記転送クロックをサンプリングして、k番目の信号線走査回路にイネーブル信号として入力し、
k番目の第3トランジスタは、(k−1)番目の第2トランジスタでサンプリングされた転送クロックに基づき、前記交流化信号をサンプリングして、k番目の信号線走査回路に入力し、
k番目の第4トランジスタは、(k−1)番目の第2トランジスタでサンプリングされた転送クロックに基づき、前記反転交流化信号をサンプリングして、k番目の信号線走査回路に入力することを特徴とする請求項1に記載の表示装置。 - 前記転送クロックは、周期が同じで、位相が異なる第1転送クロックと第2転送クロックであり、
互いに隣接する2つの第2トランジスタの一方は、前記第1転送クロックをサンプリングし、前記互いに隣接する2つの第2トランジスタの他方は、前記第2転送クロックをサンプリングすることを特徴とする請求項2に記載の表示装置。 - 前記走査線駆動用クロックは、周期が同じで、位相が異なる第1走査線駆動用クロックと第2走査線駆動用クロックであり、
互いに隣接する2つの第1トランジスタの一方は、前記第1走査線駆動用クロックをサンプリングし、前記互いに隣接する2つの第1トランジスタの他方は、前記第2の走査線駆動用クロックをサンプリングすることを特徴とする請求項1ないし請求項3のいずれか1項に記載の表示装置。 - 前記走査線駆動用クロックは、1フレーム期間内に、第1の電圧レベルあるいは第2の電圧レベルに固定されるオフ期間を有することを特徴とする請求項1ないし請求項4のいずれか1項に記載の表示装置。
- 前記オフ期間における前記転送クロックの振幅レベルが、前記オフ期間以外の期間における前記転送クロックの振幅レベルよりも小さいことを特徴とする請求項5に記載の表示装置。
- 前記信号線は、対向電極線であり、
前記所定の電圧は、第1の電圧レベルの対向電圧と、第2の電圧レベルの対向電圧であることを特徴とする請求項1ないし請求項6のいずれか1項に記載の表示装置。 - 前記信号線は、各画素に補償電圧を印加する補償信号線であることを特徴とする請求項1ないし請求項6のいずれか1項に記載の表示装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005359799A JP4902185B2 (ja) | 2005-12-14 | 2005-12-14 | 表示装置 |
US11/637,723 US20070132703A1 (en) | 2005-12-14 | 2006-12-13 | Display device |
CN2006101670237A CN1983379B (zh) | 2005-12-14 | 2006-12-13 | 显示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005359799A JP4902185B2 (ja) | 2005-12-14 | 2005-12-14 | 表示装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011180080A Division JP5226115B2 (ja) | 2011-08-22 | 2011-08-22 | 表示装置 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2007163824A JP2007163824A (ja) | 2007-06-28 |
JP2007163824A5 JP2007163824A5 (ja) | 2008-04-17 |
JP4902185B2 true JP4902185B2 (ja) | 2012-03-21 |
Family
ID=38138784
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005359799A Active JP4902185B2 (ja) | 2005-12-14 | 2005-12-14 | 表示装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20070132703A1 (ja) |
JP (1) | JP4902185B2 (ja) |
CN (1) | CN1983379B (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101219043B1 (ko) | 2006-01-26 | 2013-01-07 | 삼성디스플레이 주식회사 | 표시 장치 및 그 구동 장치 |
JP5312758B2 (ja) * | 2007-06-13 | 2013-10-09 | 株式会社ジャパンディスプレイ | 表示装置 |
JP4455629B2 (ja) * | 2007-08-22 | 2010-04-21 | 統▲宝▼光電股▲分▼有限公司 | アクティブマトリクス型液晶表示装置の駆動方法 |
JP5193628B2 (ja) * | 2008-03-05 | 2013-05-08 | 株式会社ジャパンディスプレイイースト | 表示装置 |
KR101106141B1 (ko) * | 2010-09-17 | 2012-01-20 | 이성호 | 도트 인버전 방식의 액정패널 구동 방법 및 장치 |
TWI524324B (zh) * | 2014-01-28 | 2016-03-01 | 友達光電股份有限公司 | 液晶顯示器 |
KR102522535B1 (ko) * | 2017-12-11 | 2023-04-17 | 엘지디스플레이 주식회사 | 게이트 쉬프트 레지스터와 이를 포함한 유기발광 표시장치 |
CN112735315B (zh) * | 2020-12-31 | 2024-04-02 | 厦门天马微电子有限公司 | 显示面板及显示装置 |
KR20220141366A (ko) * | 2021-04-12 | 2022-10-20 | 삼성디스플레이 주식회사 | 전자 장치 및 이의 구동 방법 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001174784A (ja) * | 1999-12-16 | 2001-06-29 | Hitachi Ltd | 液晶表示装置 |
JP3498033B2 (ja) * | 2000-02-28 | 2004-02-16 | Nec液晶テクノロジー株式会社 | 表示装置、携帯用電子機器および表示装置の駆動方法 |
JP3743503B2 (ja) * | 2001-05-24 | 2006-02-08 | セイコーエプソン株式会社 | 走査駆動回路、表示装置、電気光学装置及び走査駆動方法 |
JP2005017912A (ja) * | 2003-06-27 | 2005-01-20 | Sanyo Electric Co Ltd | 表示装置 |
JP4393812B2 (ja) * | 2003-07-18 | 2010-01-06 | 株式会社半導体エネルギー研究所 | 表示装置及び電子機器 |
JP4360930B2 (ja) * | 2004-02-17 | 2009-11-11 | 三菱電機株式会社 | 画像表示装置 |
JP2005266178A (ja) * | 2004-03-17 | 2005-09-29 | Sharp Corp | 表示装置の駆動装置、表示装置、及び表示装置の駆動方法 |
-
2005
- 2005-12-14 JP JP2005359799A patent/JP4902185B2/ja active Active
-
2006
- 2006-12-13 CN CN2006101670237A patent/CN1983379B/zh active Active
- 2006-12-13 US US11/637,723 patent/US20070132703A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
JP2007163824A (ja) | 2007-06-28 |
CN1983379A (zh) | 2007-06-20 |
CN1983379B (zh) | 2010-12-15 |
US20070132703A1 (en) | 2007-06-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4902185B2 (ja) | 表示装置 | |
KR101323090B1 (ko) | 액정표시장치와 그 구동방법 | |
US8581823B2 (en) | Liquid crystal display device and driving method thereof | |
JP5306762B2 (ja) | 電気光学装置及び電子機器 | |
JP4271414B2 (ja) | 画像表示装置および表示駆動方法 | |
US20060208992A1 (en) | Active matrix type liquid crystal display device | |
CN101071240A (zh) | 液晶显示板、具有其的液晶显示装置及其驱动方法 | |
EP1618546A2 (en) | Display system with frame buffer and power saving sequence | |
KR100365500B1 (ko) | 도트 인버젼 방식의 액정 패널 구동 방법 및 그 장치 | |
JP2003022054A (ja) | 画像表示装置 | |
US7522147B2 (en) | Source driver and data switching circuit thereof | |
JPH07181927A (ja) | 画像表示装置 | |
JP3147104B2 (ja) | アクティブマトリクス型液晶表示装置とその駆動方法 | |
JP2001166741A (ja) | 半導体集積回路装置および液晶表示装置 | |
JP2007140192A (ja) | アクティブマトリクス型液晶表示装置 | |
JP3055620B2 (ja) | 液晶表示装置およびその駆動方法 | |
JP3755323B2 (ja) | 電気光学装置の駆動回路、電気光学装置および電子機器 | |
KR20070068984A (ko) | 액정표시소자의 구동 장치 및 방법 | |
JP5226115B2 (ja) | 表示装置 | |
JP2006072211A (ja) | 液晶表示装置及び液晶表示装置の駆動方法 | |
JP4270442B2 (ja) | 表示装置およびその駆動方法 | |
US7528819B2 (en) | Source driver and the data switching circuit thereof | |
JP2007140191A (ja) | アクティブマトリクス型液晶表示装置 | |
KR100909048B1 (ko) | 액정표시장치 및 그 구동방법 | |
KR100864975B1 (ko) | 액정표시장치의 구동장치 및 구동방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080303 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080303 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20110218 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20110218 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110316 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110719 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110822 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111018 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111114 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111227 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111228 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4902185 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150113 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |