JP4869569B2 - 表示装置 - Google Patents

Description

本発明は、表示装置に係り、特に、その基板面に表示駆動回路が形成されたアクティブマトリクス型の表示装置に適用して有効な技術に関する。

例えば、薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）をアクティブ素子として使用するアクティブマトリクス液晶表示装置は、液晶を介して対向配置される基板のうち一方の基板の液晶側の面に、ｘ方向に延在しｙ方向に並設されるゲート線とｙ方向に延在しｘ方向に並設されるドレイン線とで囲まれた画素領域を有する。
そして、この画素領域には、ゲート線からの走査信号の供給によって作動する薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）と、この薄膜トランジスタを介してドレイン線からの映像信号が供給される画素電極とを備えている。
この画素電極は、例えば、他方の基板側に形成された対向電極との間に電界を生じせしめ、この電界によってこれら電極の間の液晶の光透過率を制御する。
この液晶表示装置は、各ゲート線のそれぞれに走査信号を供給する走査信号駆動回路、および各ドレイン線のそれぞれに映像信号を供給する映像信号駆動回路を有し、これらの駆動回路は、シフトレジスタを備えている。

前述したアクティブ素子を構成する薄膜トランジスタの半導体層を、多結晶シリコン（ポリシリコン；ｐ−Ｓｉ）で形成するポリシリコン型の液晶表示装置も知られている。
このようなポリシリコン型の液晶表示装置では、走査信号駆動回路および映像信号駆動回路を構成する薄膜トランジスタ（例えば、ＭＩＳトランジスタ）も、アクティブ素子を構成する薄膜トランジスタと、同一工程で、前述の一方の基板面に形成される。
このようなポリシリコン型の液晶表示装置では、液晶を反転駆動するための高い電圧を必要とする場合がある。
一般に、半導体層として、ポリシリコンを使用する薄膜トランジスタは、ゲート膜をデポジションで形成するため、基本的にゲート耐圧が低いこと、及び貫通電流に対し劣化しやすい等の点で高電圧用途には不向きである。
今後、ポリシリコンを作成するための再結晶化技術が向上することは予測されるが、高性能化とともに高電圧処理が難しくなる可能性が高い。
一方、半導体の分野において、トランジスタの耐圧特性を向上させる技術として、ＬＤＤ構造とダブルゲート構造が知られている。

前述したＬＤＤ構造は、ゲート周辺のソース・ドレイン（いわゆる拡散層）不純物濃度を下げることにより、ショートチャネル効果等のドレイン−ソース間降伏電圧（ＢＶｄｓ）耐性を向上させるものである。
しかしながら、ＬＤＤ構造は、基本的にゲート端部に抵抗をつけることと等価であり、高性能化の妨げとなる。
また、ダブルゲート構造は、ショートチャネル効果等のドレイン−ソース間降伏電圧（ＢＶｄｓ）耐性を向上させ、リーク電流を低減することができる。
しかしながら、ダブルゲート構造はＢＶｄｓレベルを向上させるが、十分でない場合がある。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、表示装置において、回路によりトランジスタの高耐圧化を図り、信頼性の向上、あるいは設計・プロセス裕度の拡大を図ることが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
前述の目的を達成するために、本発明の表示装置は、複数の画素と、前記複数の画素を駆動する駆動回路とを備え、前記駆動回路は、Ｖ１の基準電圧が印加される電源線に、第１の電極が接続される第１のトランジスタと、第１の電極が、前記第１のトランジスタの第２の電極に接続され、制御電極に、Ｖｃのバイアス電圧が印加される第２のトランジスタとを有し、前記第１のトランジスタがオフ状態のときに、前記第２のトランジスタの第２の電極に印加される電圧をＶ２とするとき、Ｖ２＜Ｖｃ＜Ｖ１（あるいは、Ｖ１＜Ｖｃ＜Ｖ２）を満たすことを特徴する。
本発明の一実施例では、０．９×（Ｖ１−Ｖ２）／２≦Ｖｃ≦１．１×（Ｖ１−Ｖ２）／２、（あるいは、０．９×（Ｖ２−Ｖ１）／２≦Ｖｃ≦１．１×（Ｖ２−Ｖ１）／２）である。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明の表示装置によれば、回路によりトランジスタの高耐圧化を図り、信頼性の向上、あるいは設計・プロセス裕度の拡大を図ることが可能となる。

以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
［本発明の概要］
図８は、従来のＣＭＯＳインバータを示す回路図である。
図８に示すように、従来のＣＭＯＳインバータは、第１の電源電圧（ＶＤＤ）と第２の電源電圧（ＶＳＳ）との間に、ｐ型ＭＯＳトランジスタ（以下、単に、ＰＭＯＳという）（ＰＭ１）と、ｎ型ＭＯＳトランジスタ（以下、単に、ＮＭＯＳという）（ＮＭ１）とが直列に接続される。
ＰＭＯＳ（ＰＭ１）のゲートと、ＮＭＯＳ（ＮＭ１）のゲートとが共通に接続され、信号の入力端子（ＶＩＮ）とされ、また、ＰＭＯＳ（ＰＭ１）のドレインと、ＮＭＯＳ（ＮＭ１）のドレインとの接続点が、信号の出力端子（ＶＯＵＴ）とされる。
図１は、本発明が適用されるＣＭＯＳインバータを示す回路図である。
図１に示すＣＭＯＳインバータは、ＰＭＯＳ（ＰＭ１）と出力端子（ＶＯＵＴ）との間に、第２のＰＭＯＳ（ＰＭ２）を、ＮＭＯＳ（ＮＭ１）と出力端子（ＶＯＵＴ）との間に第２のＮＭＯＳ（ＮＭ２）を接続した点で、図８に示すインバータと相異する。

ここで、図１に示すように、ＰＭＯＳ（ＰＭ２）のゲートに、固定バイアス電圧（ＶＣＢＰ）を印加、ＮＭＯＳ（ＮＭ２）のゲートに、固定バイアス電圧（ＶＣＢＮ）に印加するか、あるいは、図２に示すように、ＰＭＯＳ（ＰＭ２）のゲートとＮＭＯＳ（ＮＭ２）のゲートに、同一の固定バイアス電圧（ＶＣＢ）を印加する。
これらのＶＣＢＰ，ＶＣＢＮ，ＶＣＢの固定バイアス電圧は、第１の電源電圧（ＶＤＤ）より低く、第２の電源電圧（ＶＳＳ）より高い電圧（即ち、ＶＳＳ＜ＶＣＢＰ＜ＶＤＤ、ＶＳＳ＜ＶＣＢＮ＜ＶＤＤ、ＶＳＳ＜ＶＣＢ＜ＶＤＤ）か、あるいは、後述するパルスとする。
図２において、ＶＳＳ＝０Ｖ、ＶＣＢ＝ＶＤＤ／２、ＶＩＮ＝ＶＳＳ＝０Ｖとした場合について考える。
図８に示すインバータでは、ＶＩＮ＝０Ｖより、ＰＭＯＳ（ＰＭ１）はＯＮ状態、ＮＭＯＳ（ＮＭ１）はＯＦＦ状態となるので、ＶＯＵＴ＝ＶＤＤとなる。
したがって、ＮＭＯＳ（ＮＭ１）のソース−ドレイン間、およびゲート−ドレイン間には、ＶＤＤ−０＝ＶＤＤの電圧が掛かることになり、ＶＤＤの電圧によっては、トランジスタ劣化状態となる可能性が高い。

一方、図２に示すインバータでは、ＰＭＯＳ（ＰＭ１）およびＰＭＯＳ（ＰＭ２）はＯＮ状態、ＮＭＯＳ（ＮＭ１）およびＮＭＯＳ（ＮＭ２）はＯＦＦ状態となり、ＶＯＵＴ＝ＶＤＤとなる。
しかしながら、ＮＭＯＳ（ＮＭ２）のゲート電圧がＶＤＤ／２であるから、ＮＭＯＳ（ＮＭ２）の閾値電圧を（Ｖｔｈ）とすると、ＮＭＯＳ（ＮＭ２）のソース電圧（即ち、ＮＭＯＳ（ＮＭ１）のドレイン電圧）は、ＶＤＤ／２−Ｖｔｈとなる。
したがって、ＮＭＯＳ（ＮＭ１）のソース−ドレイン間、及びゲート−ドレイン間電圧は、ＶＤＤ／２−Ｖｔｈとなり、ドレイン−ソース間降伏電圧（ＢＶｄｓ）に対して裕度の高い構成となり得る。
同様に、ＮＭＯＳ（ＮＭ２）のソース−ドレイン間電圧は、｛ＶＤＤ−（ＶＤＤ／２−Ｖｔｈ）｝＝ＶＤＤ／２＋Ｖｔｈとなり、ゲート−ドレイン間電圧は、ＶＤＤ−ＶＤＤ／２＝ＶＤＤ／２となるため、通常のインバータ構成に対してドレイン電圧裕度の高い動作となる。結果として、同じ電圧耐性を持つトランジスタを用いても、より高い電圧まで処理できることになる。

また、図２において、ＶＳＳ＝０Ｖ、ＶＣＢ＝ＶＤＤ／２、ＶＩＮ＝ＶＤＤとすると、図２に示すインバータでは、ＰＭＯＳ（ＰＭ１）およびＰＭＯＳ（ＰＭ２）はＯＦＦ状態、ＮＭＯＳ（ＮＭ１）およびＮＭＯＳ（ＮＭ２）はＯＮ状態となり、ＶＯＵＴ＝０Ｖとなる。
さらに、ＰＭＯＳ（ＰＭ２）のゲート電圧がＶＤＤ／２であるから、ＰＭＯＳ（ＰＭ２）の閾値電圧を（Ｖｔｈ）とすると、ＰＭＯＳ（ＰＭ２）のソース電圧（即ち、ＰＭＯＳ（ＰＭ１）のドレイン電圧）は、ＶＤＤ／２＋Ｖｔｈとなる。
したがって、ＰＭＯＳ（ＰＭ１）のソース−ドレイン間、及びゲート−ドレイン間電圧は、｛ＶＤＤ−（ＶＤＤ／２＋Ｖｔｈ）｝＝ＶＤＤ／２−Ｖｔｈとなり、ＰＭＯＳ（ＰＭ２）のソース−ドレイン間電圧は、ＶＤＤ／２＋Ｖｔｈとなり、ゲート−ドレイン間電圧は、（ＶＤＤ／２−０）＝ＶＤＤ／２となる。
この場合に、図１に示すように、ＮＭＯＳ（ＮＭ２），ＰＭＯＳ（ＰＭ２）のゲート電圧を独立に設定できるようにすることにより、よりきめの細い対応ができる。
さらに、図３に示すように、入力端子（ＶＩＮ）に入力される信号のＨｉｇｈレベル（以下、単に、Ｈレベルという）、あるいは、Ｌｏｗレベル（以下、単に、Ｌレベルという）に合わせて、固定バイアス電圧（ＶＣＢ）をパルス化することで、高耐圧化と高速化を両立することができる。

例えば、図２、図３において、ＶＩＮ＝０Ｖ、ＶＯＵＴ＝ＶＤＤとなっている場合は、ＮＭＯＳ（ＮＭ１）がＯＦＦ状態であるため、ＮＭＯＳ（ＮＭ２）のゲートにＶＳＳ＜ＶＣＢ＜ＶＤＤのバイアス電圧ＶＣＢを印加することによってＮＭＯＳ（ＮＭ１）の劣化を防止できる。
しかし、ＶＩＮ＝ＶＤＤ、ＶＯＵＴ＝０Ｖに切り替わった場合は、ＮＭＯＳ（ＮＭ１）はＯＮ状態となり、ＶＯＵＴはＶＤＤから０Ｖへとディスチャージが行われるが、その際、ＮＭＯＳ（ＮＭ２）のゲートにはなるべく高い電圧をかけたほうが高速にディスチャージが行われる。
そこで、ＮＭＯＳ（ＮＭ１）がＯＮ状態となるときには、ＮＭＯＳ（ＮＭ１）がＯＦＦ状態の時よりも、ＮＭＯＳ（ＮＭ２）のバイアス電圧ＶＣＢを大きくしてやれば、高速化が可能となる。
ＰＭＯＳ（ＰＭ１）とＰＭＯＳ（ＰＭ２）に関しては、ＮＭＯＳ（ＮＭ１）とＮＭＯＳ（ＮＭ２）の場合と逆にすればよい。すなわち、ＰＭＯＳ（ＰＭ１）がＯＮ状態となるときには、ＰＭＯＳ（ＰＭ１）がＯＦＦ状態の時よりも、ＰＭＯＳ（ＰＭ２）のバイアス電圧ＶＣＢを小さくしてやれば、高速化が可能となる。
そこで、図３のようにＮＭＯＳ（ＮＭ１）、ＰＭＯＳ（ＰＭ１）のＯＮ状態、ＯＦＦ状態の変化（すなわち、入力端子（ＶＩＮ）に入力される信号のレベルの変化）に同期して、バイアス電圧（ＶＣＢ）をパルス化し、大きさを変化させている。
例えば、ＶＣＢをＶＤＤ／３と２ＶＤＤ／３の組合せで変化させたり、ＶＤＤ／４と３ＶＤＤ／４の組合せで変化させる。
なお、ＶＤＤ／４などの数値は厳密な値である必要は無く、±１０％の誤差の範囲で変更しても構わない。図１の場合も同様に変化させてやればよい。
例えば、ＰＭＯＳ（ＰＭ１）がＯＦＦ状態ではバイアス電圧ＶＣＢＰをＶＤＤ／２（あるいはもっと高い電圧）とし、ＰＭＯＳ（ＰＭ１）がＯＮ状態ではＰＭＯＳ（ＰＭ１）がＯＦＦ状態の時よりもバイアス電圧ＶＣＢＰを低い電圧、例えば、ＶＤＤ／３やＶＤＤ／４などに変化させる。
同様に、ＮＭＯＳ（ＮＭ１）がＯＦＦ状態ではバイアス電圧ＶＣＢＮをＶＤＤ／２（あるいはもっと低い電圧）とし、ＮＭＯＳ（ＮＭ１）がＯＮ状態ではＮＭＯＳ（ＮＭ１）がＯＦＦ状態の時よりもバイアス電圧ＶＣＢＮを高い電圧、例えば、２ＶＤＤ／３や３ＶＤＤ／４などに変化させる。
尚、ここで説明した具体的数値についても±１０％の誤差の範囲で変更しても構わない。

［本発明のアクティブマトリクス型液晶表示装置の概要］
図４は、本発明の実施例のアクティブマトリクス型液晶表示装置の等価回路を示す回路図である。
図４に示すように、本実施例のアクティブマトリクス型液晶表示装置は、液晶を介して互いに対向配置される一対の基板の一方の基板の液晶側の面に、ｙ方向に並べて設けられｘ方向に延びるｎ本のゲート線（Ｘ１，Ｘ２，．．．，Ｘｎ）と、ｘ方向に並べて設けられｙ方向に延びるｍ本のドレイン線（Ｙ１，Ｙ２，．．．，Ｙｍ）とを有する。
ゲート線（または、走査線ともいう）とドレイン線（映像線ともいう）とで囲まれた領域が画素領域であり、１つの画素領域には、ゲートがゲート線に、ドレイン（または、ソース）がドレイン線に、およびソース（または、ドレイン）が画素電極に接続される薄膜トランジスタ（Ｔｎｍ）が設けられる。さらに、画素電極と共通電極（ＣＯＭ）との間には保持容量（Ｃｎｍ）が設けられる。
各ゲート線（Ｘ１，Ｘ２，．．．，Ｘｎ）は、走査信号駆動回路（ＸＤＶ）に接続され、走査信号駆動回路（ＸＤＶ）により、ゲート信号を、Ｘ１からＸｎのゲート線に向かって、あるいは、ＸｎからＸ１のゲート線に向かって順次供給する。

各ドレイン線（Ｙ１，Ｙ２，．．．，Ｙｍ）は、スイッチ素子（Ｓ１，Ｓ２，．．．，Ｓｍ）のドレイン（または、ソース）に接続されている。
スイッチ素子（Ｓ１，Ｓ２，．．．，Ｓｍ）のソース（または、ドレイン）は、映像信号線（ＤＡＴＡ）に、ゲートは映像信号駆動回路（ＹＤＶ）に接続される。
映像信号駆動回路（ＹＤＶ）により、Ｓ１からＳｍのスイッチ素子に向かって、あるいは、ＳｍからＳ１のスイッチ素子に向かって順次走査する。
本実施例では、走査信号駆動回路（ＸＤＶ）および映像信号駆動回路（ＹＤＶ）の薄膜トランジスタは、半導体層が多結晶シリコン（ポリシリコン）で形成され、アクティブ素子を構成する薄膜トランジスタと、同一工程で、一方の基板面に形成される。
さらに、走査信号駆動回路（ＸＤＶ）および映像信号駆動回路（ＹＤＶ）が、前述の図１、図２に示すＣＭＯＳ回路を有する。
なお、前述の説明では、本発明をＣＭＯＳ回路に適用した場合について説明したが、本発明は、ＮＭＯＳ、あるいは、ＰＭＯＳのみから成る回路にも適用可能である。
以下、ＮＭＯＳ型単チャネル回路シフトレジスタに本発明を適用した実施例について説明する。

図５は、本発明の実施例のアクティブマトリクス型液晶表示装置に適用される単チャネルシフトレジスタを示す回路図である。
図５に示すシフトレジスタは、縦続接続されたｎ個の基本回路で構成される。
各基本回路は、第１のＮＭＯＳ（ＮＭｎ１）を有し、このＮＭＯＳ（ＮＭｎ１）のゲートには、前段のシフト出力が印加される。なお、１段目のＮＭＯＳ（ＮＭ１１）のゲートには、例えば、振幅Ｖφの入力パルス（φＩＮ）（スタートパルスとも呼ばれる。）が印加される。この第１のＮＭＯＳ（ＮＭｎ１）はセット用トランジスタ（あるいは、ドライブトランジスタ）である。
第１のＮＭＯＳ（ＮＭｎ１）の中の奇数番目のＮＭＯＳのソースは、クロック信号（φ１）が供給される第１のクロック信号線に、偶数番目のＮＭＯＳのソースは、クロック信号（φ２）が供給される第２のクロック信号線に接続される。
ここで、クロック信号（φ１）と、クロック信号（φ２）とは互いに逆相であり、同一周期で、位相が逆相の信号である。なお、クロック信号（φ１，φ２）の振幅はＶφとされる。
ＮＭＯＳ（ＮＭｎ１）のドレインが、各基本回路の外部出力端子（ＯＵＴｎ）に接続される。これは各段のシフト出力でもある。さらに、ＮＭＯＳ（ＮＭｎ１）のドレインに、ダイオード接続された第２のＮＭＯＳ（ＮＭｎ２）が接続され、このＮＭＯＳ（ＮＭｎ２）の出力が、次の段に出力される。

第１のＮＭＯＳ（ＮＭｎ１）のドレインとゲートとの間には、容量素子（Ｃｂｎ）が接続される。この容量素子（Ｃｂｎ）は、ブートストラップ容量として働く。
ノード（Ｎｎ）と、ＶＳＳの電源電圧が供給される電源線との間には、第３のＮＭＯＳ（ＮＭｎ３）と第４のＮＭＯＳ（ＮＭｎ４）とが直列に接続される。ＮＭＯＳ（ＮＭｎ４）のゲートには、ＶＣの固定バイアス電圧が印加される。ＶＳＳは、例えば、０Ｖである。
ＮＭＯＳ（ＮＭｎ３）のゲートには、後段のシフト出力がダイオードを介して印加される。具体的には、２段目以降の基本回路では、ＮＭＯＳ（ＮＭｎ１）のドレインに接続される、ダイオード接続された第６のＮＭＯＳ（ＮＭｎ６）を介して、各段のシフト出力が前段のＮＭＯＳ（ＮＭｎ３）のゲートに印加される。これにより、ＮＭＯＳ（ＮＭｎ３）は、リセット用トランジスタとして働く。
ＮＭＯＳ（ＮＭｎ３）のゲートと、ＶＳＳの電源電圧が供給される電源線との間には、第５のＮＭＯＳ（ＮＭｎ５）と容量素子（Ｃｎ）とが接続され、ＮＭＯＳ（ＮＭｎ５）のゲートには、前段の第３のＮＭＯＳ（ＮＭｎ３）のドレイン電圧が印加される。
なお、１段目のＮＭＯＳ（ＮＭ１５）のゲートには、入力パルス（φＩＮ）が印加される。

以下、図５に示すシフトレジスタの動作を、図６に示すタイミングチャートを用いて説明をする。
時刻ｔ１で、クロック（φ１）が、ＨレベルからＬレベル、クロック（φ２）が、ＬレベルからＨレベルに変化する際に、時刻ｔ０と時刻ｔ１の間で、入力パルス（φＩＮ）がＬレベルからＨレベルに変化しているので、ＮＭＯＳ（ＮＭ１５）がＯＮ状態となり、ノード（Ｐ１）の電圧（ＶＰ１）がＬレベルとなるので、ＮＭＯＳ（ＮＭ１３）がＯＦＦ状態となり、ノード（Ｎ１）がフローティング状態となっている。
同時に、ダイオード接続されたＮＭＯＳ（ＮＭ００）により、ノード（Ｎ１）の電圧（ＶＮ１）は、Ｈレベル（厳密には、ＶＮ１＝Ｖφ−Ｖｔｈ）になる。
ＶＮ１（＝Ｖφ−Ｖｔｈ）＞Ｖｔｈ（ＮＭＯＳ（ＮＭ１１））となるように設定していると、ＮＭＯＳ（ＮＭ１１）もＯＮ状態になる。
さらに、ＶＮ１（＝Ｖφ−Ｖｔｈ）＞Ｖｔｈ（ＮＭＯＳ（ＮＭ２５））となるように設定していると、ＮＭＯＳ（ＮＭ２５）がＯＮ状態となり、ノード（Ｐ２）の電圧（ＶＰ２）がＬレベルとなるので、ＮＭＯＳ（ＮＭ２３）がＯＦＦ状態となり、ノード（Ｎ２）がフローティング状態になる。
この時点で、ドレインに、クロック信号（φ１，φ２）が印加されるＮＭＯＳ（ＮＭｎ１）のうち、ＮＭＯＳ（ＮＭ１１）と、ＮＭＯＳ（ＮＭ２１）のゲートのみがフローティング状態になる。

時刻ｔ２で、クロック（φ１）が、ＬレベルからＨレベル、クロック（φ２）が、ＨレベルからＬレベルに変化する。
このとき、ＮＭＯＳ（ＮＭ１１）がＯＮ状態なので、ノード（Ｍ１）の電圧が上昇し、容量素子（Ｃｂ１）のブートストラップ効果により、ノード（Ｍ１）の電圧（ＶＭ１）はＶφとなる。
この時、ノード（Ｎ１）は昇圧により、電圧（ＶＮ１）が、ＶＮ１＝（Ｖφ−Ｖｔｈ）＋Ｖφ（Ｃｂ／（Ｃｂ＋Ｃｓ））まで上昇するが、入力パルス（φＩＮ）が、Ｈレベルで、ＮＭＯＳ（ＮＭ１３）のゲートがＶＳＳ（＝ＧＮＤ）になっているので、ＮＭＯＳ（ＮＭ１３）は、強制的に、ＯＦＦ状態を維持する。
なお、Ｃｂは、容量素子（Ｃｂ１）の容量（ブートストラップ容量）、Ｃｓは、ノード（Ｎ１）の全ての容量からブートストラップ容量（Ｃｂ）をひいたもので、いわゆる寄生容量と称されるものである。
そして、ダイオード接続されたＮＭＯＳ（ＮＭ１２）により、ノード（Ｎ２）の電圧（ＶＮ２）がＶＮ２＝Ｖφ−Ｖｔｈになる。
これにより、このＶＮ２の電圧がゲートに印加されるＮＭＯＳ（ＮＭ２１）がＯＮ状態となるとともに、このＶＮ２の電圧がゲートに印加されるＮＭＯＳ（ＮＭ３５）がＯＮ状態となり、ノード（Ｐ３）の電圧（ＶＰ３）がＬレベルとなるので、ＮＭＯＳ（ＮＭ３３）がＯＦＦ状態になり、ノード（Ｎ３）がフローティング状態になる。

時刻ｔ３で、クロック（φ１）が、ＨレベルからＬレベル、クロック（φ２）が、ＬレベルからＨレベルに変化する。
クロック（φ１）が、ＨレベルからＬレベルになると、ノード（Ｍ１）の電圧（ＶＭ１）はＬレベルになるが、ノード（Ｎ２）は、Ｈレベルが維持される。
また、クロック（φ２）が、ＬレベルからＨレベルに変化することにより、ＯＮ状態にあるＮＭＯＳ（ＮＭ２１）を介して、ノード（Ｍ２）の電圧（ＶＭ２）は、Ｖφになる。
これにより、ダイオード接続されたＮＭＯＳ（ＮＭ２２）により、ノード（Ｎ３）の電圧（ＶＮ３）がＶＮ３＝Ｖφ−Ｖｔｈになり、このＶＮ３の電圧がゲートに印加されるＮＭＯＳ（ＮＭ３１）がＯＮ状態となるとともに、このＶＮ３の電圧がゲートに印加されるＮＭＯＳ（ＮＭ４５）がＯＮ状態となり、ノード（Ｐ４）の電圧（ＶＰ４）がＬレベルとなるので、ＮＭＯＳ（ＮＭ４３）がＯＦＦ状態になり、ノード（Ｎ４）がフローティング状態になる。
同時に、ダイオード接続されたＮＭＯＳ（ＮＭ２６）により、ノード（Ｐ１）の電圧（ＶＰ１）がＶＰ１＝Ｖφ−Ｖｔｈとなり、このＶＰ１の電圧が、ゲートに印加されるＮＭＯＳ（ＮＭ１３）がＯＮ状態になる。
これにより、ノード（Ｎ１）の電圧（ＶＮ１）がＶＳＳの電圧となるので、ＮＭＯＳ（ＮＭ１１）は、強制的にＯＦＦ状態となる。
ノード（Ｐ１）の電圧（ＶＰ１）は、容量素子（Ｃ１）により保持されるので、以降、ノード（Ｎ２）の電圧（ＶＮ２）が、Ｌレベルとなっても、ノード（Ｐ１）がＨの状態を維持する。
すなわち、再度、入力パルス（φＩＮ）が、Ｈレベルになるまで、ＮＭＯＳ（ＮＭ１１）ゲートにＶＳＳの電圧が印加されるので、ＮＭＯＳ（ＮＭ１１）はＯＦＦ状態を維持する。なお、容量素子（Ｃ１）は、寄生容量で代用することも可能である。

時刻ｔ４で、クロック（φ１）が、ＬレベルからＨレベル、クロック（φ２）が、ＨレベルからＬレベルに変化する。
クロック（φ２）が、ＨレベルからＬレベルに変化することにより、ノード（Ｍ２）の電圧（ＶＭ２）はＬレベルになるが、ノード（Ｎ３）は、Ｈレベルが維持される。
クロック（φ１）が、Ｈレベルとなることにより、ＯＮ状態にあるＮＭＯＳ（ＮＭ３１）介して、ノード（Ｍ３）の電圧（ＶＭ３）はＶφになり、ダイオード接続されたＮＭＯＳ（ＮＭ３２）により、ノード（Ｎ４）の電圧（ＶＮ４）がＶＮ４＝Ｖφ−Ｖｔｈになる。
これにより、このＶＮ４の電圧がゲートに印加されるＮＭＯＳ（ＮＭ４１）がＯＮ状態となるとともに、このＶＮ４の電圧がゲートに印加されるＮＭＯＳ（ＮＭ５５）がＯＮ状態となり、ノード（Ｐ５）の電圧（ＶＰ５）がＬレベルとなるので、ＮＭＯＳ（ＮＭ５３）がＯＦＦ状態になり、ノード（Ｎ５）がフローティング状態になる。
同時に、ダイオード接続されたＮＭＯＳ（ＮＭ３６）により、ノード（Ｐ２）の電圧（ＶＰ２）がＶＰ２＝Ｖφ−Ｖｔｈとなり、このＶＰ２の電圧が、ゲートに印加されるＮＭＯＳ（ＮＭ２３）がＯＮ状態になる。
これにより、ノード（Ｎ２）の電圧（ＶＮ２）がＶＳＳの電圧となるので、ＮＭＯＳ（ＮＭ２１）は、強制的に、ＯＦＦ状態となる。
ノード（Ｐ２）の電圧ＶＰ２は、容量素子（Ｃ２）により保持されるので、以降、ノード（Ｎ３）の電圧（ＶＮ３）が、Ｌレベルとなっても、ノード（Ｐ２）がＨの状態を維持する。
すなわち、再度、ノード（Ｎ１）が、Ｈレベルになるまで、ＮＭＯＳ（ＮＭ２１）ゲートにＶＳＳの電圧が印加されるので、ＮＭＯＳ（ＮＭ２１）はＯＦＦ状態を維持する。
以降、前述した動作が順次繰り返されてシフトレジスタが動作していく。

本実施例では、各基本回路において、ノード（Ｎｎ）と、ＶＳＳの電源電圧が供給される電源線との間に、第３のＮＭＯＳ（ＮＭｎ３）と第４のＮＭＯＳ（ＮＭｎ４）とが、直列に接続される。
そして、ＮＭＯＳ（ＮＭｎ４）のゲートには、ＶＣの固定バイアス電圧が印加される。
したがって、ＮＭＯＳ（ＮＭｎ４）が無い場合には、例えば、時刻ｔ２で、クロック（φ１）が、ＬレベルからＨレベルに変化し、ノード（Ｎ１）の電圧（ＶＮ１）が、ＶＮ１＝（Ｖφ−Ｖｔｈ）＋Ｖφ（Ｃｂ／（Ｃｂ＋Ｃｓ））まで上昇すると、ＮＭＯＳ（ＮＭｎ３）のドレイン電圧がＶφ以上になり、ドレイン−ソース間降伏電圧（ＢＶｄｓ）耐性的に不利になる。
しかしながら、本実施例では、ＮＭＯＳ（ＮＭｎ４）を設け、ＮＭＯＳ（ＮＭｎ４）のゲートに、ＶＣの固定バイアス電圧が印加するようにしたので、前述の［本発明の概要］で述べた理由により、例えば、ＮＭＯＳ（ＮＭｎ３）のドレイン電圧をＶＣのバイアス電圧以下（ＶＣ−Ｖｔｈ）とすることが可能である。
この結果、回路全体のドレイン−ソース間降伏電圧（ＢＶｄｓ）耐性を向上させることが可能となる。ＮＭＯＳ（ＮＭｎ５）についても同様に、ドレイン−ソース間降伏電圧（ＢＶｄｓ）耐性を向上させることが可能となる。
なお、ノード（Ｎｎ）の生じる最大電圧を、ＶＮ（max）｛ＶＮ（max）＝（Ｖφ−Ｖｔｈ）＋Ｖφ（Ｃｂ／（Ｃｂ＋Ｃｓ））｝とするとき、ＶＣのバイアス電圧は、ＶＮ（max）の電圧より低く、ＶＳＳの電圧よりも高い電圧｛即ち、ＶＳＳ＜ＶＣ＜ＶＮ（max）｝であり、例えば、ＶＣ＝Ｖφとされる。
また、±１０％の誤差を見込んで、０．９×Ｖφ≦ＶＣ≦１．１×Ｖφでもよく、さらに、０．９×（ＶＮ（max）−ＶＳＳ）／２≦ＶＣ≦１．１×（ＶＮ（max）−ＶＳＳ）／２でもよい。
なお、ＶＣのバイアス電圧は、前述の［本発明の概要］と同様にパルス動作とし、よりきめの細かい、動作改善をすることも可能である。

図７は、図５に示すシフトレジスタの変形例を示す回路図である。
図７に示すシフトレジスタは、図５に示すシフトレジスタにおいて、ダイオード接続されたＮＭＯＳ（ＮＭ４７，ＮＭ５７，ＮＭ６７，ＮＭ７７，……）を介して、入力パルス信号（φＩＮ）を、ノード（Ｐ２，Ｐ３，Ｐ４，Ｐ５，……）に印加するようにしたものである。
これらのＮＭＯＳ（ＮＭ４７，ＮＭ５７，ＮＭ６７，ＮＭ７７，……）は、入力パルス信号（φＩＮ）が、Ｈレベルになったときに、フローティング状態のノード（Ｐ２，Ｐ３，Ｐ４，Ｐ５，……）のＨレベルを再補強し、非選択の入力ゲートの強制ＯＦＦ状態をより確実なものとすることができる。
また、電源投入時の直後の走査開始等において、通常動作状態と同じ初期化ができる効果も奏する。

図５から図７で説明したシフトレジスタは、図４の走査信号駆動回路ＸＤＶの中のシフトレジスタとして利用可能である。この場合、外部出力端子（ＯＵＴ１〜ＯＵＴｎ）に出力される信号は、ゲート線（Ｘ１〜Ｘｎ）に印加される走査信号として利用可能である。
また、基本回路の段数をｍ段とすることで、図４の映像信号駆動回路ＹＤＶの中のシフトレジスタとして利用可能である。この場合、外部出力端子（ＯＵＴ１〜ＯＵＴｍ）に出力される信号は、スイッチ素子（Ｓ１〜Ｓｍ）のゲートに印加される信号（Ｄ１〜Ｄｍ）として利用可能である。
尚、基本回路の段数はｎ段やｍ段に限られず、さらに段数を増やして最初、あるいは最後の１段以上をダミーとしても良い。
なお、前述した実施例では、シフトレジスタを構成する薄膜トランジスタとして、ｎ型トランジスタを使用する場合について説明したが、各信号のＨレベル、Ｌレベルの絶対電位を逆転させて用いることにより、シフトレジスタを構成する薄膜トランジスタとして、ｐ型トランジスタを使用することも可能である。
また、前述した実施例では、薄膜トラジスタとして、ゲート絶縁膜が、例えば、ＳｉＯ２からなるＭＯＳトランジスタとして示したものであるが、該ゲート絶縁膜が、例えば、ＳｉＮからなるものであってもよいことはいうまでもない。
さらに、前述した実施例では、液晶表示装置に使用されるシフトレジスタについて説明したが、本発明は、これに限定されることなく、例えば、ＥＬ表示装置などの他の表示装置に使用されるシフトレジスタにも適用できることはいうまでもない。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。

本発明が適用されるＣＭＯＳインバータを示す回路図である。 図１に示すＣＭＯＳインバータにおける、バイアス電圧の印加方法の他の例を示す回路図である。 図１に示すＣＭＯＳインバータにおける、バイアス電圧の印加方法の他の例を示す回路図である。 本発明の実施例のアクティブマトリクス型液晶表示装置の等価回路を示す回路図である。 本発明の実施例のアクティブマトリクス型液晶表示装置に適用されるシフトレジスタを示す回路図である。 図５に示すシフトレジスタのタイミングチャートである。 図５に示すシフトレジスタの変形例を示す回路図である。 従来のＣＭＯＳインバータを示す回路図である。

符号の説明

Ｘ１，Ｘ２，．．．，Ｘｎ ゲート線（または、走査線）
Ｙ１，Ｙ２，．．．，Ｙｍ ドレイン線（または、映像線）
Ｔｎｍ 薄膜トランジスタ
Ｃｎｍ 保持容量
Ｓ１，Ｓ２，．．．，Ｓｍ スイッチ素子
ＤＡＴＡ 映像信号線
ＸＤＶ 走査信号駆動回路
ＹＤＶ 映像信号駆動回路
ＣＯＭ 共通電極
Ｃｂｎ，Ｃｎ 容量素子
ＰＭｎ ｐ型ＭＯＳトランジスタ
ＮＭｎ，ＮＭｎｍ ｎ型ＭＯＳトランジスタ
Ｎｎ，Ｍｎ，Ｐｎ ノード

Claims (7)

1. 複数の画素と、
   前記複数の画素を駆動する駆動回路とを備え、
   前記駆動回路は、Ｖ１の基準電圧が印加される電源線に、第１の電極が接続されるｐ型の第１のトランジスタと、
   第１の電極が、前記第１のトランジスタの第２の電極に接続されるｐ型の第２のトランジスタとを有し、
   前記第１のトランジスタがオンの時に前記第２のトランジスタがオン、前記第１のトランジスタがオフの時に、前記第２のトランジスタがオフであり、
   前記第２のトランジスタの制御電極には、前記第１のトランジスタがオフ状態のときにＶｃ１のバイアス電圧が印加され、前記第１のトランジスタがオン状態のときにＶｃ２のバイアス電圧が印加され、
   前記第１のトランジスタがオフ状態のときに、前記第２のトランジスタの第２の電極に印加される電圧をＶ２とするとき、Ｖ２＜Ｖｃ２＜Ｖｃ１＜Ｖ１を満たすことを特徴とする表示装置。
2. ０．９×（Ｖ１−Ｖ２）／２≦Ｖｃ２＜Ｖｃ１≦１．１×（Ｖ１−Ｖ２）／２であることを特徴とする請求項１に記載の表示装置。
3. 複数の画素と、
   前記複数の画素を駆動する駆動回路とを備え、
   前記駆動回路は、Ｖ１の基準電圧が印加される電源線に、第１の電極が接続されるｎ型の第１のトランジスタと、
   第１の電極が、前記第１のトランジスタの第２の電極に接続されるｎ型の第２のトランジスタとを有し、
   前記第１のトランジスタがオンの時に前記第２のトランジスタがオン、前記第１のトランジスタがオフの時に、前記第２のトランジスタがオフであり、
   前記第２のトランジスタの制御電極には、前記第１のトランジスタがオフ状態のときにＶｃ１のバイアス電圧が印加され、前記第１のトランジスタがオン状態のときにＶｃ２のバイアス電圧が印加され、
   前記第１のトランジスタがオフ状態のときに、前記第２のトランジスタの第２の電極に印加される電圧をＶ２とするとき、Ｖ１＜Ｖｃ１＜Ｖｃ２＜Ｖ２を満たすことを特徴とする表示装置。
4. ０．９×（Ｖ２−Ｖ１）／２≦Ｖｃ１＜Ｖｃ２≦１．１×（Ｖ２−Ｖ１）／２であることを特徴とする請求項３に記載の表示装置。
5. 複数の画素と、
   前記複数の画素を駆動する駆動回路とを備え、
   前記駆動回路は、Ｖ１の基準電圧が印加される第１電源線に、第１の電極が接続されるｐ型の第１のトランジスタと、
   第１の電極が、前記第１のトランジスタの第２の電極に接続され、第２の電極が出力端子に接続されるｐ型の第２のトランジスタと、
   Ｖ２の基準電圧が印加される第２電源線に、第１の電極が接続されるｎ型の第２導電型の第３のトランジスタと、
   第１の電極が、前記第３のトランジスタの第２の電極に接続され、第２の電極が出力端子に接続されるｎ型の第４のトランジスタとを有し、
   前記第１のトランジスタがオンの時に、前記第２のトランジスタがオン、前記第３および前記第４のトランジスタがオフであり、
   前記第１のトランジスタがオフの時に、前記第２のトランジスタがオフ、前記第３および前記第４のトランジスタがオンであり、
   前記第２のトランジスタの制御電極には、前記第１のトランジスタがオフ状態のときにＶｃｐ１のバイアス電圧が印加され、前記第１のトランジスタがオン状態のときにＶｃｐ２のバイアス電圧が印加され、
   前記第４のトランジスタの制御電極には、前記第１のトランジスタがオフ状態のときにＶｃｎ２のバイアス電圧が印加され、前記第１のトランジスタがオン状態のときにＶｃｎ１のバイアス電圧が印加され、
   Ｖ２＜Ｖｃｐ２＜Ｖｃｐ１＜Ｖ１、Ｖ２＜Ｖｃｎ１＜Ｖｃｎ２＜Ｖ１を満たすことを特徴する表示装置。
6. 前記バイアス電圧は、Ｖｃｐ１＝Ｖｃｎ２及びＶｃｐ２＝Ｖｃｎ１を満たし、
   前記第２のトランジスタの制御電極と、前記第４のトランジスタの制御電極は、バイアス電源線に接続され、
   前記バイアス電源線に、前記Ｖｃｐ１のバイアス電圧と前記Ｖｃｐ２のバイアス電圧とがパルス状に印加されることを特徴とする請求項５に記載の表示装置。
7. ０．９×（Ｖ１−Ｖ２）／２≦Ｖｃｐ２＜Ｖｃｐ１≦１．１×（Ｖ１−Ｖ２）／２、かつ、０．９×（Ｖ１−Ｖ２）／２≦Ｖｃｎ１＜Ｖｃｎ２≦１．１×（Ｖ１−Ｖ２）／２であることを特徴とする請求項５に記載の表示装置。

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