JPH09230828A - アナログバッファ回路及び液晶表示装置 - Google Patents
アナログバッファ回路及び液晶表示装置Info
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- JPH09230828A JPH09230828A JP3670796A JP3670796A JPH09230828A JP H09230828 A JPH09230828 A JP H09230828A JP 3670796 A JP3670796 A JP 3670796A JP 3670796 A JP3670796 A JP 3670796A JP H09230828 A JPH09230828 A JP H09230828A
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- Japan
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- mos transistor
- channel mos
- switch element
- analog buffer
- gate electrode
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Abstract
(57)【要約】
【課題】 所定のデータレートで書き込むことを可能に
するとともに、オフセット電圧のばらつきを可及的に小
さくする。 【解決手段】 ＭＯＳトランジスタを有するソースフォ
ロア回路８ａ，８ｂと、このソースフォロア回路のＭＯ
Ｓトランジスタのゲート電極に、所定の電圧に前記ＭＯ
Ｓトランジスタのしきい値電圧を加えた電圧を供給する
電圧供給手段を備えているしきい値電圧キャンセル回路
３，５ａ，５ｂ，６ａ，６ｂ，９ａ，９ｂと、を備えて
いることを特徴とする。
するとともに、オフセット電圧のばらつきを可及的に小
さくする。 【解決手段】 ＭＯＳトランジスタを有するソースフォ
ロア回路８ａ，８ｂと、このソースフォロア回路のＭＯ
Ｓトランジスタのゲート電極に、所定の電圧に前記ＭＯ
Ｓトランジスタのしきい値電圧を加えた電圧を供給する
電圧供給手段を備えているしきい値電圧キャンセル回路
３，５ａ，５ｂ，６ａ，６ｂ，９ａ，９ｂと、を備えて
いることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明はアナログバッファ回
路及びこのアナログバッファ回路を有する、パネル上に
一体形成された内蔵駆動回路を備えた液晶表示装置に関
する。
路及びこのアナログバッファ回路を有する、パネル上に
一体形成された内蔵駆動回路を備えた液晶表示装置に関
する。
【０００２】
【従来の技術】従来、直視大型の液晶表示装置について
は、画素部のスイッチ素子のみアモルファス−シリコン
ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）
で作製し、駆動回路については外付けＬＳＩを用いる方
式が一般的であった。しかし、駆動回路を同一基板上に
一体成形できると、表示部外側の幅を小さくできる、厚
さを薄くできる、コスト低減が図れるといった利点が生
じるため、駆動回路一体型の液晶表示装置が望まれてい
る。
は、画素部のスイッチ素子のみアモルファス−シリコン
ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）
で作製し、駆動回路については外付けＬＳＩを用いる方
式が一般的であった。しかし、駆動回路を同一基板上に
一体成形できると、表示部外側の幅を小さくできる、厚
さを薄くできる、コスト低減が図れるといった利点が生
じるため、駆動回路一体型の液晶表示装置が望まれてい
る。
【０００３】従来の駆動回路一体型液晶表示装置の等価
回路図を図８に示す。この図８に示す液晶表示装置は特
公平３−３４２７３号公報に開示されているものであっ
て、ポリシリコンＴＦＴを用いた駆動回路一体型で、ビ
ューファインダー等の小型パネルに使用される。
回路図を図８に示す。この図８に示す液晶表示装置は特
公平３−３４２７３号公報に開示されているものであっ
て、ポリシリコンＴＦＴを用いた駆動回路一体型で、ビ
ューファインダー等の小型パネルに使用される。
【０００４】図８において、図示しない第１の電極基板
上には信号線２３1 ，…２３n 及び走査線３２1 ，…３
２m がマトリクス状に配線され、これらの信号線２３ｉ
（ｉ＝１，…ｎ）及び走査線３２ｊ（ｊ＝１，…ｍ）の
交差部に、スイッチ素子３５を介して画素電極３６が形
成されている。また、図示しない第２の電極基板上には
画素電極３６に対向して対向電極３７が形成され、上記
第１及び第２の電極基板間に液晶が挟持されて液晶セル
３８が形成されている。
上には信号線２３1 ，…２３n 及び走査線３２1 ，…３
２m がマトリクス状に配線され、これらの信号線２３ｉ
（ｉ＝１，…ｎ）及び走査線３２ｊ（ｊ＝１，…ｍ）の
交差部に、スイッチ素子３５を介して画素電極３６が形
成されている。また、図示しない第２の電極基板上には
画素電極３６に対向して対向電極３７が形成され、上記
第１及び第２の電極基板間に液晶が挟持されて液晶セル
３８が形成されている。
【０００５】アナログの映像信号４０は外部より映像信
号線２１を介して供給される。映像信号２１はスイッチ
素子２２ｉ（ｉ＝１，…ｎ）を介して信号線２３ｉに接
続している。そしてスイッチ素子２２ｉ（ｉ＝１，…
ｎ）のゲート電極は信号線駆動回路２８に接続されてい
る。信号線駆動回路２８から走査信号を供給し、スイッ
チ素子２２1 ，…２２n を順々にＯＮさせることによ
り、映像信号４０を時系列的に信号線２３1 ，…２３n
の配線容量２４1 ，…２４n にホールドすることができ
る。走査線３２1 ，…３２m は走査線駆動回路３１に接
続されており、走査線駆動回路３１から走査信号を供給
することで、信号線２３1 ，…２３n にホールドされて
いる時系列の映像信号４０をスイッチ素子２２1 ，…２
２n を介して各画素に供給することができる。信号線駆
動回路２８の１走査毎に走査線駆動回路３１を１段ずつ
走査することにより、すべての画素に映像信号４０を供
給することができる。各画素に供給された映像信号によ
り液晶セル３８にかかる電界がきまり、この電界の大小
により液晶セル内の液晶分子の配列が変化する。このた
め液晶セルの上下に配置された偏光板と組み合わせるこ
とにより透過光強度を変調し画像表示を行うことができ
る。画素電位が保持期間中に変化しないように画素電極
３６には別途蓄積容量３９を形成している。
号線２１を介して供給される。映像信号２１はスイッチ
素子２２ｉ（ｉ＝１，…ｎ）を介して信号線２３ｉに接
続している。そしてスイッチ素子２２ｉ（ｉ＝１，…
ｎ）のゲート電極は信号線駆動回路２８に接続されてい
る。信号線駆動回路２８から走査信号を供給し、スイッ
チ素子２２1 ，…２２n を順々にＯＮさせることによ
り、映像信号４０を時系列的に信号線２３1 ，…２３n
の配線容量２４1 ，…２４n にホールドすることができ
る。走査線３２1 ，…３２m は走査線駆動回路３１に接
続されており、走査線駆動回路３１から走査信号を供給
することで、信号線２３1 ，…２３n にホールドされて
いる時系列の映像信号４０をスイッチ素子２２1 ，…２
２n を介して各画素に供給することができる。信号線駆
動回路２８の１走査毎に走査線駆動回路３１を１段ずつ
走査することにより、すべての画素に映像信号４０を供
給することができる。各画素に供給された映像信号によ
り液晶セル３８にかかる電界がきまり、この電界の大小
により液晶セル内の液晶分子の配列が変化する。このた
め液晶セルの上下に配置された偏光板と組み合わせるこ
とにより透過光強度を変調し画像表示を行うことができ
る。画素電位が保持期間中に変化しないように画素電極
３６には別途蓄積容量３９を形成している。
【０００６】
【発明が解決しようとする課題】図８に示す従来の液晶
表示装置においては、信号線２３ｉ（ｉ＝１，…ｎ）へ
の書き込みは映像信号のデータレートで行う必要がある
が、パーソナルコンピュータ等に用いられる直視型液晶
表示装置では上記動作方式をとることができない。これ
は、直視型液晶表示装置ではパネルサイズが対角１０イ
ンチ程度とビューファインダ等に用いられる小型パネル
（対角１インチ前後）に比べて面積比で１００倍とな
り、信号線２３ｉ（ｉ＝１，…ｎ）、映像信号線３２ｊ
（ｊ＝１，…ｍ）の時定数が面積比で大きくなるためデ
ータレート内で十分な書き込み時間が得られないことに
よる。
表示装置においては、信号線２３ｉ（ｉ＝１，…ｎ）へ
の書き込みは映像信号のデータレートで行う必要がある
が、パーソナルコンピュータ等に用いられる直視型液晶
表示装置では上記動作方式をとることができない。これ
は、直視型液晶表示装置ではパネルサイズが対角１０イ
ンチ程度とビューファインダ等に用いられる小型パネル
（対角１インチ前後）に比べて面積比で１００倍とな
り、信号線２３ｉ（ｉ＝１，…ｎ）、映像信号線３２ｊ
（ｊ＝１，…ｍ）の時定数が面積比で大きくなるためデ
ータレート内で十分な書き込み時間が得られないことに
よる。
【０００７】この問題点を解決する方法として映像信号
線４０を分割することによりそれぞれの信号線のデータ
レートを下げる方式が特開昭５７−２０１２９号公報に
提案されている。本発明者らの見積りによると、この方
式に基づき例えば１２．１インチＸＧＡ（Ｅｘｔｅｎｄ
ｅｄ Ｖｉｄｅｏ Ｇｒａｐｈｉｃ Ａｒｒａｙ）パネ
ルを実現しようとすると分割数はＲＧＢ各々６４相、計
１９２相となる。このため、内蔵駆動回路の回路幅が増
加し、各映像信号線に供給するために膨大な外部回路が
必要となる、といった問題が生じる。
線４０を分割することによりそれぞれの信号線のデータ
レートを下げる方式が特開昭５７−２０１２９号公報に
提案されている。本発明者らの見積りによると、この方
式に基づき例えば１２．１インチＸＧＡ（Ｅｘｔｅｎｄ
ｅｄ Ｖｉｄｅｏ Ｇｒａｐｈｉｃ Ａｒｒａｙ）パネ
ルを実現しようとすると分割数はＲＧＢ各々６４相、計
１９２相となる。このため、内蔵駆動回路の回路幅が増
加し、各映像信号線に供給するために膨大な外部回路が
必要となる、といった問題が生じる。
【０００８】本発明は上記事情を考慮してなされたもの
であって、映像信号の信号線への書き込みを所定のデー
タレートで行うことのできる、アクティブバッファ回路
及びこのアナログバッファ回路を含む駆動回路一体型の
液晶表示装置を提供することを目的とする。
であって、映像信号の信号線への書き込みを所定のデー
タレートで行うことのできる、アクティブバッファ回路
及びこのアナログバッファ回路を含む駆動回路一体型の
液晶表示装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明によるアナログバ
ッファ回路の第１の態様は、ＭＯＳトランジスタを有す
るソースフォロア回路と、このソースフォロア回路のＭ
ＯＳトランジスタのゲート電極に、所定の電圧に前記Ｍ
ＯＳトランジスタのしきい値電圧を加えた電圧を供給す
る電圧供給手段を備えているしきい値電圧キャンセル回
路と、を備えていることを特徴とする。
ッファ回路の第１の態様は、ＭＯＳトランジスタを有す
るソースフォロア回路と、このソースフォロア回路のＭ
ＯＳトランジスタのゲート電極に、所定の電圧に前記Ｍ
ＯＳトランジスタのしきい値電圧を加えた電圧を供給す
る電圧供給手段を備えているしきい値電圧キャンセル回
路と、を備えていることを特徴とする。
【００１０】また本発明によるアナログバッファ回路の
第２の態様は、第１の態様のアナログバッファ回路にお
いて、前記電圧供給手段は、前記ゲート電極の電位を電
源電圧に充電する充電手段と、前記ゲート電極の電位
を、前記所定の電圧に前記しきい値電圧を加えた電圧ま
で放電させる放電手段とを備えていることを特徴とす
る。また本発明によるアナログバッファ回路の第３の態
様は、第２の態様のアナログバッファ回路において、前
記ソースフォロア回路はソースが共通に接続された第１
のＮチャネルＭＯＳトランジスタ及び第１のＰチャネル
ＭＯＳトランジスタを有し、前記充電手段は、第１の制
御信号に基づいて開閉し、一端が駆動電源に接続され、
他端が前記第１のＮチャネルＭＯＳトランジスタのゲー
ト電極に接続される第１のスイッチ素子と、一端が前記
第１のＮチャネルＭＯＳトランジスタのゲート電極に接
続され、他端が接地される第１の容量素子と、前記第１
の制御信号に基づいて開閉し、一端が接地され、他端が
前記第１のＰチャネルＭＯＳトランジスタのゲート電極
に接続される第２のスイッチ素子と、一端が前記第１の
ＰチャネルＭＯＳトランジスタのゲート電極に接続さ
れ、他端が接地される第２の容量素子と、を有し、前記
放電手段は、第２の制御信号に基づいて開閉し、値が前
記所定の電圧となる入力信号を前記第１のＮチャネルＭ
ＯＳトランジスタ及び第１のＰチャネルＭＯＳトランジ
スタのソースに送出する第３のスイッチ素子と、前記第
２の制御信号に基づいて開閉し、一端が前記第１のＮチ
ャネルＭＯＳトランジスタのゲート電極に接続され、他
端が前記第１のＮチャネルＭＯＳトランジスタのドレイ
ンに接続される第４のスイッチ素子と、前記第２の制御
信号に基づいて開閉し、一端が前記第１のＰチャネルＭ
ＯＳトランジスタのゲート電極に接続され、他端が前記
第１のＰチャネルＭＯＳトランジスタのドレインに接続
される第５のスイッチ素子と、を有していることを特徴
とする。
第２の態様は、第１の態様のアナログバッファ回路にお
いて、前記電圧供給手段は、前記ゲート電極の電位を電
源電圧に充電する充電手段と、前記ゲート電極の電位
を、前記所定の電圧に前記しきい値電圧を加えた電圧ま
で放電させる放電手段とを備えていることを特徴とす
る。また本発明によるアナログバッファ回路の第３の態
様は、第２の態様のアナログバッファ回路において、前
記ソースフォロア回路はソースが共通に接続された第１
のＮチャネルＭＯＳトランジスタ及び第１のＰチャネル
ＭＯＳトランジスタを有し、前記充電手段は、第１の制
御信号に基づいて開閉し、一端が駆動電源に接続され、
他端が前記第１のＮチャネルＭＯＳトランジスタのゲー
ト電極に接続される第１のスイッチ素子と、一端が前記
第１のＮチャネルＭＯＳトランジスタのゲート電極に接
続され、他端が接地される第１の容量素子と、前記第１
の制御信号に基づいて開閉し、一端が接地され、他端が
前記第１のＰチャネルＭＯＳトランジスタのゲート電極
に接続される第２のスイッチ素子と、一端が前記第１の
ＰチャネルＭＯＳトランジスタのゲート電極に接続さ
れ、他端が接地される第２の容量素子と、を有し、前記
放電手段は、第２の制御信号に基づいて開閉し、値が前
記所定の電圧となる入力信号を前記第１のＮチャネルＭ
ＯＳトランジスタ及び第１のＰチャネルＭＯＳトランジ
スタのソースに送出する第３のスイッチ素子と、前記第
２の制御信号に基づいて開閉し、一端が前記第１のＮチ
ャネルＭＯＳトランジスタのゲート電極に接続され、他
端が前記第１のＮチャネルＭＯＳトランジスタのドレイ
ンに接続される第４のスイッチ素子と、前記第２の制御
信号に基づいて開閉し、一端が前記第１のＰチャネルＭ
ＯＳトランジスタのゲート電極に接続され、他端が前記
第１のＰチャネルＭＯＳトランジスタのドレインに接続
される第５のスイッチ素子と、を有していることを特徴
とする。
【００１１】また本発明によるアナログバッファ回路の
第４の態様は、第３の態様のアナログバッファ回路にお
いて、前記しきい値電圧キャンセル回路は、第３の制御
信号に基づいて開閉し、一端が前記駆動電源に接続さ
れ、他端が前記第１のＮチャネルＭＯＳトランジスタの
ドレインに接続される第６のスイッチ素子と、前記第３
の制御信号に基づいて開閉し、一端が接地され、他端が
前記第１のＰチャネルＭＯＳトランジスタのドレインに
接続される第７のスイッチ素子と、前記第３の制御信号
に基づいて開閉し、一端が前記第１のＮチャネルＭＯＳ
トランジスタ及び第１のＰチャネルＭＯＳトランジスタ
のソースに接続される第８のスイッチ素子と、を備えて
いることを特徴とする。
第４の態様は、第３の態様のアナログバッファ回路にお
いて、前記しきい値電圧キャンセル回路は、第３の制御
信号に基づいて開閉し、一端が前記駆動電源に接続さ
れ、他端が前記第１のＮチャネルＭＯＳトランジスタの
ドレインに接続される第６のスイッチ素子と、前記第３
の制御信号に基づいて開閉し、一端が接地され、他端が
前記第１のＰチャネルＭＯＳトランジスタのドレインに
接続される第７のスイッチ素子と、前記第３の制御信号
に基づいて開閉し、一端が前記第１のＮチャネルＭＯＳ
トランジスタ及び第１のＰチャネルＭＯＳトランジスタ
のソースに接続される第８のスイッチ素子と、を備えて
いることを特徴とする。
【００１２】また本発明によるアナログバッファ回路の
第５の態様は、第３の態様のアナログバッファ回路にお
いて、前記しきい値電圧キャンセル回路は、ドレインが
前記駆動電源に接続され、ゲートが前記第１のＮチャネ
ルＭＯＳトランジスタのゲート電極に接続され、しきい
値電圧が前記第１のＮチャネルＭＯＳトランジスタのし
きい値電圧にほぼ等しい第２のＮチャネルＭＯＳトラン
ジスタと、第３の制御信号に基づいて開閉し、一端が前
記第２のＮチャネルＭＯＳトランジスタのソースに接続
される第６のスイッチ素子と、ドレインが接地され、ゲ
ートが前記第１のＰチャネルＭＯＳトランジスタのゲー
ト電極に接続され、しきい値電圧が前記第１のＰチャネ
ルＭＯＳトランジスタのしきい値電圧にほぼ等しい第２
のＰチャネルＭＯＳトランジスタと、前記第３の制御信
号に基づいて開閉し、一端が前記第２のＰチャネルＭＯ
Ｓトランジスタのソースに接続され、他端が前記第６の
スイッチ素子の他端に接続される第７のスイッチ素子
と、を有し、前記第６のスイッチ素子と前記第７のスイ
ッチ素子の共通接続点から出力信号が取り出されること
を特徴とする。
第５の態様は、第３の態様のアナログバッファ回路にお
いて、前記しきい値電圧キャンセル回路は、ドレインが
前記駆動電源に接続され、ゲートが前記第１のＮチャネ
ルＭＯＳトランジスタのゲート電極に接続され、しきい
値電圧が前記第１のＮチャネルＭＯＳトランジスタのし
きい値電圧にほぼ等しい第２のＮチャネルＭＯＳトラン
ジスタと、第３の制御信号に基づいて開閉し、一端が前
記第２のＮチャネルＭＯＳトランジスタのソースに接続
される第６のスイッチ素子と、ドレインが接地され、ゲ
ートが前記第１のＰチャネルＭＯＳトランジスタのゲー
ト電極に接続され、しきい値電圧が前記第１のＰチャネ
ルＭＯＳトランジスタのしきい値電圧にほぼ等しい第２
のＰチャネルＭＯＳトランジスタと、前記第３の制御信
号に基づいて開閉し、一端が前記第２のＰチャネルＭＯ
Ｓトランジスタのソースに接続され、他端が前記第６の
スイッチ素子の他端に接続される第７のスイッチ素子
と、を有し、前記第６のスイッチ素子と前記第７のスイ
ッチ素子の共通接続点から出力信号が取り出されること
を特徴とする。
【００１３】また本発明による液晶表示装置は、マトリ
クス状に配線された複数の信号線、走査線、及びこの信
号線と走査線との交差部にスイッチ素子を介して形成さ
れる画素電極を有する第１の電極基板と、前記画素電極
と対向して形成される対向電極を有する第２の電極基板
と、前記第１の電極基板及び第２の電極基板との間に挟
持される液晶層とを有する液晶表示装置において、請求
項１乃至５のいずれかに記載のアナログバッファ回路を
前記複数の信号線の各々に対応して前記第１の電極基板
上に形成し、前記アナログバッファ回路は映像信号を受
けて、出力を対応する前記信号線に送出することを特徴
とする。
クス状に配線された複数の信号線、走査線、及びこの信
号線と走査線との交差部にスイッチ素子を介して形成さ
れる画素電極を有する第１の電極基板と、前記画素電極
と対向して形成される対向電極を有する第２の電極基板
と、前記第１の電極基板及び第２の電極基板との間に挟
持される液晶層とを有する液晶表示装置において、請求
項１乃至５のいずれかに記載のアナログバッファ回路を
前記複数の信号線の各々に対応して前記第１の電極基板
上に形成し、前記アナログバッファ回路は映像信号を受
けて、出力を対応する前記信号線に送出することを特徴
とする。
【００１４】
【発明の実施の態様】本発明によるアナログバッファ回
路の第１の実施の形態の構成を図１に示し、本発明によ
る駆動回路一体型の液晶表示装置の第１の実施の形態の
構成を図２に示す。この実施の形態の液晶表示装置は、
図８に示す従来の駆動回路一体型の液晶表示装置におい
て、映像信号線２１と各信号線２３ｊ（ｊ＝１，…ｎ）
との間に設けられているスイッチ素子２２ｊの代わりに
アナログバッファ回路２ｊを設けたものである。
路の第１の実施の形態の構成を図１に示し、本発明によ
る駆動回路一体型の液晶表示装置の第１の実施の形態の
構成を図２に示す。この実施の形態の液晶表示装置は、
図８に示す従来の駆動回路一体型の液晶表示装置におい
て、映像信号線２１と各信号線２３ｊ（ｊ＝１，…ｎ）
との間に設けられているスイッチ素子２２ｊの代わりに
アナログバッファ回路２ｊを設けたものである。
【００１５】このアナログバッファ回路２ｊ（ｊ＝１，
…ｎ）は、例えば図１に示すようにＣＭＯＳトランジス
タから構成され、ＮチャネルＭＯＳトランジスタからな
るスイッチ素子３，４と、ＰチャネルＭＯＳトランジス
タからなるスイッチ素子５ａ，６ａ，７ａと、Ｎチャネ
ルＭＯＳトランジスタからなるスイッチ素子５ｂ，６
ｂ，７ｂと、ソースフォロアとして用いられる電流増幅
用のＮチャネルＭＯＳトランジスタ８ａ及びＰチャネル
ＭＯＳトランジスタ８ｂと、保持容量素子９ａ，９ｂと
を備えている。
…ｎ）は、例えば図１に示すようにＣＭＯＳトランジス
タから構成され、ＮチャネルＭＯＳトランジスタからな
るスイッチ素子３，４と、ＰチャネルＭＯＳトランジス
タからなるスイッチ素子５ａ，６ａ，７ａと、Ｎチャネ
ルＭＯＳトランジスタからなるスイッチ素子５ｂ，６
ｂ，７ｂと、ソースフォロアとして用いられる電流増幅
用のＮチャネルＭＯＳトランジスタ８ａ及びＰチャネル
ＭＯＳトランジスタ８ｂと、保持容量素子９ａ，９ｂと
を備えている。
【００１６】スイッチ素子３のドレインは映像信号線２
１に接続され、ソースはスイッチ素子４のドレインに接
続され、ゲートには信号φ1jが印加される。
１に接続され、ソースはスイッチ素子４のドレインに接
続され、ゲートには信号φ1jが印加される。
【００１７】またスイッチ素子４のソースは信号線２３
ｊに接続され、ゲートにはφ2jが印加される。スイッチ
素子５ａのソースは駆動電源に接続され、ドレインはス
イッチ素子６ａのソースに接続され、ゲートにはリセッ
ト信号φR の反転信号φR バーが印加される。スイッチ
素子６ａのドレインはスイッチ素子７ａのドレインに接
続され、ゲートには信号φ1jの反転信号φ1jバーが印加
される。スイッチ素子７ａのソースは駆動電源に接続さ
れ、ゲートには信号φ2jの反転信号φ2jバーが印加され
る。電流増幅用トランジスタ８ａのドレインはスイッチ
素子６ａとスイッチ素子７ａの接続ノードに接続され、
ゲートはスイッチ素子５ａとスイッチ素子６ａの接続ノ
ードに接続され、ソースはスイッチ素子３とスイッチ素
子４の接続ノードＮ１に接続される。なお保持容量素子
９ａの一端は電流増幅用トランジスタ８ａのゲートに接
続され、他端は接地される。
ｊに接続され、ゲートにはφ2jが印加される。スイッチ
素子５ａのソースは駆動電源に接続され、ドレインはス
イッチ素子６ａのソースに接続され、ゲートにはリセッ
ト信号φR の反転信号φR バーが印加される。スイッチ
素子６ａのドレインはスイッチ素子７ａのドレインに接
続され、ゲートには信号φ1jの反転信号φ1jバーが印加
される。スイッチ素子７ａのソースは駆動電源に接続さ
れ、ゲートには信号φ2jの反転信号φ2jバーが印加され
る。電流増幅用トランジスタ８ａのドレインはスイッチ
素子６ａとスイッチ素子７ａの接続ノードに接続され、
ゲートはスイッチ素子５ａとスイッチ素子６ａの接続ノ
ードに接続され、ソースはスイッチ素子３とスイッチ素
子４の接続ノードＮ１に接続される。なお保持容量素子
９ａの一端は電流増幅用トランジスタ８ａのゲートに接
続され、他端は接地される。
【００１８】一方、スイッチ素子５ｂのソースは接地電
源に接続され、ドレインは素子６ｂのソースに接続さ
れ、ゲートにはリセット信号φR が印加される。スイッ
チ素子６ｂのドレインはスイッチ素子７ｂのドレインに
接続され、ゲートには信号φ1jが印加される。スイッチ
素子７ｂのソースは接地され、ゲートには信号φ2jが印
加される。電流増幅用トランジスタ８ｂのドレインはス
イッチ素子６ｂとスイッチ素子７ｂの接続ノードに接続
され、ゲートはスイッチ素子５ｂとスイッチ素子６ｂの
接続ノードに接続され、ソースはスイッチ素子３とスイ
ッチ素子４の接続ノードＮ１に接続される。なお、保持
容量素子９ｂの一端は電流増幅用トランジスタ８ｂのゲ
ートに接続され、他端は接地される。
源に接続され、ドレインは素子６ｂのソースに接続さ
れ、ゲートにはリセット信号φR が印加される。スイッ
チ素子６ｂのドレインはスイッチ素子７ｂのドレインに
接続され、ゲートには信号φ1jが印加される。スイッチ
素子７ｂのソースは接地され、ゲートには信号φ2jが印
加される。電流増幅用トランジスタ８ｂのドレインはス
イッチ素子６ｂとスイッチ素子７ｂの接続ノードに接続
され、ゲートはスイッチ素子５ｂとスイッチ素子６ｂの
接続ノードに接続され、ソースはスイッチ素子３とスイ
ッチ素子４の接続ノードＮ１に接続される。なお、保持
容量素子９ｂの一端は電流増幅用トランジスタ８ｂのゲ
ートに接続され、他端は接地される。
【００１９】なお、制御信号φR 、φR バー、φ1j、φ
1jバー、φ2j、φ2jバーは図２に示す信号線駆動回路２
８から送出される。
1jバー、φ2j、φ2jバーは図２に示す信号線駆動回路２
８から送出される。
【００２０】次に図１に示すアナログバッファ回路の動
作を図３を参照して説明する。水平同期信号φH が立ち
上がると、ｉ番目の走査線３２ｉを駆動する、走査線駆
動回路３１からの走査線信号φViが「Ｈ」レベルになり
表示部のスイッチ素子３５がＯＮになる。このとき、こ
れに同期してリセット信号φR を「Ｈ」レベルとする。
すると、スイッチ素子５ａ，５ｂがＯＮになり、ソース
フォロア接続された電流増幅用トランジスタ８ａ及び８
ｂのゲート電極電位が各々「Ｈ」レベル（駆動電圧レベ
ル）及び「Ｌ」レベル（接地電位レベル）になる。これ
らの電位は保持容量素子９ａ，９ｂによって保持され
る。
作を図３を参照して説明する。水平同期信号φH が立ち
上がると、ｉ番目の走査線３２ｉを駆動する、走査線駆
動回路３１からの走査線信号φViが「Ｈ」レベルになり
表示部のスイッチ素子３５がＯＮになる。このとき、こ
れに同期してリセット信号φR を「Ｈ」レベルとする。
すると、スイッチ素子５ａ，５ｂがＯＮになり、ソース
フォロア接続された電流増幅用トランジスタ８ａ及び８
ｂのゲート電極電位が各々「Ｈ」レベル（駆動電圧レベ
ル）及び「Ｌ」レベル（接地電位レベル）になる。これ
らの電位は保持容量素子９ａ，９ｂによって保持され
る。
【００２１】次に、各アナログバッファ回路２ｊ（ｊ＝
１，…ｎ）の信号φ1jをｊ＝１からｊ＝ｎまで順に
「Ｈ」レベルとする。今、ｉ番目の信号φ1jが「Ｈ」レ
ベルになると、スイッチ素子３がＯＮになり、映像信号
線２１からの映像信号４０がノードＮ１に送出される。
またこのときスイッチ素子６ａ，６ｂもＯＮになるが、
電流増幅用トランジスタ８ａ及び８ｂのゲート電極電位
が各々「Ｈ」及び「Ｌ」レベルであるから電流増幅用ト
ランジスタ８ａ及び８ｂもＯＮになっている。このた
め、保持容量素子９ａに蓄積されている電荷が、スイッ
チ素子６ａ、電流増幅用トランジスタ８ａ，８ｂ、スイ
ッチ素子６ｂを介して保持容量素子９ｂに流れ込み、放
電が行われる。この放電は、電流増幅用トランジスタ８
ａ，８ｂのゲート電極電位とソース電位との差がしきい
値電圧以下になるまで続く。従って最終的には電流増幅
用トランジスタ８ａのゲート電極電位は、映像信号４０
の電圧レベルにトランジスタ８ａのしきい値電圧を加え
た値になり、トランジスタ８ｂのゲート電極電位は映像
信号４０の電圧レベルにトランジスタ８ｂのしきい値電
圧を加えた値になる。
１，…ｎ）の信号φ1jをｊ＝１からｊ＝ｎまで順に
「Ｈ」レベルとする。今、ｉ番目の信号φ1jが「Ｈ」レ
ベルになると、スイッチ素子３がＯＮになり、映像信号
線２１からの映像信号４０がノードＮ１に送出される。
またこのときスイッチ素子６ａ，６ｂもＯＮになるが、
電流増幅用トランジスタ８ａ及び８ｂのゲート電極電位
が各々「Ｈ」及び「Ｌ」レベルであるから電流増幅用ト
ランジスタ８ａ及び８ｂもＯＮになっている。このた
め、保持容量素子９ａに蓄積されている電荷が、スイッ
チ素子６ａ、電流増幅用トランジスタ８ａ，８ｂ、スイ
ッチ素子６ｂを介して保持容量素子９ｂに流れ込み、放
電が行われる。この放電は、電流増幅用トランジスタ８
ａ，８ｂのゲート電極電位とソース電位との差がしきい
値電圧以下になるまで続く。従って最終的には電流増幅
用トランジスタ８ａのゲート電極電位は、映像信号４０
の電圧レベルにトランジスタ８ａのしきい値電圧を加え
た値になり、トランジスタ８ｂのゲート電極電位は映像
信号４０の電圧レベルにトランジスタ８ｂのしきい値電
圧を加えた値になる。
【００２２】このようにソースフォロアとなるトランジ
スタ８ａ，８ｂのゲート電極電位が映像信号電位としき
い値電圧との和になっている状態で、信号φ2jを「Ｈ」
レベルにする。すると、スイッチ素子４，７ａ，７ｂが
ＯＮし、ソースフォロア回路８ａ，８ｂにより信号線２
３ｊに映像信号電位が書き込まれる。この実施の形態に
おいては、ソースフォロア回路８ａ，８ｂがＣＭＯＳト
ランジスタから構成されているので、書き込みを行う前
の信号線２３ｊの電位によらず書き込みを行うことがで
きる。例えば、信号線２３ｊの電位がソースフォロア回
路８ａ，８ｂの出力、すなわち、ノードＮ１の電位より
も高い場合にはＮチャネルＭＯＳトランジスタ８ａがカ
ットオフしてＰチャネルＭＯＳトランジスタ８ｂによっ
て書き込みが行われ、逆に低い場合にはＰチャネルＭＯ
Ｓトランジスタ８ｂがカットオフしてＮチャネルＭＯＳ
トランジスタ８ａによって書き込みが行われる。なお、
ｉ番目の信号線への書き込み開始と同時にｉ＋１番目の
アナログバッファ回路２j+ 1 の信号φ1jがＯＮになるよ
うにアナログバッファ回路２1 ，…２n は制御される
（図３参照）。
スタ８ａ，８ｂのゲート電極電位が映像信号電位としき
い値電圧との和になっている状態で、信号φ2jを「Ｈ」
レベルにする。すると、スイッチ素子４，７ａ，７ｂが
ＯＮし、ソースフォロア回路８ａ，８ｂにより信号線２
３ｊに映像信号電位が書き込まれる。この実施の形態に
おいては、ソースフォロア回路８ａ，８ｂがＣＭＯＳト
ランジスタから構成されているので、書き込みを行う前
の信号線２３ｊの電位によらず書き込みを行うことがで
きる。例えば、信号線２３ｊの電位がソースフォロア回
路８ａ，８ｂの出力、すなわち、ノードＮ１の電位より
も高い場合にはＮチャネルＭＯＳトランジスタ８ａがカ
ットオフしてＰチャネルＭＯＳトランジスタ８ｂによっ
て書き込みが行われ、逆に低い場合にはＰチャネルＭＯ
Ｓトランジスタ８ｂがカットオフしてＮチャネルＭＯＳ
トランジスタ８ａによって書き込みが行われる。なお、
ｉ番目の信号線への書き込み開始と同時にｉ＋１番目の
アナログバッファ回路２j+ 1 の信号φ1jがＯＮになるよ
うにアナログバッファ回路２1 ，…２n は制御される
（図３参照）。
【００２３】上記実施の形態のアナログバッファ回路に
おいては、スイッチ素子５ａ，５ｂ及び容量素子９ａ，
９ｂは、ソースフォロア接続されるＭＯＳトランジスタ
８ａ，８ｂのゲート電極電位を駆動電圧、接地電位に充
電する手段として用いられ、スイッチ素子３，６ａ，６
ｂはＭＯＳトランジスタ８ａ，８ｂのゲート電極電位を
各々映像信号の電圧にしきい値電圧を加えた電圧まで放
電させる手段として用いられる。
おいては、スイッチ素子５ａ，５ｂ及び容量素子９ａ，
９ｂは、ソースフォロア接続されるＭＯＳトランジスタ
８ａ，８ｂのゲート電極電位を駆動電圧、接地電位に充
電する手段として用いられ、スイッチ素子３，６ａ，６
ｂはＭＯＳトランジスタ８ａ，８ｂのゲート電極電位を
各々映像信号の電圧にしきい値電圧を加えた電圧まで放
電させる手段として用いられる。
【００２４】本実施の形態の液晶表示装置のように、映
像信号線２１と信号線２３ｊ（ｊ＝１，…ｎ）との間に
アナログバッファ回路２ｊを設けた場合には、映像信号
の信号線２３ｊへの書き込み速度は、アナログバッファ
回路２ｊへの書き込み速度と、アナログバッファ回路２
ｊによる信号線２３ｊへの書き込み速度とで決まる。後
者についてはアナログバッファ回路２ｊ（ｊ＝１，…
ｎ）の出力が容易にホールドできることから、結局前
者、すなわちアナログバッファ回路２ｊへの書き込み速
度によって決まることになる。アナログバッファ回路２
ｊへの書き込み速度は、映像信号線２１の時定数とアナ
ログバッファ回路２ｊの時定数とで決まる。アナログバ
ッファ回路２ｊの時定数は、図８に示す従来の液晶表示
装置のスイッチ素子２２ｊ（ｊ＝１，…ｎ）と信号線２
３ｊによる時定数に比べて十分小さくできるので合計の
書き込み時定数を十分に小さくすることが可能となり、
映像信号線の分割を用いないでも所定のデータレートで
の書き込みを行うことができる。なお、本実施の形態で
はＣＭＯＳ構成のソースフォロア回路を用いているが、
ＮＭＯＳあるいはＰＭＯＳのみのソースフォロア回路で
も同様の動作を行うことができる。この場合、前述のよ
うにアナログバッファで書き込める電流の方向が制限さ
れる（例えばＮＭＯＳの場合はアナログバッファから信
号線の方向にのみ電流を流せる）ので、事前に信号線の
電位を一定電位にリセットしておく回路が別途必要とな
る。リセットのための回路としては信号線と一定電位の
配線との間にスイッチ素子を設けた回路を用いることが
できる。
像信号線２１と信号線２３ｊ（ｊ＝１，…ｎ）との間に
アナログバッファ回路２ｊを設けた場合には、映像信号
の信号線２３ｊへの書き込み速度は、アナログバッファ
回路２ｊへの書き込み速度と、アナログバッファ回路２
ｊによる信号線２３ｊへの書き込み速度とで決まる。後
者についてはアナログバッファ回路２ｊ（ｊ＝１，…
ｎ）の出力が容易にホールドできることから、結局前
者、すなわちアナログバッファ回路２ｊへの書き込み速
度によって決まることになる。アナログバッファ回路２
ｊへの書き込み速度は、映像信号線２１の時定数とアナ
ログバッファ回路２ｊの時定数とで決まる。アナログバ
ッファ回路２ｊの時定数は、図８に示す従来の液晶表示
装置のスイッチ素子２２ｊ（ｊ＝１，…ｎ）と信号線２
３ｊによる時定数に比べて十分小さくできるので合計の
書き込み時定数を十分に小さくすることが可能となり、
映像信号線の分割を用いないでも所定のデータレートで
の書き込みを行うことができる。なお、本実施の形態で
はＣＭＯＳ構成のソースフォロア回路を用いているが、
ＮＭＯＳあるいはＰＭＯＳのみのソースフォロア回路で
も同様の動作を行うことができる。この場合、前述のよ
うにアナログバッファで書き込める電流の方向が制限さ
れる（例えばＮＭＯＳの場合はアナログバッファから信
号線の方向にのみ電流を流せる）ので、事前に信号線の
電位を一定電位にリセットしておく回路が別途必要とな
る。リセットのための回路としては信号線と一定電位の
配線との間にスイッチ素子を設けた回路を用いることが
できる。
【００２５】代表的な例として１２．１インチＸＧＡパ
ネルについての本発明者らの設計結果を示す。図８に示
す従来の液晶表示装置については、入力部からの配線を
含めた映像信号線２１の配線抵抗Ｒ１が２ｋΩ、スイッ
チ素子２４ｊのＯＮ抵抗Ｒ２が２ｋΩ、信号線２３ｊの
配線容量Ｃ１が５０ｐＦ程度となり、時定数τ１は、 τ１＝（Ｒ１＋Ｒ２）×Ｃ１＝２００（ｎＳ） となる。このため、帯域Ｗ１は Ｗ１＝１／（２×π×τ１）〜０．８（ＭＨｚ） となる。
ネルについての本発明者らの設計結果を示す。図８に示
す従来の液晶表示装置については、入力部からの配線を
含めた映像信号線２１の配線抵抗Ｒ１が２ｋΩ、スイッ
チ素子２４ｊのＯＮ抵抗Ｒ２が２ｋΩ、信号線２３ｊの
配線容量Ｃ１が５０ｐＦ程度となり、時定数τ１は、 τ１＝（Ｒ１＋Ｒ２）×Ｃ１＝２００（ｎＳ） となる。このため、帯域Ｗ１は Ｗ１＝１／（２×π×τ１）〜０．８（ＭＨｚ） となる。
【００２６】これに対して、本実施の形態の液晶表示装
置に用いられるアナログバッファ回路２ｊの入力抵抗Ｒ
３はスイッチ素子３，６ａ及び電流増幅トランジスタ８
ａまたはスイッチ素子３，６ｂ及び電流増幅トランジス
タ８ｂの合成抵抗となり、入力容量Ｃ２は容量素子９ａ
または容量素子９ｂの容量によって決まる。このため、
入力抵抗Ｒ３は２ｋΩ、入力容量Ｃ２は１ｐＦ程度に抑
えることができるので、時定数τ２は τ２＝（Ｒ１＋Ｒ３）×Ｃ２＝４（ｎＳ） となり、帯域Ｗ１は Ｗ１＝１／（２×π×τ１）〜４０（ＭＨｚ） となる。
置に用いられるアナログバッファ回路２ｊの入力抵抗Ｒ
３はスイッチ素子３，６ａ及び電流増幅トランジスタ８
ａまたはスイッチ素子３，６ｂ及び電流増幅トランジス
タ８ｂの合成抵抗となり、入力容量Ｃ２は容量素子９ａ
または容量素子９ｂの容量によって決まる。このため、
入力抵抗Ｒ３は２ｋΩ、入力容量Ｃ２は１ｐＦ程度に抑
えることができるので、時定数τ２は τ２＝（Ｒ１＋Ｒ３）×Ｃ２＝４（ｎＳ） となり、帯域Ｗ１は Ｗ１＝１／（２×π×τ１）〜４０（ＭＨｚ） となる。
【００２７】ＸＧＡパネルのデータレートは約７０ＭＨ
ｚで映像信号帯域としては３５ＭＨｚが必要なので、従
来例による方式では３５／０．８〜４４で４４相以上必
要なのに対し、本実施の形態の場合には帯域３５ＭＨｚ
以上を確保することができ、所定のデータレートで映像
信号を書き込むことができる。
ｚで映像信号帯域としては３５ＭＨｚが必要なので、従
来例による方式では３５／０．８〜４４で４４相以上必
要なのに対し、本実施の形態の場合には帯域３５ＭＨｚ
以上を確保することができ、所定のデータレートで映像
信号を書き込むことができる。
【００２８】なお、本実施の形態においては、保持容量
素子９ａ，９ｂの電荷の保持期間は最大１水平走査時間
１Ｈ（図３参照）なので、ホールド電圧の変動の許容レ
ベルを０．０１Ｖ以下としても、保持容量素子９ａ，９
ｂの容量を例えば１ｐＦとすることによりスイッチ素子
３，４のリーク電流を１０-9Ａのレベルまで許容するこ
とができる。
素子９ａ，９ｂの電荷の保持期間は最大１水平走査時間
１Ｈ（図３参照）なので、ホールド電圧の変動の許容レ
ベルを０．０１Ｖ以下としても、保持容量素子９ａ，９
ｂの容量を例えば１ｐＦとすることによりスイッチ素子
３，４のリーク電流を１０-9Ａのレベルまで許容するこ
とができる。
【００２９】また、駆動回路一体型液晶表示装置の回路
素子としては、ポリシリコン等によるＭＯＳ構造の薄膜
トランジスタ（ＴＦＴ）が用いられるが、単結晶素子に
比べて活性層内での結晶性の分布が大きいため、トラン
ジスタ間の特性ばらつきも大きくなる。
素子としては、ポリシリコン等によるＭＯＳ構造の薄膜
トランジスタ（ＴＦＴ）が用いられるが、単結晶素子に
比べて活性層内での結晶性の分布が大きいため、トラン
ジスタ間の特性ばらつきも大きくなる。
【００３０】本発明者らの実験によると、レーザアニー
ル法で直径が５インチのガラス上に作成したＮチャネル
ポリシリコンＴＦＴについては、移動度が３０ｃｍ2 ／
Ｖｓから１００ｃｍ2 ／Ｖｓまで、しきい値電圧が２Ｖ
から６Ｖまでばらついていた。このような素子でアナロ
グバッファ回路を構成する時、移動度のばらつきについ
ては負帰還をかけることによりキャンセルすることがで
きるが、しきい値電圧のばらつきについてはオフセット
電圧として出力電圧に表れてしまう。
ル法で直径が５インチのガラス上に作成したＮチャネル
ポリシリコンＴＦＴについては、移動度が３０ｃｍ2 ／
Ｖｓから１００ｃｍ2 ／Ｖｓまで、しきい値電圧が２Ｖ
から６Ｖまでばらついていた。このような素子でアナロ
グバッファ回路を構成する時、移動度のばらつきについ
ては負帰還をかけることによりキャンセルすることがで
きるが、しきい値電圧のばらつきについてはオフセット
電圧として出力電圧に表れてしまう。
【００３１】一方、液晶表示素子の画素電極電圧につい
ては、階調レベルによって差があるものの０．０１Ｖか
ら０．１Ｖ程度の差があると透過光強度の差が判別でき
る。そのため液晶表示装置に用いるアナログバッファ回
路としては、オフセット電圧のばらつきを少なくとも
０．１Ｖ以下に抑える必要がある。
ては、階調レベルによって差があるものの０．０１Ｖか
ら０．１Ｖ程度の差があると透過光強度の差が判別でき
る。そのため液晶表示装置に用いるアナログバッファ回
路としては、オフセット電圧のばらつきを少なくとも
０．１Ｖ以下に抑える必要がある。
【００３２】本実施の形態の液晶表示装置に用いられる
アナログバッファ回路においては、ソースフォロア回路
のゲート電圧は予め出力したい電圧にしきい値電圧を足
した電圧をホールドしているので、実際の出力電圧とし
ては出力したい電圧がそのまま出力されることになる。
このため、しきい値電圧の補正をソースフォロアとして
用いる電流増幅用トランジスタ８ａ，８ｂ自体で行って
いることになり、個々のＴＦＴのしきい値電圧のばらつ
きを確実にキャンセルすることができる。このためポリ
シリコンからなるＴＦＴを用いて駆動回路を画素部と一
体形成してもオフセット電圧のばらつきを極力小さくす
ることができる。
アナログバッファ回路においては、ソースフォロア回路
のゲート電圧は予め出力したい電圧にしきい値電圧を足
した電圧をホールドしているので、実際の出力電圧とし
ては出力したい電圧がそのまま出力されることになる。
このため、しきい値電圧の補正をソースフォロアとして
用いる電流増幅用トランジスタ８ａ，８ｂ自体で行って
いることになり、個々のＴＦＴのしきい値電圧のばらつ
きを確実にキャンセルすることができる。このためポリ
シリコンからなるＴＦＴを用いて駆動回路を画素部と一
体形成してもオフセット電圧のばらつきを極力小さくす
ることができる。
【００３３】なお、上記実施の形態においては、映像信
号を１相で入力する場合の例を示したが、赤（Ｒ）、Ｇ
（緑）、Ｂ（青）の３色の信号を別々に入力する場合
や、１相では駆動周波数が早すぎて電磁誘導による電磁
波の放射が問題になる場合がある。このような場合に
は、外部回路や内蔵駆動回路の回路幅が問題ならない範
囲で相数を増やして用いれば良い。
号を１相で入力する場合の例を示したが、赤（Ｒ）、Ｇ
（緑）、Ｂ（青）の３色の信号を別々に入力する場合
や、１相では駆動周波数が早すぎて電磁誘導による電磁
波の放射が問題になる場合がある。このような場合に
は、外部回路や内蔵駆動回路の回路幅が問題ならない範
囲で相数を増やして用いれば良い。
【００３４】次に本発明によるアナログバッファ回路の
第２の実施の形態の構成を図４を参照して説明する。こ
の実施の形態のアナログバッファ回路は図１に示す第１
の実施の形態のアナログバッファ回路において、スイッ
チ素子４，７ａ，７ｂの代わりに、ＮチャネルＭＯＳト
ランジスタ１１ａ，１２ｂと、ＰチャネルＭＯＳトラン
ジスタ１１ｂ，１２ａとを設けたものである。トランジ
スタ１１ａのドレインは駆動電源に接続され、ゲートは
スイッチ素子５ａとスイッチ素子６ａとの接続ノードに
接続され、ソースはトランジスタ１２ａのソースに接続
されている。トランジスタ１２ａのゲートは信号φ2jバ
ーが印加され、ドレインは信号線２３ｊに接続されてい
る。
第２の実施の形態の構成を図４を参照して説明する。こ
の実施の形態のアナログバッファ回路は図１に示す第１
の実施の形態のアナログバッファ回路において、スイッ
チ素子４，７ａ，７ｂの代わりに、ＮチャネルＭＯＳト
ランジスタ１１ａ，１２ｂと、ＰチャネルＭＯＳトラン
ジスタ１１ｂ，１２ａとを設けたものである。トランジ
スタ１１ａのドレインは駆動電源に接続され、ゲートは
スイッチ素子５ａとスイッチ素子６ａとの接続ノードに
接続され、ソースはトランジスタ１２ａのソースに接続
されている。トランジスタ１２ａのゲートは信号φ2jバ
ーが印加され、ドレインは信号線２３ｊに接続されてい
る。
【００３５】また、トランジスタ１１ｂのドレインは接
地電源に接続され、ゲートはスイッチ素子５ｂとスイッ
チ素子６ｂとの接続ノードに接続され、ソースはトラン
ジスタ１２ｂのソースに接続されている。トランジスタ
１２ｂのゲートは信号φ2jが印加され、ドレインは信号
線２３ｊに接続されている。
地電源に接続され、ゲートはスイッチ素子５ｂとスイッ
チ素子６ｂとの接続ノードに接続され、ソースはトラン
ジスタ１２ｂのソースに接続されている。トランジスタ
１２ｂのゲートは信号φ2jが印加され、ドレインは信号
線２３ｊに接続されている。
【００３６】この実施の形態のアナログバッファ回路に
おいては、トランジスタ１１ａのゲート電極電位はスイ
ッチ素子５ａによって駆動電圧に充電され、スイッチ素
子６ａによって映像信号の電位にトランジスタ８ａのし
きい値電圧を加えた電圧まで放電される。またトランジ
スタ１１ｂのゲート電極電位はスイッチ素子５ｂによっ
て接地電圧に充電され、スイッチ素子６ｂによって映像
信号の電位トランジスタ８ｂのしきい値電圧を加えた電
圧まで放電される。
おいては、トランジスタ１１ａのゲート電極電位はスイ
ッチ素子５ａによって駆動電圧に充電され、スイッチ素
子６ａによって映像信号の電位にトランジスタ８ａのし
きい値電圧を加えた電圧まで放電される。またトランジ
スタ１１ｂのゲート電極電位はスイッチ素子５ｂによっ
て接地電圧に充電され、スイッチ素子６ｂによって映像
信号の電位トランジスタ８ｂのしきい値電圧を加えた電
圧まで放電される。
【００３７】そしてこの実施の形態のアナログバッファ
回路においては、ＮチャネルＭＯＳトランジスタ８ａと
１１ａは隣接して形成され、ＰチャネルＭＯＳトランジ
スタ８ｂと１１ｂは隣接して形成されるため、ＭＯＳト
ランジスタ８ａと１１ａのしきい値電圧はほぼ同一とな
るとともにＭＯＳトランジスタ８ｂと１１ｂのしきい値
電圧もほぼ同一となる。このため、ＭＯＳトランジスタ
１１ａ，１１ｂのゲート電極電位が映像信号の電位にし
きい値電圧を加えた値になっているときに、第１の実施
の形態の場合と同様に信号φ2jを「Ｈ」レベルにすると
トランジスタ１２ａ，１２ｂがＯＮし、信号線２３ｊに
映像信号電位が書き込まれることになる。
回路においては、ＮチャネルＭＯＳトランジスタ８ａと
１１ａは隣接して形成され、ＰチャネルＭＯＳトランジ
スタ８ｂと１１ｂは隣接して形成されるため、ＭＯＳト
ランジスタ８ａと１１ａのしきい値電圧はほぼ同一とな
るとともにＭＯＳトランジスタ８ｂと１１ｂのしきい値
電圧もほぼ同一となる。このため、ＭＯＳトランジスタ
１１ａ，１１ｂのゲート電極電位が映像信号の電位にし
きい値電圧を加えた値になっているときに、第１の実施
の形態の場合と同様に信号φ2jを「Ｈ」レベルにすると
トランジスタ１２ａ，１２ｂがＯＮし、信号線２３ｊに
映像信号電位が書き込まれることになる。
【００３８】したがって、この第２の実施の形態のアナ
ログバッファ回路においては、しきい値電圧のキャンセ
ルはトランジスタ１１ａ，１１ｂによって行われるた
め、ソースフォロア回路８ａ，８ｂとしきい値電圧キャ
ンセル回路１１ａ，１１ｂとが分離され、第１の実施の
形態のアナログバッファ回路に比べて電流駆動能力を大
きくすることができる。
ログバッファ回路においては、しきい値電圧のキャンセ
ルはトランジスタ１１ａ，１１ｂによって行われるた
め、ソースフォロア回路８ａ，８ｂとしきい値電圧キャ
ンセル回路１１ａ，１１ｂとが分離され、第１の実施の
形態のアナログバッファ回路に比べて電流駆動能力を大
きくすることができる。
【００３９】なお、この第２の実施の形態のアナログバ
ッファ回路は第１の実施の形態のアナログバッファ回路
と同様に図３に示すタイミングチャートに従って動作さ
せることができる。
ッファ回路は第１の実施の形態のアナログバッファ回路
と同様に図３に示すタイミングチャートに従って動作さ
せることができる。
【００４０】次に本発明による液晶表示装置の第２の実
施の形態の構成を図５に示す。この実施の形態の液晶表
示装置はデジタル映像信号４０Ａをデジタル信号線２１
Ａを介して受けるものであって、図２に示す第１の実施
の形態の液晶表示装置において、映像信号線２１を複数
のデジタル信号線２１Ａに置換えるとともにこのデジタ
ル映像信号線２１Ａとアナログバッファ回路２ｊ（ｊ＝
１，…ｎ）との間にＤ／Ａコンバータ回路１５ｊを設け
たものである。
施の形態の構成を図５に示す。この実施の形態の液晶表
示装置はデジタル映像信号４０Ａをデジタル信号線２１
Ａを介して受けるものであって、図２に示す第１の実施
の形態の液晶表示装置において、映像信号線２１を複数
のデジタル信号線２１Ａに置換えるとともにこのデジタ
ル映像信号線２１Ａとアナログバッファ回路２ｊ（ｊ＝
１，…ｎ）との間にＤ／Ａコンバータ回路１５ｊを設け
たものである。
【００４１】この第２の実施の形態の液晶表示装置にお
いて、複数の映像信号線２１Ａを介して入力されたデジ
タル映像信号は、信号線駆動回路２８によってタイミン
グを制御されたＤ／Ａコンバータ回路１５ｊ（ｊ＝１，
…ｎ）に入力され、アナログ信号に変換されて出力され
る。Ｄ／Ａコンバータ回路１５ｊ（ｊ＝１，…ｎ）から
出力されたアナログ映像信号は例えば図１または図４に
示すアナログバッファ回路２ｊに送られ、しきい値電圧
のばらつきがキャンセルされた映像信号に変えられて信
号線２３ｊに送出される。
いて、複数の映像信号線２１Ａを介して入力されたデジ
タル映像信号は、信号線駆動回路２８によってタイミン
グを制御されたＤ／Ａコンバータ回路１５ｊ（ｊ＝１，
…ｎ）に入力され、アナログ信号に変換されて出力され
る。Ｄ／Ａコンバータ回路１５ｊ（ｊ＝１，…ｎ）から
出力されたアナログ映像信号は例えば図１または図４に
示すアナログバッファ回路２ｊに送られ、しきい値電圧
のばらつきがキャンセルされた映像信号に変えられて信
号線２３ｊに送出される。
【００４２】Ｄ／Ａコンバータ回路１５ｊの構成として
は、容量方式、抵抗方式等、受動素子の組み合わせが利
用できる。この時、Ｄ／Ａコンバータ回路１５ｊの出力
は高インピーダンスとなり信号線２３ｊを充電するのが
難しいが、図１または図４に示すアナログバッファ回路
２ｊをＤ／Ａコンバータ回路１５ｊと信号線２３ｊの間
に挿入し、インピーダンス変換を行うことで十分な動作
速度を確保することができる。
は、容量方式、抵抗方式等、受動素子の組み合わせが利
用できる。この時、Ｄ／Ａコンバータ回路１５ｊの出力
は高インピーダンスとなり信号線２３ｊを充電するのが
難しいが、図１または図４に示すアナログバッファ回路
２ｊをＤ／Ａコンバータ回路１５ｊと信号線２３ｊの間
に挿入し、インピーダンス変換を行うことで十分な動作
速度を確保することができる。
【００４３】この実施の形態では、Ｄ／Ａコンバータ回
路１５ｊ（ｊ＝１，…ｎ）を１段ラッチ方式で構成して
いるが、２段ラッチ方式とすることで全ての信号線２３
ｊ，…２３ｎへの同時書き込みが可能になるので、信号
線２３ｊへの書き込み時間をさらに延ばすことができ
る。
路１５ｊ（ｊ＝１，…ｎ）を１段ラッチ方式で構成して
いるが、２段ラッチ方式とすることで全ての信号線２３
ｊ，…２３ｎへの同時書き込みが可能になるので、信号
線２３ｊへの書き込み時間をさらに延ばすことができ
る。
【００４４】第１及び第２の実施の形態の液晶表示装置
においては、しきい値電圧キャンセル回路としてアナロ
グ方式を用いているが、デジタル方式とすることもでき
る。しきい値電圧キャンセル回路をデジタル方式とした
場合を第３の実施の形態として次に説明する。
においては、しきい値電圧キャンセル回路としてアナロ
グ方式を用いているが、デジタル方式とすることもでき
る。しきい値電圧キャンセル回路をデジタル方式とした
場合を第３の実施の形態として次に説明する。
【００４５】本発明による液晶表示装置の第３の実施の
形態の構成を図６を参照して説明する。この実施の形態
の液晶表示装置は、図５に示す第２の実施の形態の液晶
表示装置において、Ｄ／Ａコンバータ回路１５ｊ（ｊ＝
１，…ｎ）及びアナログバッファ回路２ｊ（ｊ＝１，…
ｎ）の代わりに、図６に示すようにしきい値電圧補正回
路７２、加算回路７３、Ｄ／Ａコンバータ７４、及びア
ナログバッファ７５を各信号線２３ｊ（ｊ＝１，…ｎ）
毎に設けたものである。
形態の構成を図６を参照して説明する。この実施の形態
の液晶表示装置は、図５に示す第２の実施の形態の液晶
表示装置において、Ｄ／Ａコンバータ回路１５ｊ（ｊ＝
１，…ｎ）及びアナログバッファ回路２ｊ（ｊ＝１，…
ｎ）の代わりに、図６に示すようにしきい値電圧補正回
路７２、加算回路７３、Ｄ／Ａコンバータ７４、及びア
ナログバッファ７５を各信号線２３ｊ（ｊ＝１，…ｎ）
毎に設けたものである。
【００４６】デジタル映像信号４０Ａは、しきい値電圧
補正回路７２からの補正データと加算回路７３によって
加算されて、Ｄ／Ａコンバータ７４に入力される。Ｄ／
Ａコンバータ７３からのアナログ出力はアナログバッフ
ァ７５に入力されインピーダンス変換されて信号線２３
ｊに出力される。この時、しきい値電圧補正回路７２に
は各信号線２３ｊのアナログバッファ７５の出力段のＴ
ＦＴのしきい値電圧に対応した補正データを入れて置
き、このデータを加えた電圧がアナログバッファ７５の
入力になるので、第１及び第２の実施の形態のアナログ
方式の場合と同様に各信号線２３ｊのアナログバッファ
出力のばらつきをキャンセルすることができる。
補正回路７２からの補正データと加算回路７３によって
加算されて、Ｄ／Ａコンバータ７４に入力される。Ｄ／
Ａコンバータ７３からのアナログ出力はアナログバッフ
ァ７５に入力されインピーダンス変換されて信号線２３
ｊに出力される。この時、しきい値電圧補正回路７２に
は各信号線２３ｊのアナログバッファ７５の出力段のＴ
ＦＴのしきい値電圧に対応した補正データを入れて置
き、このデータを加えた電圧がアナログバッファ７５の
入力になるので、第１及び第２の実施の形態のアナログ
方式の場合と同様に各信号線２３ｊのアナログバッファ
出力のばらつきをキャンセルすることができる。
【００４７】なお、しきい値電圧補正回路７２はガラス
基板上に一体形成されたＲＯＭ回路から構成される。こ
のとき無補正時の各信号線に対応したアナログバッファ
７５の出力がアレイテスタを用いて測定され、この測定
結果に基づいた補正値がデータバス７０を介してしきい
値電圧補正回路７２に書き込まれる。ＲＯＭ回路として
は、電圧印加やレーザ光照射により特定の配線を熱的に
切断することによってデジタルデータを記録するヒュー
ズＲＯＭ回路を用いることができる。
基板上に一体形成されたＲＯＭ回路から構成される。こ
のとき無補正時の各信号線に対応したアナログバッファ
７５の出力がアレイテスタを用いて測定され、この測定
結果に基づいた補正値がデータバス７０を介してしきい
値電圧補正回路７２に書き込まれる。ＲＯＭ回路として
は、電圧印加やレーザ光照射により特定の配線を熱的に
切断することによってデジタルデータを記録するヒュー
ズＲＯＭ回路を用いることができる。
【００４８】なお第３の実施の形態の液晶表示装置にお
いては、アナログバッファ７５の時定数は第１及び第２
の実施の形態の場合と同様に図８に示す従来の液晶表示
装置のスイッチ素子２２ｊ（ｊ＝１，…ｎ）と信号線２
３ｊによる時定数に比べて小さくすることが可能となる
ので、合計の書き込み時定数を小さくすることができ
る。これにより映像信号の分割を用いないでも所定のデ
ータレートでの書き込みが可能となる。
いては、アナログバッファ７５の時定数は第１及び第２
の実施の形態の場合と同様に図８に示す従来の液晶表示
装置のスイッチ素子２２ｊ（ｊ＝１，…ｎ）と信号線２
３ｊによる時定数に比べて小さくすることが可能となる
ので、合計の書き込み時定数を小さくすることができ
る。これにより映像信号の分割を用いないでも所定のデ
ータレートでの書き込みが可能となる。
【００４９】なお、上記実施の形態は、信号線の駆動に
アナログバッファを用いた液晶表示装置の例を示してい
るが、アナログ信号を用いて階調表示を行う表示装置に
用いることができる。
アナログバッファを用いた液晶表示装置の例を示してい
るが、アナログ信号を用いて階調表示を行う表示装置に
用いることができる。
【００５０】次に本発明による液晶表示装置の製造工程
を図７を参照して説明する。 （ａ） まず透明絶縁基板５０上に、プラズマＣＶＤ法
により厚さ５０ｎｍのアモルファスシリコン薄膜５１を
堆積し、このアモルファスシリコン薄膜５１の全面をＸ
ｅＣｌエキシマレーザ装置でアニールすることで多結晶
化する。エキシマレーザ装置からのレーザ光５２は駆動
回路形成領域から画素部形成領域に向かう方向に（図７
（ａ）に示すＡの方向）に走査され、レーザ光が照射さ
れた領域（画素部形成領域を含む）は結晶化され多結晶
シリコン膜５３となる（図７（ａ）参照）。その際、レ
ーザ照射エネルギーを段階的に上げて複数回照射を行う
ことにより、アモルファスシリコン膜５１中の水素を効
果的に抜くことができ、結晶化時のアブレーションを防
ぐことができる。照射エネルギーは２００〜５００ｍＪ
／ｃｍ2 とした。 （ｂ） 次に多結晶シリコン膜５３をフォトリソグラフ
ィ法を用いてパターニングし、薄膜トランジスタの活性
層５４を形成する（図７（ｂ）参照）。 （ｃ） シリコン酸化膜からなるゲート絶縁膜５５をプ
ラズマＣＶＤ法で形成した後、モリブデン−タングステ
ン合金膜をスパッタ法で成膜し、パターニングすること
でゲート電極５６を形成する（図７（ｃ）参照）。この
パターニング時に、走査線も同時に形成する。なおゲー
ト絶縁膜５５としてはこのほかに窒化シリコン膜や常圧
ＣＶＤ法によるシリコン酸化膜を使うことができる。
を図７を参照して説明する。 （ａ） まず透明絶縁基板５０上に、プラズマＣＶＤ法
により厚さ５０ｎｍのアモルファスシリコン薄膜５１を
堆積し、このアモルファスシリコン薄膜５１の全面をＸ
ｅＣｌエキシマレーザ装置でアニールすることで多結晶
化する。エキシマレーザ装置からのレーザ光５２は駆動
回路形成領域から画素部形成領域に向かう方向に（図７
（ａ）に示すＡの方向）に走査され、レーザ光が照射さ
れた領域（画素部形成領域を含む）は結晶化され多結晶
シリコン膜５３となる（図７（ａ）参照）。その際、レ
ーザ照射エネルギーを段階的に上げて複数回照射を行う
ことにより、アモルファスシリコン膜５１中の水素を効
果的に抜くことができ、結晶化時のアブレーションを防
ぐことができる。照射エネルギーは２００〜５００ｍＪ
／ｃｍ2 とした。 （ｂ） 次に多結晶シリコン膜５３をフォトリソグラフ
ィ法を用いてパターニングし、薄膜トランジスタの活性
層５４を形成する（図７（ｂ）参照）。 （ｃ） シリコン酸化膜からなるゲート絶縁膜５５をプ
ラズマＣＶＤ法で形成した後、モリブデン−タングステ
ン合金膜をスパッタ法で成膜し、パターニングすること
でゲート電極５６を形成する（図７（ｃ）参照）。この
パターニング時に、走査線も同時に形成する。なおゲー
ト絶縁膜５５としてはこのほかに窒化シリコン膜や常圧
ＣＶＤ法によるシリコン酸化膜を使うことができる。
【００５１】ゲート電極５６を形成後に、ゲート電極５
６をマスクにイオンドーピング法で不純物を打ち込み薄
膜トランジスタのソース／ドレイン領域５４ａを形成す
る（図７（ｃ）参照）。不純物としてはＮチャネルトラ
ンジスタについてはリンを、Ｐチャネルトランジスタに
ついてはボロンを用いた。画素部のトランジスタについ
てはオフリーク電流を抑えるためにＬＤＤ（Lightly Do
ped Drain ）構造を用いるのが効果がある。この場合、
ソース／ドレイン部５４ａへの不純物注入後にゲート電
極を再パターニングし一定量だけ細くした後、再度低濃
度の不純物打ち込みを行う。 （ｄ） 次にゲート電極５６上にプラズマＣＶＤ法また
は常圧ＣＶＤ法でシリコン酸化膜による層間絶縁膜５７
を形成し、この層間絶縁膜５７上にＩＴＯ（Indlum Tin
Oxide）膜５８を形成し、パターニングすることで画素
電極５８を形成する（図７（ｄ）参照）。 （ｅ） 次に層間絶縁膜５７およびゲート絶縁膜５５に
コンタクトホール５９を形成後、スパッタ法でＡｌ膜を
形成し、パターニングすることでソース／ドレイン電極
６０が形成される。この時、信号線も同時に形成してい
る。
６をマスクにイオンドーピング法で不純物を打ち込み薄
膜トランジスタのソース／ドレイン領域５４ａを形成す
る（図７（ｃ）参照）。不純物としてはＮチャネルトラ
ンジスタについてはリンを、Ｐチャネルトランジスタに
ついてはボロンを用いた。画素部のトランジスタについ
てはオフリーク電流を抑えるためにＬＤＤ（Lightly Do
ped Drain ）構造を用いるのが効果がある。この場合、
ソース／ドレイン部５４ａへの不純物注入後にゲート電
極を再パターニングし一定量だけ細くした後、再度低濃
度の不純物打ち込みを行う。 （ｄ） 次にゲート電極５６上にプラズマＣＶＤ法また
は常圧ＣＶＤ法でシリコン酸化膜による層間絶縁膜５７
を形成し、この層間絶縁膜５７上にＩＴＯ（Indlum Tin
Oxide）膜５８を形成し、パターニングすることで画素
電極５８を形成する（図７（ｄ）参照）。 （ｅ） 次に層間絶縁膜５７およびゲート絶縁膜５５に
コンタクトホール５９を形成後、スパッタ法でＡｌ膜を
形成し、パターニングすることでソース／ドレイン電極
６０が形成される。この時、信号線も同時に形成してい
る。
【００５２】必要に応じてパッシベーション膜を成膜、
パターニングすることで第１の電極基板が完成する。な
お、アナログバッファ回路は第１の電極基板上の駆動回
路形成領域に形成される。
パターニングすることで第１の電極基板が完成する。な
お、アナログバッファ回路は第１の電極基板上の駆動回
路形成領域に形成される。
【００５３】第１の電極基板と、共通電極が形成された
第２の電極基板を対向させ、周囲をエポキシ樹脂による
シール材で囲み、内部に液晶を注入、封止することで液
晶表示装置となる。
第２の電極基板を対向させ、周囲をエポキシ樹脂による
シール材で囲み、内部に液晶を注入、封止することで液
晶表示装置となる。
【００５４】
【発明の効果】以上述べたように本発明によれば、映像
信号の信号線への書き込みを所定のデータレートで行う
ことができるので、駆動回路一体型の直視大型液晶表示
装置を得ることができる。
信号の信号線への書き込みを所定のデータレートで行う
ことができるので、駆動回路一体型の直視大型液晶表示
装置を得ることができる。
【図１】本発明によるアナログバッファ回路の第１の実
施の形態の構成を示す回路図。
施の形態の構成を示す回路図。
【図２】本発明による液晶表示装置の第１の実施の形態
の構成を示す構成図。
の構成を示す構成図。
【図３】図２に示す液晶表示装置の用いられる制御信号
の波形図。
の波形図。
【図４】本発明によるアナログバッファ回路の第２の実
施の形態の構成を示す回路図。
施の形態の構成を示す回路図。
【図５】本発明による液晶表示装置の第２の実施の形態
の構成を示す構成図。
の構成を示す構成図。
【図６】本発明による液晶表示装置の第３の実施の形態
にかかる駆動回路のブロック図。
にかかる駆動回路のブロック図。
【図７】本発明による液晶表示装置の一製造工程を示す
工程断面図。
工程断面図。
【図８】従来の液晶表示装置の構成を示す構成図。
２ｊ（ｊ＝１，…ｎ） アナログバッファ回路 ３ スイッチ素子 ４ スイッチ素子 ５ａ，５ｂ スイッチ素子 ６ａ，６ｂ スイッチ素子 ７ａ，７ｂ スイッチ素子 ８ａ，８ｂ 電流増幅トランジスタ ９ａ，９ｂ 保持容量 １１ａ，１１ｂ ＭＯＳトランジスタ １２ａ，１２ｂ ＭＯＳトランジスタ １５ｊ（ｊ＝１，…ｎ） Ｄ／Ａコンバータ回路 ２１ アナログ映像信号線 ２１Ａ デジタル映像信号線 ２２ｊ（ｊ＝１，…ｎ） スイッチ素子 ２３ｊ（ｊ＝１，…ｎ） 信号線 ２４ｊ（ｊ＝１，…ｎ） 配線容量 ２８ 信号線駆動回路 ３１ 走査線駆動回路 ３２ｉ（ｉ＝１，…ｍ） 走査線 ３５ スイッチ素子 ３６ 画素電極 ３７ 対向電極 ３８ 液晶セル ３９ 蓄積容量 ４０ アナログ映像信号 ４０Ａ デジタル映像信号 ５０ 透明絶縁基板 ５１ アモルファスシリコン膜 ５２ エキシマレーザ光 ５３ 多結晶シリコン膜 ５４ 活性層 ５４ａ ソース／ドレイン領域 ５５ ゲート絶縁膜 ５６ ゲート電極 ５７ 層間絶縁膜 ５８ ＩＴＯ膜 ５９ コンタクトホール ６０ ソース／ドレイン電極 ７０ データバス ７２ しきい値電圧補正回路 ７３ 加算回路 ７４ Ｄ／Ａコンバータ ７５ アナログバッファ
Claims (6)
- 【請求項１】ＭＯＳトランジスタを有するソースフォロ
ア回路と、 このソースフォロア回路のＭＯＳトランジスタのゲート
電極に、所定の電圧に前記ＭＯＳトランジスタのしきい
値電圧を加えた電圧を供給する電圧供給手段を備えてい
るしきい値電圧キャンセル回路と、 を備えていることを特徴とするアナログバッファ回路。 - 【請求項２】前記電圧供給手段は、前記ゲート電極の電
位を電源電圧に充電する充電手段と、前記ゲート電極の
電位を、前記所定の電圧に前記しきい値電圧を加えた電
圧まで放電させる放電手段とを備えていることを特徴と
する請求項１記載のアナログバッファ回路。 - 【請求項３】前記ソースフォロア回路はソースが共通に
接続された第１のＮチャネルＭＯＳトランジスタ及び第
１のＰチャネルＭＯＳトランジスタを有し、 前記充電手段は、 第１の制御信号に基づいて開閉し、一端が駆動電源に接
続され、他端が前記第１のＮチャネルＭＯＳトランジス
タのゲート電極に接続される第１のスイッチ素子と、 一端が前記第１のＮチャネルＭＯＳトランジスタのゲー
ト電極に接続され、他端が接地される第１の容量素子
と、 前記第１の制御信号に基づいて開閉し、一端が接地さ
れ、他端が前記第１のＰチャネルＭＯＳトランジスタの
ゲート電極に接続される第２のスイッチ素子と、 一端が前記第１のＰチャネルＭＯＳトランジスタのゲー
ト電極に接続され、他端が接地される第２の容量素子
と、を有し、 前記放電手段は、 第２の制御信号に基づいて開閉し、値が前記所定の電圧
となる入力信号を前記第１のＮチャネルＭＯＳトランジ
スタ及び第１のＰチャネルＭＯＳトランジスタのソース
に送出する第３のスイッチ素子と、 前記第２の制御信号に基づいて開閉し、一端が前記第１
のＮチャネルＭＯＳトランジスタのゲート電極に接続さ
れ、他端が前記第１のＮチャネルＭＯＳトランジスタの
ドレインに接続される第４のスイッチ素子と、 前記第２の制御信号に基づいて開閉し、一端が前記第１
のＰチャネルＭＯＳトランジスタのゲート電極に接続さ
れ、他端が前記第１のＰチャネルＭＯＳトランジスタの
ドレインに接続される第５のスイッチ素子と、 を有していることを特徴とする請求項２記載のアナログ
バッファ回路。 - 【請求項４】前記しきい値電圧キャンセル回路は、第３
の制御信号に基づいて開閉し、一端が前記駆動電源に接
続され、他端が前記第１のＮチャネルＭＯＳトランジス
タのドレインに接続される第６のスイッチ素子と、 前記第３の制御信号に基づいて開閉し、一端が接地さ
れ、他端が前記第１のＰチャネルＭＯＳトランジスタの
ドレインに接続される第７のスイッチ素子と、 前記第３の制御信号に基づいて開閉し、一端が前記第１
のＮチャネルＭＯＳトランジスタ及び第１のＰチャネル
ＭＯＳトランジスタのソースに接続される第８のスイッ
チ素子と、 を備えていることを特徴とする請求項３記載のアナログ
バッファ回路。 - 【請求項５】前記しきい値電圧キャンセル回路は、 ドレインが前記駆動電源に接続され、ゲートが前記第１
のＮチャネルＭＯＳトランジスタのゲート電極に接続さ
れ、しきい値電圧が前記第１のＮチャネルＭＯＳトラン
ジスタのしきい値電圧にほぼ等しい第２のＮチャネルＭ
ＯＳトランジスタと、 第３の制御信号に基づいて開閉し、一端が前記第２のＮ
チャネルＭＯＳトランジスタのソースに接続される第６
のスイッチ素子と、 ドレインが接地され、ゲートが前記第１のＰチャネルＭ
ＯＳトランジスタのゲート電極に接続され、しきい値電
圧が前記第１のＰチャネルＭＯＳトランジスタのしきい
値電圧にほぼ等しい第２のＰチャネルＭＯＳトランジス
タと、 前記第３の制御信号に基づいて開閉し、一端が前記第２
のＰチャネルＭＯＳトランジスタのソースに接続され、
他端が前記第６のスイッチ素子の他端に接続される第７
のスイッチ素子と、 を有し、 前記第６のスイッチ素子と前記第７のスイッチ素子の共
通接続点から出力信号が取り出されることを特徴とする
請求項４記載のアナログバッファ回路。 - 【請求項６】マトリクス状に配線された複数の信号線、
走査線、及びこの信号線と走査線との交差部にスイッチ
素子を介して形成される画素電極を有する第１の電極基
板と、前記画素電極と対向して形成される対向電極を有
する第２の電極基板と、前記第１の電極基板及び第２の
電極基板との間に挟持される液晶層とを有する液晶表示
装置において、 請求項１乃至５のいずれかに記載のアナログバッファ回
路を前記複数の信号線の各々に対応して前記第１の電極
基板上に形成し、前記アナログバッファ回路は映像信号
を受けて、出力を対応する前記信号線に送出することを
特徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3670796A JPH09230828A (ja) | 1996-02-23 | 1996-02-23 | アナログバッファ回路及び液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3670796A JPH09230828A (ja) | 1996-02-23 | 1996-02-23 | アナログバッファ回路及び液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09230828A true JPH09230828A (ja) | 1997-09-05 |
Family
ID=12477251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3670796A Pending JPH09230828A (ja) | 1996-02-23 | 1996-02-23 | アナログバッファ回路及び液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09230828A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001125545A (ja) * | 1999-10-27 | 2001-05-11 | Toshiba Corp | 負荷駆動回路および液晶表示装置 |
| JP2004118183A (ja) * | 2002-09-02 | 2004-04-15 | Semiconductor Energy Lab Co Ltd | 液晶表示装置および液晶表示装置の駆動方法 |
| KR100787698B1 (ko) * | 1999-06-09 | 2007-12-21 | 가부시키가이샤 히타치세이사쿠쇼 | 액정 표시 장치 |
| CN100412942C (zh) * | 2004-06-23 | 2008-08-20 | 株式会社日立显示器 | 显示装置 |
| US7663593B2 (en) | 2005-03-02 | 2010-02-16 | Sony Corporation | Level shift circuit and shift register and display device |
| US8105886B2 (en) | 2004-02-27 | 2012-01-31 | Kabushiki Kaisha Toshiba | Semiconductor electrically programmable fuse element with amorphous silicon layer after programming and method of programming the same |
| CN110634860A (zh) * | 2018-06-25 | 2019-12-31 | 株式会社索思未来 | 半导体装置 |
-
1996
- 1996-02-23 JP JP3670796A patent/JPH09230828A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100787698B1 (ko) * | 1999-06-09 | 2007-12-21 | 가부시키가이샤 히타치세이사쿠쇼 | 액정 표시 장치 |
| JP2001125545A (ja) * | 1999-10-27 | 2001-05-11 | Toshiba Corp | 負荷駆動回路および液晶表示装置 |
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| JP4637467B2 (ja) * | 2002-09-02 | 2011-02-23 | 株式会社半導体エネルギー研究所 | 液晶表示装置および液晶表示装置の駆動方法 |
| US8105886B2 (en) | 2004-02-27 | 2012-01-31 | Kabushiki Kaisha Toshiba | Semiconductor electrically programmable fuse element with amorphous silicon layer after programming and method of programming the same |
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| CN110634860A (zh) * | 2018-06-25 | 2019-12-31 | 株式会社索思未来 | 半导体装置 |
| CN110634860B (zh) * | 2018-06-25 | 2023-04-07 | 株式会社索思未来 | 半导体装置 |
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