JP2001125545A - 負荷駆動回路および液晶表示装置 - Google Patents
負荷駆動回路および液晶表示装置Info
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Abstract
の特性のばらつきの影響を受けないようにした負荷駆動
回路を提供する。 【解決手段】 本発明の負荷駆動回路は、スイッチSW
1〜SW4と、キャパシタC1と、論理回路13と、ア
ナログスイッチQ1とを備える。スイッチSW1、SW
2の一端は信号線Sに接続され、スイッチSW1の他端
はスイッチSW3の一端とキャパシタC1の一端に接続
され、スイッチSW3の他端には入力映像信号Vinが
供給される。キャパシタC1の他端は論理回路13の入
力端子に接続され、論理回路13の出力端子はアナログ
スイッチQ1のゲート端子に接続される。アナログスイ
ッチQ1のソース端子には第1の電圧VDDが印加さ
れ、そのドレイン端子にはスイッチSW2の他端が接続
される。スイッチSW4の一端には信号線Sが接続さ
れ、スイッチSW4の他端には第2の電圧VDが印加さ
れる。
Description
荷に供給する回路に関し、例えば、駆動回路一体型の液
晶表示装置の信号線駆動回路に関する。
マトリクス状に配設された画素アレイ部と、信号線およ
び走査線を駆動する駆動回路とを有する。従来は、画素
アレイ部と駆動回路とを別個の基板に形成していたた
め、液晶表示装置のコストダウンを図ることが困難で、
また、液晶表示装置の外形寸法に対する実画面サイズの
比率を高めることも難しかった。
ポリシリコンを材料としてTFT(Thin Film Transist
or)を形成する製造技術が進歩してきたため、この技術
を利用することにより、画素アレイ部と駆動回路とを同
一基板上に形成することも可能になった。
のポリシリコンTFTを形成することは現状では困難で
あり、しきい値電圧や移動度などがばらついてしまう。
したがって、仮に画素アレイ部と駆動回路を同一基板上
に形成したとしても、TFTの特性のばらつきにより輝
度むら等の表示品質の低下が起きるおそれがあり、ま
た、消費電力も増えてしまう。
ものであり、その目的は、駆動負荷に供給される電圧
が、トランジスタの特性のばらつきの影響により変動し
ないようにした負荷駆動回路を提供することにある。
め、本発明に係る負荷駆動回路は、所定の電圧振幅の入
力信号が入力され、この入力信号の電圧を負荷が接続さ
れている信号線に供給する負荷駆動回路であって、前記
信号線に第1電圧を供給するための第1電圧供給回路
と、前記第1電圧供給回路から前記信号線への電圧の供
給をオン/オフする第1スイッチと、入力電圧が所定の
しきい値電圧になると出力論理が反転して、前記第1ス
イッチのオン/オフを制御する論理回路と、前記論理回
路の前記しきい値電圧と前記入力信号の電圧との差分電
圧を保持する差分電圧保持回路と、前記差分電圧保持回
路が保持すべき前記差分電圧を前記差分電圧保持回路に
設定する際に、前記差分電圧保持回路の一端を前記論理
回路のしきい値電圧に設定するしきい値電圧設定回路
と、前記差分電圧保持回路が保持すべき前記差分電圧を
前記差分電圧保持回路に設定する際に、前記差分電圧保
持回路の他端を前記入力信号の電圧に維持する入力電圧
維持回路と、を備えることを特徴とする。
線および走査線が縦横に形成され、これら各線の交点付
近に列設された画素電極を有するた画素アレイ部と、走
査線の駆動を行う走査線駆動回路と、信号線の駆動を行
う信号線駆動回路と、を同一基板上に形成した液晶表示
装置において、前記信号線駆動回路は、信号線に供給す
る信号電圧の極性を切り換える極性切換回路と、上記第
1の負荷駆動回路と、上記第2の負荷駆動回路と、を備
え、前記第1および第2の負荷駆動回路は、前記入力信
号に基づいて、互いに異なる電圧レベルの信号電圧を出
力し、前記極性切換回路は、前記第1および第2の負荷
駆動回路の出力のうちいずれか一方を所定のタイミング
で交互に選択して信号線に供給する、ことを特徴とす
る。
について、図面を参照しながら具体的に説明する。以下
では、本発明に係る負荷駆動回路を、液晶表示装置の信
号線駆動回路に適用した例を説明する。
係る負荷駆動回路は、入力映像信号の電圧と論理回路の
しきい値電圧との差分電圧をキャパシタに保持し、入力
映像信号を供給する信号線の電圧を制御するトランジス
タのオン/オフを論理回路で行うことにより、論理回路
の論理出力が反転するしきい値電圧のばらつきをキャパ
シタで吸収しようとしたものである。より詳しくを以下
に説明する。
動回路の主要部の構成を示す回路図であり、図2は負荷
駆動回路全体の構成を示す概略ブロック図であり、図3
は図2に示す負荷駆動回路を信号線駆動回路として用い
た液晶表示装置の概略ブロック図であり、図4は正極性
用の負荷駆動回路と正極性用の負荷駆動回路の動作区分
を説明する図である。
Snおよび走査線G1〜Gnが縦横に形成されこれらの
交点付近に画素表示用のTFT1が列設された画素アレ
イ部2と、各信号線S1〜Snを駆動する信号線駆動回
路3と、各走査線G1〜Gnを駆動する走査線駆動回路
4とを備える。
一基板上に形成され、信号線駆動回路3や走査線駆動回
路4を構成するトランジスタは、画素表示用のTFT1
と同じ製造プロセスで形成される。
回路を用いて構成される。図2の負荷駆動回路は、信号
線のそれぞれに対応して設けられる正極性の負荷駆動回
路11aと、負極性用の負荷駆動回路11bと、これら
負荷駆動回路11a、11b内の各種スイッチを切換制
御するスイッチ切換制御回路12とを有する。
負極性用の負荷駆動回路11bの機能区分を説明する図
である。この図4に示すように、本実施形態において
は、入力映像信号Vinは0V〜10V間の信号であ
り、これを入力映像信号Vinが0V〜5Vと5V〜1
0の2つの場合に分けて、正極性用の負荷駆動回路11
aと負極性用の負荷駆動回路11bとを駆動させる。
は、信号線Sを予め5Vに設定しておき、入力映像信号
Vinが0V〜5Vの場合に信号線Sの電圧を入力映像
信号Vinの電圧まで下げるように動作するバッファ回
路である。正極性の負荷駆動回路11aは、信号線Sを
予め5Vに設定しておき、入力映像信号Vinが5V〜
10Vの場合に信号線Sの電圧を入力映像信号Vinの
電圧まで上げるように動作するバッファ回路である。こ
れら負荷駆動回路11a、11bのどちらを駆動させる
かは、スイッチ切換制御回路12により制御される。
定する電圧を、0〜10Vの電圧振幅を有する入力映像
信号Vinの中間電圧である5Vに設定したが、この中
間電圧以外の電圧に設定するようにしてもよい。
路図である。負荷駆動回路11aのそれぞれは、図1に
示すように、スイッチSW1〜SW4と、PMOSトラ
ンジスタからなるトランジスタQ1と、インバータを2
段縦続接続した論理回路13と、キャパシタC1とを有
する。負荷駆動回路11a、11bにより駆動される信
号線Sには、図3に示すように、画素表示用のTFT、
液晶容量および補助容量等が接続されており、図1では
簡略化のため、信号線Sの負荷を等価的に抵抗Rとキャ
パシタC2とで表している。
に接続され、スイッチSW1の他端はスイッチSW3の
一端とキャパシタC1の一端に接続され、スイッチSW
3の他端には入力映像信号Vinが供給される。キャパ
シタC1の他端は論理回路13の入力端子に接続され、
論理回路13の出力端子はトランジスタQ1のゲート端
子に接続される。トランジスタQ1のソース端子には第
1の電圧VDD(例えば、10V)が印加され、そのド
レイン端子にはスイッチSW2の他端が接続される。ス
イッチSW4の一端には信号線Sが接続され、スイッチ
SW4の他端には第2の電圧VD(例えば、5V)が印
加される。スイッチSW1〜SW4は、図2に示したス
イッチ切換制御回路12により切換制御される。
1との接続点をa、キャパシタC1と論理回路13との
接続点をb、論理回路13とトランジスタQ1との接続
点をc、スイッチSW1、SW2の接続点をdとしてい
る。
る差分電圧保持回路を構成し、第1の電圧VDDが本実
施形態における第1電圧供給回路を構成する。
のタイミング図であり、以下、このタイミング図を用い
て図1の回路の動作を説明する。まず、時刻T1〜T2
の期間内に、スイッチ切換制御回路12は、スイッチS
W1〜SW3をオフにしてスイッチSW4をオンする。
これにより、信号線Sの電圧(図1のd点)は、第2の
電圧VDと同じ電圧(例えば5V)になる。
チ切換制御回路12は、スイッチSW3のみをオンす
る。これにより、図1のa点の電圧は入力映像信号Vi
nの電圧に等しくなる。図5では、入力映像信号Vin
の電圧が7.5Vである例を示している。但し、スイッ
チSW1がオフであるので、信号線S(図1のd点)の
電圧は5Vを維持する。
るしきい値電圧を5.5Vであると仮定すると、何らか
の手段により、論理回路13の入力端子(図1のb点)
の電圧を、この論理回路13のしきい値電圧に設定す
る。この図1のb点を論理回路13のしきい値電圧に設
定する手法は、後述する他の実施形態で説明する。この
論理回路13の入力端子をしきい値電圧に設定すると、
論理回路13の出力端子(図1のc点)の電圧は、理論
上は0Vと10Vの中間電圧である5V前後になる。し
かし、現実的には図1のb点の電圧は、しきい値電圧で
ある5.5Vよりも僅かに高かったり低かったりするの
で、その場合は論理回路13の出力端子(図1のc点)
の電圧は、それぞれ、10Vになったり、0Vになった
りする。図5では、10Vになる例を示している。
ッチSW1とスイッチSW2がオフになっているので、
論理回路13の出力電圧が何Vであっても、後述する時
刻T3以降の信号線Sへの入力映像信号Vinの出力に
対して、影響を与えることはない。
で、図1のa点の電圧は入力映像信号Vinの電圧であ
る7.5Vになっている。このため、キャパシタC1に
は、入力映像信号Vinの電圧(7.5V)と論理回路
13のしきい値電圧(5.5V)の差分電圧(2V)が
保持される。
回路12は、スイッチSW1、SW2をオンして、スイ
ッチSW3、SW4をオフする。時刻T3の時点では、
図1のa点は7.5Vであるのに対し、d点は5Vであ
るため、スイッチSW1がオンすると、a点の電圧がd
点に引きづられて低下する。キャパシタC1は上述した
差分電圧(2V)を維持しているので、このキャパシタ
C1の他端側である図1のb点の電圧もa点の電圧に追
随して低下し、論理回路13の出力が反転してローレベ
ル(例えば、0V)になる。これにより、トランジスタ
Q1がオンし、第1の電圧VDDがトランジスタQ1と
スイッチSW2を介して信号線Sに供給され、信号線S
(図1のd点)の電圧が徐々に上昇する。
て図1のa点、b点の電圧も上昇する。やがて、時刻T
4になると、信号線Sの電圧が入力映像信号Vinの電
圧である7.5Vに等しくなり、図1のa点の電圧も
7.5Vに等しくなる。キャパシタC1は上述した差分
電圧(2V)を保持しているので、図1のb点の電圧は
しきい値電圧である5.5Vになる。このため、論理回
路13の出力が再び反転してハイレベル(例えば、10
V)になる。これにより、トランジスタQ1がオフす
る。
上の容量C2は徐々に放電したり、信号線S内にて電荷
が再配分したりすることにより、図1のd点の電圧は下
がるが、論理回路13の入力端子(図1のb点)の電圧
が論理回路13のしきい値電圧を下回った時点で再びト
ランジスタQ1がオンして、図1のd点の電圧は再び上
昇する。このような動作をキャパシタC1に上述した差
分電圧(2V)を保持した状態で繰り返すことにより、
信号線S(図1のd点)の電圧は入力映像信号Vinの
電圧である7.5Vに保持される。
細構成を示す回路図である。図6に示すように、負荷駆
動回路11bは、トランジスタQ1がn型である点と、
トランジスタQ1のソース電極が接地されている点とが
図1の負荷駆動回路11aと異なり、その他の構成は同
じである。
すキャパシタC1に差分電圧を保持した状態で、スイッ
チSW1、SW2と、論理回路13と、トランジスタQ
1とで帰還ループを構成するようにしたので、信号線S
の電圧が入力映像信号Vinの電圧よりも低くなれば、
トランジスタQ1をオンして信号線Sの電圧を引き上げ
る制御を行い、信号線Sの電圧が入力映像信号Vinの
電圧と略等しくなった時点で、トランジスタQ1をオフ
する。これにより、信号線Sの電圧は入力映像信号Vi
nの電圧と略等しい電圧に設定される。
3のしきい値電圧と入力映像信号Vinの電圧の差分電
圧をキャパシタC1に保持させた後に、信号線Sに入力
映像信号Vinを供給するため、論理回路13を構成す
るトランジスタのしきい値電圧にばらつきがあっても、
信号線Sの電圧はその影響を受けなくなる。
は、トランジスタを組み合わせて構成されるため、トラ
ンジスタのしきい値や移動度のばらつきにより、論理回
路13の出力レベルが変化して回路が正常動作しなくな
るおそれがある。そこで、以下に示す第2実施形態は、
キャパシタC1に論理回路13のしきい値電圧と入力映
像信号Vinの電圧との差分電圧を設定する際に、点b
を論理回路13のしきい値電圧に設定するしきい値電圧
設定回路を具体的に明らかにして、論理回路13の特性
のばらつきを相殺することを特徴とする。
図であり、第1実施形態と同様に、液晶表示装置の信号
線駆動回路3として用いられるものである。図7の負荷
駆動回路は、図1と同様に、スイッチSW1〜SW4
と、PMOSトランジスタからなるトランジスタQ1
と、インバータを2段縦続接続した論理回路13と、キ
ャパシタC1とを有する。この他、図7の負荷駆動回路
は、キャパシタC3とスイッチSW5〜SW7とPMO
SトランジスタQ2、Q3とを有する。
SW1、SW3の各一端は互いに接続される。キャパシ
タC1の他端には、論理回路13の入力端子とスイッチ
SW5の一端が接続され、スイッチSW5の他端は第3
の電圧(例えば、0V)に設定される。キャパシタC3
の他端にはスイッチSW6の一端が接続され、スイッチ
SW6の他端には第4の電圧(例えば、10V)が印加
される。
7の一端とトランジスタQ1のゲート端子が接続され、
スイッチSW7の他端にはトランジスタQ2、Q3の各
ゲート端子が接続される。トランジスタQ2のソース/
ドレイン電極のうち一方はキャパシタC1とスイッチS
W5との間に接続され、他方はキャンセル端子CNに接
続される。トランジスタQ3のソース/ドレイン電極の
うち一方はキャパシタC3とスイッチSW6との間に接
続され、他方は反転キャンセル端子CNRに接続され
る。キャンセル端子CNには、あるサイクルで0Vから
10Vに直線的に変化するキャンセル電圧が印加され
る。反転キャンセル端子CNRには、あるサイクルで1
0Vから0Vに直線的に変化する反転キャンセル電圧が
印加される。
パシタC1、C3との接続点をa、キャパシタC1と論
理回路13との接続点をb、論理回路13とトランジス
タQ1との接続点をc、スイッチSW1、SW2の接続
点をd、キャパシタC3とスイッチSW6との接続点を
eとしている。
る差分電圧保持回路を構成し、第1の電圧VDDが本実
施形態における第1電圧供給回路を構成し、スイッチS
W5〜SW7とトランジスタQ2、Q3とキャパシタC
3とが本実施形態におけるしきい値電圧設定回路を構成
する。
ミング図であり、以下、このタイミング図を用いて図7
の回路の動作を説明する。
イッチ切換制御回路12は、スイッチSW4のみをオン
する。これにより、信号線Sの電圧は第2の電圧VDと
同じ電圧(例えば5V)になる。
イッチ切換制御回路12は、スイッチSW1、SW2、
SW4、SW7をオフして、スイッチSW3、SW5、
SW6をオンする。これにより、図7のa点の電圧は入
力映像信号Vinの電圧になる。図8では、入力映像信
号Vinの電圧が7.5Vである例を示している。スイ
ッチSW1がオフであるため、信号線(図7のd点)の
電圧は5Vに維持される。また、スイッチSW5、SW
6がオンであるため、キャパシタC1とスイッチSW5
との接続点(図7のb点)は0Vに、キャパシタC3と
スイッチSW6との接続点(図7のe点)は10Vにな
る。スイッチSW7がオフであるので、トランジスタQ
2、Q3がいずれもオフである。
イッチ切換制御回路12は、スイッチSW7のみをオン
する。また、時刻T13〜時刻T15の期間では、キャ
ンセル端子CNは0Vから10Vに直線的に変化し、反
転キャンセル端子CNRは10Vから0Vに直線的に変
化する。なお、CN端子とCNR端子の電圧設定は、ス
イッチ切換制御回路12か、あるいは他の回路ブロック
で行われる。
はローレベルであるため、トランジスタQ2、Q3はと
もにオンし、キャパシタC1とスイッチSW5の接続点
(図7のb点)の電圧は徐々に上昇し、キャパシタC3
とスイッチSW6の接続点(図7のe点)の電圧は徐々
に低下する。
論理回路13のしきい値電圧(例えば、5.5V)を越
え、論理回路13の出力はハイレベル(約10V)にな
り、トランジスタQ1とトランジスタQ2、Q3はとも
にオフする。このため、時刻T14〜T15の期間内
は、図7のb点の電圧は論理回路13のしきい値電圧
(例えば、5.5V)になり、図7のe点の電圧は所定
電圧(例えば、4.5V)になる。
回路13のしきい値電圧よりも高くなった時点で、トラ
ンジスタQ2、Q3がオフするので、論理回路13の入
力端子(図7のb点)の電圧が、論理回路13のしきい
値電圧に等しくなるように設定される。この際、図7の
点aは、入力映像信号Vinの電圧である7.5Vに設
定されているので、キャパシタC1には、入力信号Vi
nの電圧(7.5V)と論理回路13のしきい値電圧
(5.5V)との差分電圧(2V)が保持される。
制御回路12は、スイッチSW1、SW2をオンし、ス
イッチSW3〜SW7をオフする。時刻T15の時点で
は、信号線Sの電圧は5Vで、図7のa点の電圧は7.
5Vであるため、信号線Sの電圧の影響を受けて図7の
a点の電圧が低下する。キャパシタC1は上述した差分
電圧(2V)を保持しているので、図7のa点の電圧低
下に追随して、論理回路13の入力端子(図7のb点)
の電圧も低下する。この図7の点bの電圧が、やがて、
論理回路13のしきい値電圧以下になり、論理回路13
の出力はローレベル(約0V)になる。よって、トラン
ジスタQ1がオンし、信号線S(図7のd点)の電圧が
上昇し、それに応じて、図7のa点、b点およびe点の
電圧も上昇する。これら一連の動作の間も、キャパシタ
C1は差分電圧(2V)を保持している。
a点の電圧が入力映像信号Vinの電圧と等しい7.5
Vになる。この時、キャパシタC1は差分電圧(2V)
を保持しているので、論理回路13の入力端子(図7の
b点)の電圧はしきい値電圧である5.5Vになる。こ
のため、論理回路13の出力端子はハイレベル(約10
V)になる。これにより、トランジスタQ1がオフして
信号線S(図7のd点)の電圧は容量C2の放電により
徐々に低下するが、ある程度まで低下すると、再びトラ
ンジスタQ1がオンして信号線Sの電圧は再び上昇す
る。
(2V)を保持した状態で、上述したような動作を繰り
返すことにより、信号線S(図7のd点)は入力映像信
号Vinの電圧(約7.5V)に保持される。
1bの回路図を示す。この負極性用の負荷駆動回路11
bは、信号線Sを0V〜5Vの範囲で駆動するバッファ
回路であり、このため、トランジスタQ1はN型MOS
トランジスタで、そのソース端子はグランドに接続され
ており、トランジスタQ2、Q3もN型MOSトランジ
スタに置き換えられている。また、スイッチSW5は1
0Vの電圧端子に接続されており、スイッチSW6は0
Vの電圧端子に接続されている。トランジスタQ2のソ
ース端子は反転キャンセル端子CNRに接続されてお
り、トランジスタQ3のドレイン端子はキャンセル端子
CNに接続されている。これ以外の点については、上述
した正極性用の負荷駆動回路11aと同様の構成、動作
であるので、ここではその詳しい説明は省略する。
向に充放電を行う2個のキャパシタC1、C3を設け、
論理回路13の入力端子(図7の点b)がしきい値電に
なった時点でトランジスタQ2、Q3をオフするように
したので、図7の点bを論理回路13のしきい値電圧に
設定することができる。このため、論理回路13のしき
い値電圧がばらついても、これらキャパシタC1に論理
回路13のしきい値電圧と入力映像信号Vinの電圧と
の差分電圧を保持させることができる。
は、信号線Sの電圧が入力映像信号Vinの電圧よりも
高くなると、トランジスタQ1をオフして信号線Sの電
圧を引き下げ、信号線Sの電圧が入力映像信号Vinの
電圧よりも低くなると、トランジスタQ1をオンして信
号線Sの電圧を引き上げるような制御を行うようにする
ことができ、信号線Sの電圧を入力映像信号Vinの電
圧に略等しく設定することができる。
2、Q3をトランスファーゲートTGで構成することも
可能である。図10は、トランジスタQ2、Q3をトラ
ンスファーゲートTGに置き換えた正極性用の負荷駆動
回路11aの回路図であり、図11は、トランジスタQ
2、Q3をトランスファーゲートTGに置き換えた負極
性用の負荷駆動回路11bの回路図である。これら図1
0及び図11に示すように、トランスファーゲートTG
をP型のMOSトランジスタQ31とN型のMOSトラ
ンジスタQ32とで構成し、P型のMOSトランジスタ
Q31のゲート端子をインバータIVを介してスイッチ
SW7に接続するようにしてもよい。
施形態(図7)の回路を簡略化したものである。
路図であり、第1および第2実施形態と同様に、例えば
図3に示す液晶表示装置の信号線駆動回路3として用い
られるものである。
タQ2、Q3の代わりに、トランジスタQ4を設けたこ
とを特徴とする。トランジスタQ4のソース/ドレイン
電極のうち一方はキャパシタC1とスイッチSW5との
間に接続され、他方はキャパシタC3とスイッチSW6
との間に接続される。また、トランジスタQ4のゲート
端子はスイッチSW7の一端に接続される。
ャパシタC1、C3との接続点をa、キャパシタC1と
論理回路13との接続点をb、論理回路13とトランジ
スタQ1との接続点をc、スイッチSW1、SW2の接
続点をd、キャパシタC3とスイッチSW6との接続点
をeとしている。
る差分電圧保持回路を構成し、第1の電圧VDDが本実
施形態における第1電圧供給回路を構成し、スイッチS
W5〜SW7とトランジスタQ4とキャパシタC3とが
本実施形態におけるしきい値電圧設定回路を構成する。
タイミング図であり、以下、このタイミング図を用いて
図12の回路の動作を説明する。
イッチ切換制御回路12はスイッチSW4のみをオンす
る。これにより、信号線Sの電圧は第2の電圧VDと同
じ電圧(例えば5V)になる。
ッチ切換制御回路12はスイッチSW1、SW2、SW
4、SW7をオフして、スイッチSW3、SW5、SW
6をオンする。これにより、図12のa点の電圧は入力
映像信号Vinの電圧(例えば、7.5V)になる。こ
の期間内は、スイッチSW1がオフであるため、信号線
S(図12のd点)の電圧は5Vを維持する。また、ス
イッチSW5、SW6がオンであるため、図12のb点
は0Vに、e点は10Vになる。スイッチ7がオフであ
るので、トランジスタQ4はオフ状態になる。
イッチ切換制御回路13はスイッチSW7のみをオンす
る。このとき、トランジスタQ4はオン状態であるた
め、図12のb点とe点が短絡し、両電圧は一致する方
向に変化する。具体的には、b点の電圧は0Vから徐々
に上昇し、e点の電圧は10Vから徐々に低下する。
端子(図12のb点)の電圧が論理回路13のしきい値
電圧を越え、論理回路13の出力電圧がハイレベル(例
えば、10V)に変化する。これにより、トランジスタ
Q4がオフし、b点の電圧はそれ以上には上昇しなくな
る。これにより、論理回路13の入力端子(図12のb
点)の電圧は論理回路13のしきい値電圧に略等しくな
る。この際、図12のa点は入力映像信号Vinの電圧
である7.5Vに維持されているので、キャパシタC1
には、入力電圧(7.5V)と論理回路13のしきい値
電圧(5.5V)その差分電圧(2V)が保持される。
制御回路12はスイッチSW1、SW2をオンし、スイ
ッチSW3〜SW7をオフする。これにより、図12の
点d、点aの電圧が下降し、キャパシタC1は差分電圧
(2V)を保持しているので、b点の電圧も追随して降
下する。このため、論理回路13の出力がローレベル
(例えば、0V)になってトランジスタQ1がオンし、
信号線Sの電圧は徐々に上昇する。その後、信号線Sの
電圧の上昇に追随してb点の電圧も上昇するので、時刻
T26になると、b点の電圧が論理回路13のしきい値
電圧を越えて論理回路13の出力が反転してハイレベル
(例えば、10V)になる。これにより、トランジスタ
Q1がオフして信号線Sの電圧はそれ以上には上昇しな
くなる。
タC1、C3の各一端をトランジスタQ4のソース/ド
レイン電極にそれぞれ接続し、トランジスタQ4のゲー
ト電極を論理回路13の出力電圧に応じて制御するよう
にしたため、図12のb点の電圧とe点の電圧を相反的
に制御でき、第2実施形態と同様に、論理回路13の入
力端子(図12のb点)の電圧を論理回路13のしきい
値電圧に略等しく設定することができる。このため、上
述した第2実施形態よりも簡単な回路構成で、キャパシ
タC1に論理回路13のしきい値電圧と入力映像信号V
inの電圧との差分電圧を保持させることができる。
詳細構成を示す回路図である。図14に示すように、負
荷駆動回路11bは、トランジスタQ1、Q4がn型M
OSトランジスタである点と、トランジスタQ1のソー
ス電極が接地されている点とが図12の負荷駆動回路1
1aと異なり、その他の構成は同じである。
4をトランスファーゲートTGで構成することも可能で
ある。図15は、トランジスタQ4をトランスファーゲ
ートTGに置き換えた正極性用の負荷駆動回路11aの
回路図であり、図16は、トランジスタQ4をトランス
ファーゲートTGに置き換えた負極性用の負荷駆動回路
11bの回路図である。これら図15及び図16に示す
ように、トランスファーゲートTGをP型のMOSトラ
ンジスタQ41とN型のMOSトランジスタQ42とで
構成し、一方をインバータIVを介してスイッチSW7
に接続するようにしてもよい。
駆動回路は、キャパシタに入力映像信号の電圧と論理回
路のしきい値電圧の差分電圧を保持させる際に、キャパ
シタにおける入力映像信号側の端子に別のキャパシタを
接続し、この端子を入力映像信号の電圧に安定的に保持
することができるようにしたものである。より詳しくを
以下に説明する。
回路図である。負荷駆動回路11aのそれぞれは、図1
7に示すように、スイッチSW1〜SW7と、アナログ
スイッチとしてのP型MOSトランジスタQ1〜Q3
と、インバータを2段縦続接続した論理回路13と、キ
ャパシタC1〜C4とを有する。スイッチSW1〜SW
7は、図2に示したスイッチ切換制御回路12により切
換制御される。
に接続され、スイッチSW1の他端はスイッチSW3の
一端とキャパシタC1、C3、C4の一端に接続され
る。スイッチSW3の他端には入力映像信号Vinが供
給される。
入力端子とスイッチSW5の一端とトランジスタQ2の
ドレイン端子に接続される。論理回路13の出力端子は
トランジスタQ1のゲート端子とスイッチSW7の一端
に接続される。トランジスタQ1のソース端子には第1
の電圧VDD(例えば、10V)が印加され、そのドレ
イン端子にはスイッチSW2の他端が接続される。スイ
ッチSW4の一端には信号線Sが接続され、スイッチS
W4の他端には第2の電圧VD(例えば、5V)が印加
される。
セル端子CNに接続される。このキャンセル端子CNに
は、あるサイクルで0Vから10Vに直線的に変化する
キャンセル電圧が印加される。スイッチSW5の他端は
第3の電圧(例えば、0V)に設定される。
の一端とトランジスタQ3のソース端子が接続される。
トランジスタQ3のドレイン端子は、反転キャンセル端
子CNRに接続される。この反転キャンセル端子CNR
には、あるサイクルで10Vから0Vに直線的に変化す
る反転キャンセル電圧が印加される。スイッチSW6の
他端は第4の電圧(例えば、10V)に設定される。キ
ャパシタC4の一端は、第5の電圧(例えば、0V)に
設定される。
ャパシタC1、C3、C4との接続点をa、キャパシタ
C1と論理回路13との接続点をb、論理回路13とト
ランジスタQ1との接続点をc、スイッチSW1、SW
2の接続点をd、キャパシタC3とスイッチSW6との
接続点をeとしている。
る差分電圧保持回路を構成し、第1の電圧VDDが本実
施形態における第1電圧供給回路を構成し、スイッチS
W5〜SW7とトランジスタQ2、Q3とキャパシタC
3とが本実施形態におけるしきい値電圧設定回路を構成
し、キャパシタC4が本実施形態における入力電圧維持
回路を構成する。
回路11a内の各部のタイミング図であり、以下、この
タイミング図を用いて図17の負荷駆動回路11aの動
作を説明する。
イッチ切換制御回路12は、スイッチSW4のみをオン
する。これにより、信号線Sの電圧は第2の電圧VDと
同じ電圧(例えば5V)になる。
イッチ切換制御回路12は、スイッチSW1、SW2、
SW4、SW7をオフしてスイッチSW3、SW5、S
W6をオンする。これにより、図17のa点の電圧は入
力映像信号Vinの電圧になる。図17では、入力映像
信号Vinの電圧が7.5Vである例を示している。上
述したように、電圧が5V以上である7.5Vであるの
で、正極性用の負荷駆動回路11aが信号線Sを駆動さ
せる。また、スイッチSW1がオフであるため、信号線
(図17のd点)の電圧は5Vを維持する。さらに、ス
イッチSW5、SW6がオンであるため、キャパシタC
1とスイッチSW5との接続点(図17のb点)は0V
に、キャパシタC2とスイッチSW6との接続点(図1
7のe点)は10Vになる。スイッチSW7がオフであ
るので、トトランジスタQ2、Q3がいずれもオフであ
る。また、キャパシタC4は入力信号Vinの電圧であ
る7.5Vを保持する。
イッチ切換制御回路12は、スイッチSW7のみをオン
する。この時刻T33〜T35の期間では、キャンセル
端子CNの電圧は0Vから10Vに直線的に変化し、反
転キャンセル端子CNRは10Vから0Vに直線的に変
化する。なお、CN端子とCNR端子の電圧設定は、ス
イッチ切換制御回路12か、あるいは他の回路ブロック
で行われる。
はローレベルであるため、トランジスタQ2、Q3はと
もにオンし、キャパシタC1とスイッチSW5の接続点
(図17のb点)の電圧は徐々に上昇し、キャパシタC
3とスイッチSW6の接続点(図17のe点)の電圧は
徐々に低下する。
が論理回路13のしきい値電圧(例えば、5.5V)を
越え、論理回路13の出力はハイレベル(約10V)に
なり、トランジスタQ1とトランジスタQ2、Q3はと
もにオフする。このため、時刻T34〜T35の期間内
は、図17のb点の電圧は論理回路13のしきい値電圧
(例えば、5.5V)になり、図17のe点の電圧は所
定電圧(例えば、10V−5.5V=4.5V)にな
る。
回路13のしきい値電圧よりも高くなればトランジスタ
Q2がオフして、図17のb点の電圧が論理回路13の
しきい値電圧に等しく設定される。この際、図17のa
点の電圧はキャパシタC4により入力映像信号Vinの
電圧である7.5Vに安定的に維持される。このため、
論理回路13のしきい値電圧(5.5V)と入力映像信
号Vinの電圧(7.5V)との差分電圧が、キャパシ
タC1に保持される。
制御回路12は、スイッチSW1、SW2をオンし、ス
イッチSW3〜SW7をオフする。時刻T35の時点で
は、信号線Sの電圧は5Vで、図17のa点の電圧は
7.5Vであるため、信号線Sの電圧の影響を受けて図
17のa点の電圧が低下する。キャパシタC1は上述し
た差分電圧(2V)を保持しているので、a点の電圧の
低下に追随して、論理回路13の入力端子(図17のb
点)の電圧も低下する。やがて、論理回路13の入力端
子の電圧が、論理回路13のしきい値電圧以下になり、
論理回路13の出力はローレベル(約0V)になる。よ
って、トランジスタQ1がオンし、信号線S(図17の
d点)の電圧が上昇し、それに応じて、図17のa点、
b点およびe点の電圧も上昇する。
の入力端子(図17のb点)の電圧が論理回路13のし
きい値電圧を越え、論理回路13の出力端子はハイレベ
ル(約10V)になる。これにより、トランジスタQ1
がオフして信号線S(図17のd点)の電圧は容量C2
の放電により徐々に低下する。しかし、ある程度まで低
下すると、図17のd点の電圧が論理回路13のしきい
値電圧よりも低くなり、論理回路13の出力端子は再び
ローレベル(約0V)になる。このため、再びトランジ
スタQ1がオンして、信号線Sの電圧は再び上昇する。
これら一連の動作において、キャパシタC1は上述した
差分電圧(2V)を保持している。
作を繰り返すことにより、信号線S(図17のd点)は
入力映像信号Vinの電圧(約7.5V)に保持され
る。
11bの回路図を示す。この負極性用の負荷駆動回路1
1bは、信号線Sを0V〜5Vの範囲で駆動するバッフ
ァ回路であり、このため、トランジスタQ1はN型MO
Sトランジスタで、そのソース端子はグランドに接続さ
れており、トランジスタQ2、Q3もN型MOSトラン
ジスタに置き換えられている。また、スイッチSW5は
10Vの電圧端子に接続されており、スイッチSW6は
0Vの電圧端子に接続されている。トランジスタQ2の
ソース端子は反転キャンセル端子CNRに接続されてお
り、トランジスタQ3のドレイン端子はキャンセル端子
CNに接続されている。これ以外の点については、上述
した正極性用の負荷駆動回路11aと同様の構成、動作
であるので、ここではその詳しい説明は省略する。
回路11a、11bによれば、信号線Sの電圧が入力映
像信号Vinの電圧よりも高くなると、トランジスタQ
1をオフして信号線Sの電圧を引き下げ、信号線Sの電
圧が入力映像信号Vinの電圧よりも低くなると、トラ
ンジスタQ1をオンして信号線Sの電圧を引き上げるよ
うな制御を行うようにしたので、信号線Sの電圧を入力
映像信号Vinの電圧に略等しくする設定し且つ維持す
ることができる。
性バラツキキャンセル期間(時刻T33〜時刻T35)
で、入力映像信号Vinの電圧と論理回路13のしきい
値電圧との差分電圧をキャパシタC1に保持し、この差
分電圧をキャパシタC1に保持した状態でトランジスタ
Q1をオン/オフ制御するようにしたので、論理回路1
3のしきい値電圧がばらついても、安定期間(時刻T3
6以降)に信号線Sに供給する電圧を入力映像信号Vi
nの電圧と略等しい電圧に維持することができる。
図17のa点にキャパシタC4を接続したので、特性バ
ラツキキャンセル期間(時刻T33〜時刻T35)にお
けるa点の電圧を、キャパシタへの書き込み期間(時刻
T32〜時刻T33)で設定した入力映像信号Vinの
電圧に、安定的に保持することができる。すなわち、キ
ャパシタC4がなき場合は、特性バラツキキャンセル期
間(時刻T33〜時刻T35)における図17のa点の
電圧はトランジスタQ2、Q3の容量等により多少なり
とも浮動的になる。このため、本実施形態においては、
図17のa点にキャパシタC4を接続することにより、
キャパシタへの書き込み期間(時刻T32〜時刻T3
3)で、入力映像信号Vinの電圧と0Vの差分電圧を
キャパシタC4に保持し、これを特性バラツキキャンセ
ル期間(時刻T33〜時刻T35)でも保持することに
より、a点を安定的に入力映像信号Vinに維持できる
ようにしたのである。
2、Q3をトランスファーゲートTGで構成することも
可能である。図20は、トランジスタQ2、Q3をトラ
ンスファーゲートTGに置き換えた正極性用の負荷駆動
回路11aの回路図であり、図21は、トランジスタQ
2、Q3をトランスファーゲートTGに置き換えた負極
性用の負荷駆動回路11bの回路図である。これら図2
0及び図21に示すように、トランスファーゲートTG
をP型のMOSトランジスタQ31とN型のMOSトラ
ンジスタQ32とで構成し、P型のMOSトランジスタ
Q31のゲート端子をインバータIVを介してスイッチ
SW7に接続するようにしてもよい。
係る負荷駆動回路は、上述した第4実施形態の負荷駆動
回路を簡略化したものである。
路図であり、上述した第4実施形態と同様に、例えば図
3に示す液晶表示装置の信号線駆動回路3として用いら
れるものである。
スタQ2、Q3の代わりに、トランジスタQ4を設けた
ことを特徴とする。トランジスタQ4のソース/ドレイ
ン電極のうち一方はキャパシタC1とスイッチSW5と
の間に接続され、他方はキャパシタC3とスイッチSW
6との間に接続される。また、トランジスタQ4のゲー
ト端子はスイッチSW7の一端に接続される。
ャパシタC1、C3、C4との接続点をa、キャパシタ
C1と論理回路13との接続点をb、論理回路13とト
ランジスタQ1との接続点をc、スイッチSW1、SW
2の接続点をd、キャパシタC3とスイッチSW6との
接続点をeとしている。
る差分電圧保持回路を構成し、第1の電圧VDDが本実
施形態における第1電圧供給回路を構成し、スイッチS
W5〜SW7とトランジスタQ4とキャパシタC3とが
本実施形態におけるしきい値電圧設定回路を構成し、キ
ャパシタC4が本実施形態における入力電圧維持回路を
構成する。
各部のタイミング図であり、以下、このタイミング図を
用いて図22の負荷駆動回路11aの動作を説明する。
イッチ切換制御回路12はスイッチSW4のみをオンす
る。これにより、信号線Sの電圧は第2の電圧VDと同
じ電圧(例えば5V)になる。
イッチ切換制御回路12はスイッチSW1、SW2、S
W4、SW7をオフして、スイッチSW3、SW5、S
W6をオンする。これにより、図22のa点の電圧は入
力映像信号Vinの電圧(例えば、7.5V)になる。
この期間内は、スイッチSW1がオフであるため、信号
線S(図22のd点)の電圧は5Vを維持する。また、
スイッチSW5、SW6がオンであるため、図22のb
点は0Vに、e点は10Vになる。スイッチSW7がオ
フ状態であるので、トランジスタQ4もオフ状態にな
る。また、キャパシタC4は入力信号Vinの電圧であ
る7.5Vを保持する。
イッチ切換制御回路12はスイッチSW7のみをオンす
る。このとき、トランジスタQ4はオン状態であるた
め、図22のb点とe点が短絡し、両電圧は一致する方
向に変化する。具体的には、b点の電圧は0Vから徐々
に上昇し、e点の電圧は10Vから徐々に低下する。
端子(図22のb点)の電圧が論理回路13のしきい値
電圧を越え、論理回路13の出力電圧がハイレベル(例
えば、10V)に変化する。これにより、トランジスタ
Q4がオフし、b点の電圧はそれ以上には上昇しなくな
る。これにより、論理回路13の入力端子(図22のb
点)の電圧は、論理回路13のしきい値電圧に略等しく
設定される。この際、図22のa点の電圧はキャパシタ
C4により入力映像信号の電圧である7.5Vに安定的
に維持される。このため、論理回路13のしきい値電圧
(例えば、5.5V)と入力映像信号Vinの電圧(例
えば、7.5V)との差分電圧(例えば、2V)が、キ
ャパシタC4に保持される。
制御回路12はスイッチSW1、SW2をオンし、スイ
ッチSW3〜SW7をオフする。これにより、キャパシ
タC1が上述した差分電圧(2V)を保持した状態で、
図22のa点、b点の電圧がいったん下がってトランジ
スタQ1がオンし、信号線Sの電圧は徐々に上昇する。
の入力端子(図22のb点)の電圧が論理回路13のし
きい値電圧を越え、論理回路13の出力端子はハイレベ
ル(約10V)になる。これにより、トランジスタQ1
がオフして信号線S(図22のd点)の電圧は容量C2
の放電により徐々に低下する。しかし、ある程度まで低
下すると、図22のd点の電圧が論理回路13のしきい
値電圧よりも低くなり、論理回路13の出力端子は再び
ローレベル(約0V)になる。このため、再びトランジ
スタQ1がオンして、信号線Sの電圧は再び上昇する。
作を繰り返すことにより、信号線S(図22のd点)は
入力映像信号Vinの電圧(約7.5V)に保持され
る。
11bの回路図を示す。この負極性用の負荷駆動回路1
1bは、信号線Sを0V〜5Vの範囲で駆動するバッフ
ァ回路であり、このため、トランジスタQ1はN型MO
Sトランジスタで、そのソース端子はグランドに接続さ
れており、トランジスタQ4もN型MOSトランジスタ
に置き換えられている。また、スイッチSW5は10V
の電圧端子に接続されており、スイッチSW6は0Vの
電圧端子に接続されている。これ以外の点については、
上述した正極性用の負荷駆動回路11aと同様の構成、
動作であるので、ここではその詳しい説明は省略する。
回路11a、11bによれば、信号線Sの電圧が入力映
像信号Vinの電圧よりも高くなると、トランジスタQ
1をオフして信号線Sの電圧を引き下げ、信号線Sの電
圧が入力映像信号Vinの電圧よりも低くなると、トラ
ンジスタQ1をオンして信号線Sの電圧を引き上げるよ
うな制御を行うようにしたので、信号線Sの電圧を入力
映像信号Vinの電圧に略等しくする設定し且つ維持す
ることができる。
性バラツキキャンセル期間(時刻T43〜時刻T45)
で、入力映像信号Vinの電圧と論理回路13のしきい
値電圧との差分電圧をキャパシタC1に保持し、この差
分電圧をキャパシタC1に保持した状態でトランジスタ
Q1をオン/オフ制御するようにしたので、論理回路1
3のしきい値電圧がばらついても、安定期間(時刻T4
6以降)に信号線Sに供給する電圧を入力映像信号Vi
nの電圧と略等しい電圧に維持することができる。
図22のa点にキャパシタC4を接続したので、特性バ
ラツキキャンセル期間(時刻T43〜時刻T45)にお
けるa点の電圧を、キャパシタへの書き込み期間(時刻
T42〜時刻T43)で設定した入力映像信号Vinの
電圧に、安定的に保持することができる。すなわち、キ
ャパシタC4がなき場合は、特性バラツキキャンセル期
間(時刻T43〜時刻T45)における図22のa点の
電圧はトランジスタQ2、Q3の容量等により多少なり
とも浮動的になる。このため、本実施形態においては、
図22のa点にキャパシタC4を接続することにより、
キャパシタへの書き込み期間(時刻T42〜時刻T4
3)で、入力映像信号Vinの電圧と0Vの差分電圧を
キャパシタC4に保持し、これを特性バラツキキャンセ
ル期間(時刻T43〜時刻T45)でも保持することに
より、a点を安定的に入力映像信号Vinの電圧に維持
できるようにしたのである。
4をトランスファーゲートTGで構成することも可能で
ある。図25は、トランジスタQ4をトランスファーゲ
ートTGに置き換えた正極性用の負荷駆動回路11aの
回路図であり、図26は、トランジスタQ4をトランス
ファーゲートTGに置き換えた負極性用の負荷駆動回路
11bの回路図である。これら図25及び図26に示す
ように、トランスファーゲートTGをP型のMOSトラ
ンジスタQ41とN型のMOSトランジスタQ42とで
構成し、一方をインバータIVを介してスイッチSW7
に接続するようにしてもよい。
種々に変形可能である。例えば、上記実施形態では、本
発明に係る負荷駆動回路を液晶表示装置内の信号線駆動
回路3に適用した例を説明したが、本発明は信号線駆動
回路3以外にも幅広く適用することができる。
ンスファーゲートやアナログスイッチを用いて構成する
ことができる。
増幅するインバータを2段縦続接続して論理回路13を
構成する例を説明したが、トランジスタを組み合わせて
構成されるものであれば、論理回路13の内部構成に特
に制限はない。
号線Sを予め5Vに設定し、入力映像信号Vinが5V
よりも高い場合は正極性の負荷駆動回路11aを駆動さ
せて信号線Sを5Vから入力映像信号Vinまで上昇さ
せ、入力信号線Vinが5Vよりも低い場合は負極性の
負荷駆動回路11bを駆動させて信号線Sを5Vから入
力映像信号Vinまで降下させることとし、信号線Sに
設定する電圧の正確性を向上させた。しかし、正極性の
負荷駆動回路11aと負極性の負荷駆動回路11bの双
方を設ける必要は必ずしもない。例えば、信号線Sを予
め0Vに設定し、正極性の負荷駆動回路のみで信号線S
を0V〜10Vまでの入力映像信号Vinの電圧に上昇
させるようにしてもよい。
の正極性用の負荷駆動回路11aと負極性用の負荷駆動
回路11bのいずれか一方を入力映像信号Vinの電圧
に応じて駆動させることとしたが、入力映像信号Vin
の電圧にかかわらず双方の負荷駆動回路11a、11b
を同時期に駆動させるようにしてもよい。
れば、論理回路の入力端子の電圧を論理回路のしきい値
電圧に略等しく設定した後に、外部からの入力信号を駆
動負荷に供給するため、論理回路のしきい値がばらつい
ても、駆動負荷に供給される電圧がその影響を受けなく
なる。したがって、本発明を例えば液晶表示装置の信号
線駆動回路に適用した場合には、輝度むらのない表示品
質に優れた駆動回路一体型の液晶表示装置が得られる。
態の回路図。
図。
いた液晶表示装置の概略ブロック図。
回路の動作区分を説明するための図。
ング図。
構成を示す回路図。
グ図。
構成を示す回路図。
路の変形例を示す回路図。
路の変形例を示す回路図。
ミング図。
細構成を示す回路図。
路の変形例を示す回路図。
路の変形例を示す回路図。
ング図。
細構成を示す回路図。
路の変形例を示す回路図。
路の変形例を示す回路図。
ング図。
細構成を示す回路図。
路の変形例を示す回路図。
路の変形例を示す回路図。
Claims (11)
- 【請求項1】所定の電圧振幅の入力信号が入力され、こ
の入力信号の電圧を負荷が接続されている信号線に供給
する負荷駆動回路であって、 前記信号線に第1電圧を供給するための第1電圧供給回
路と、 前記第1電圧供給回路から前記信号線への電圧の供給を
オン/オフする第1スイッチと、 入力電圧が所定のしきい値電圧になると出力論理が反転
して、前記第1スイッチのオン/オフを制御する論理回
路と、 前記論理回路の前記しきい値電圧と前記入力信号の電圧
との差分電圧を保持する差分電圧保持回路と、 前記差分電圧保持回路が保持すべき前記差分電圧を前記
差分電圧保持回路に設定する際に、前記差分電圧保持回
路の一端を前記論理回路のしきい値電圧に設定するしき
い値電圧設定回路と、 前記差分電圧保持回路が保持すべき前記差分電圧を前記
差分電圧保持回路に設定する際に、前記差分電圧保持回
路の他端を前記入力信号の電圧に維持する入力電圧維持
回路と、 を備えることを特徴とする負荷駆動回路。 - 【請求項2】前記入力電圧維持回路は、一端が前記差分
電圧保持回路に接続され、他端が第2電圧の端子に接続
された、第1キャパシタを、備えることを特徴とする請
求項1に記載の負荷駆動回路。 - 【請求項3】前記差分電圧保持回路は、一端が前記入力
電圧維持回路に接続され、他端が前記論理回路に接続さ
れた、第2キャパシタを、備えることを特徴とする請求
項1又は請求項2に記載の負荷駆動回路。 - 【請求項4】前記しきい値電圧設定回路は、 一端が前記第2キャパシタの前記一端に接続され、前記
差分電圧保持回路が保持すべき前記差分電圧を前記差分
電圧保持回路に設定する際には他端が第3電圧の端子に
接続される、第3キャパシタと、 前記差分電圧保持回路が保持すべき前記差分電圧を前記
差分電圧保持回路に設定する際には一端が前記第3電圧
の端子に接続され、他端が前記差分電圧保持回路が保持
すべき前記差分電圧を前記差分電圧保持回路に設定する
際に前記第3電圧から第4電圧に直線的に変化する反転
キャンセル端子に接続され、前記差分電圧保持回路が保
持すべき前記差分電圧を前記差分電圧保持回路に設定す
る際にはオン状態になる、第3スイッチと、 前記差分電圧保持回路が保持すべき前記差分電圧を前記
差分電圧保持回路に設定する際には一端が前記第4電圧
の端子に接続され、他端が前記差分電圧保持回路が保持
すべき前記差分電圧を前記差分電圧保持回路に設定する
際には前記第4電圧から前記第3電圧に直線的に変化す
るキャンセル端子に接続され、前記差分電圧保持回路が
保持すべき前記差分電圧を前記差分電圧保持回路に設定
する際にはオン状態になる、第4スイッチと、 を備え、 前記差分電圧保持回路が保持すべき前記差分電圧を前記
差分電圧保持回路に設定する際には、前記論理回路の入
力端子である前記第2キャパシタの前記他端が前記論理
回路の前記しきい値電圧と略等しくなるように、前記第
2キャパシタと前記第3キャパシタとを相反的に重放電
させる、 ことを特徴とする請求項3に記載の負荷駆動回路。 - 【請求項5】前記しきい値電圧設定回路は、 一端が前記第2キャパシタの前記一端に接続され、前記
差分電圧保持回路が保持すべき前記差分電圧を前記差分
電圧保持回路に設定する際には他端が第3電圧の端子に
接続される、第3キャパシタと、 一端が前記第2キャパシタの前記他端に接続され、他端
が前記第3キャパシタの前記他端に接続され、前記差分
電圧保持回路が保持すべき前記差分電圧を前記差分電圧
保持回路に設定する際にはオン状態になる、第5スイッ
チと、 を備え、 前記差分電圧保持回路が保持すべき前記差分電圧を前記
差分電圧保持回路に設定する際には、前記論理回路の入
力端子である前記第2キャパシタの前記他端が前記論理
回路のしきい値電圧と略等しくなるように、前記論理回
路の論理出力に応じて前記第5スイッチをオン/オフ制
御して、前記第2キャパシタの前記他端と前記第3キャ
パシタの前記他端との間の導通を制御する、 ことを特徴とする請求項3に記載の負荷駆動回路。 - 【請求項6】一端に前記入力信号が入力され、他端が前
記入力電圧維持回路に接続された、第6スイッチをさら
に備えるとともに、 前記第6スイッチは、前記入力電圧維持回路が保持すべ
き前記入力信号の電圧を前記入力電圧維持回路に設定す
る際にのみオン状態となる、 ことを特徴とする請求項1乃至請求項5のいずれかに記
載の負荷駆動回路。 - 【請求項7】一端が前記信号線に接続され、他端が前記
第1スイッチに接続される、第7スイッチをさらに備え
るとともに、 前記第7スイッチは、前記信号線に前記入力信号の電圧
を供給する際にのみオン状態となる、 ことを特徴とする請求項1乃至請求項6のいずれかに記
載の負荷駆動回路。 - 【請求項8】一端が前記信号線に接続され、他端が第5
電圧の端子に接続された、第8スイッチをさらに、備え
るとともに、 前記第8スイッチは、前記信号線に前記入力信号の電圧
を供給する前に一旦オン状態になり、前記信号線を前記
第5電圧に設定する、 ことを特徴とする請求項7に記載の負荷駆動回路。 - 【請求項9】前記論理回路は、前記しきい値電圧で出力
論理が反転する反転増幅回路を1段以上継続接続して構
成されている、ことを特徴とする請求項1乃至請求項8
のいずれかに記載の負荷駆動回路。 - 【請求項10】前記信号線に接続されている前記負荷は
画素電極である、ことを特徴とする請求項9に記載の負
荷駆動回路。 - 【請求項11】信号線および走査線が縦横に形成され、
これら各線の交点付近に列設された画素電極を有するた
画素アレイ部と、 走査線の駆動を行う走査線駆動回路と、 信号線の駆動を行う信号線駆動回路と、を同一基板上に
形成した液晶表示装置において、 前記信号線駆動回路は、 信号線に供給する信号電圧の極性を切り換える極性切換
回路と、 請求項1乃至請求項10のいずれかに記載した第1の負
荷駆動回路と、 請求項1乃至請求項10のいずれかに記載した第2の負
荷駆動回路と、を備え、 前記第1および第2の負荷駆動回路は、前記入力信号に
基づいて、互いに異なる電圧レベルの信号電圧を出力
し、 前記極性切換回路は、前記第1および第2の負荷駆動回
路の出力のうちいずれか一方を所定のタイミングで交互
に選択して信号線に供給する、 ことを特徴とする液晶表示装置。
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