JPS58142611A - 演算増幅器を含む増幅回路 - Google Patents
演算増幅器を含む増幅回路Info
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- JPS58142611A JPS58142611A JP58015563A JP1556383A JPS58142611A JP S58142611 A JPS58142611 A JP S58142611A JP 58015563 A JP58015563 A JP 58015563A JP 1556383 A JP1556383 A JP 1556383A JP S58142611 A JPS58142611 A JP S58142611A
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- inverting input
- pulse train
- input terminal
- capacitor
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
- G11C27/024—Sample-and-hold arrangements using a capacitive memory element
- G11C27/026—Sample-and-hold arrangements using a capacitive memory element associated with an amplifier
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の分野
本発明は一般的にいえば°、演算増１商器用のオフセッ
ト電圧をゼロにする回路に関するものであり、より具体
的には、大規模集積回路用に設計されたこの種演算増幅
器に関するものである。
ト電圧をゼロにする回路に関するものであり、より具体
的には、大規模集積回路用に設計されたこの種演算増幅
器に関するものである。
発明の背景
演算増幅器（・主動作中にオフセット電圧■ｏｆｆｓｅ
ｉ、を生する。このオフセット電圧は出力がほとんどゼ
ロのときに反転入力と非反転入力との間に現れる′電圧
である。これは本質的には内部部品の不＋ｊＪ避的な不
整合によるものである。オフセット電圧があると出力信
号の電圧レベルに誤差を導入することになる。
ｉ、を生する。このオフセット電圧は出力がほとんどゼ
ロのときに反転入力と非反転入力との間に現れる′電圧
である。これは本質的には内部部品の不＋ｊＪ避的な不
整合によるものである。オフセット電圧があると出力信
号の電圧レベルに誤差を導入することになる。
この問題は、高利得、高安定、低ノイズおよび広帯域と
いった特徴を有する高性能増幅器にとっては特に著しい
。その理由は、このオフセット電圧は少くとも信号に対
するのと同じ利得で増幅され、利得が大きくなるととも
にますます深刻な問題となるからである。
いった特徴を有する高性能増幅器にとっては特に著しい
。その理由は、このオフセット電圧は少くとも信号に対
するのと同じ利得で増幅され、利得が大きくなるととも
にますます深刻な問題となるからである。
このオフセット電圧を処理する従来の普通の方法は、出
力を反転入力に接続することによってゼロ調整位相中に
周期的に増幅器をリセットすることであった。この種の
方法は１ことえは、米国特許第４３０６１９６号に述べ
られている。しかしながら、この棟のリセット方法では
、もしゼロ調整位相中に出力がゼロになった場合、こ」
１を適当な信号レベルまでもどさねばならないという不
便な点がある。
力を反転入力に接続することによってゼロ調整位相中に
周期的に増幅器をリセットすることであった。この種の
方法は１ことえは、米国特許第４３０６１９６号に述べ
られている。しかしながら、この棟のリセット方法では
、もしゼロ調整位相中に出力がゼロになった場合、こ」
１を適当な信号レベルまでもどさねばならないという不
便な点がある。
こうすると増幅器のセトリング時間に悪影響をおよぼす
が、とりわけ９、容量性負荷を駆動する場合や、クロッ
ク信号のもれが無視できないような場合に著しい。
が、とりわけ９、容量性負荷を駆動する場合や、クロッ
ク信号のもれが無視できないような場合に著しい。
動作状態に対する悪影響を最小限にとどめたオフセット
電圧補償方法の１つは米国特許第３８０１９１９号や米
国特許第４２４５５７１５号に記載されたような回路を
用いることである。これらの回路においては、出力にお
けるＤＣ（直流）成分を連続的にフィルターによってと
り出し、この直流成分により入力オフセット電圧補償量
を連続的に調整するためこの直流成分を用いる。このよ
うなフィルターを用いた方法は回路が比較的複雑になる
。
電圧補償方法の１つは米国特許第３８０１９１９号や米
国特許第４２４５５７１５号に記載されたような回路を
用いることである。これらの回路においては、出力にお
けるＤＣ（直流）成分を連続的にフィルターによってと
り出し、この直流成分により入力オフセット電圧補償量
を連続的に調整するためこの直流成分を用いる。このよ
うなフィルターを用いた方法は回路が比較的複雑になる
。
発明の概要
本発明の増幅回路は、１つのクロック位相φ１ の間に
出力がサンプリングされ、別の位相の間にそれが保持さ
れてオフセット電圧がゼロになるように設計される。−
１ｌ？トリング時間はそれほど悪影響を受けない。ゼロ
調整回路は、コンデンサ切替形式であり、帰還路は何ら
のフィルター機能を要求しないものである。この形式は
、比較的複雑でなく、集積回路チップ上においてもほと
んど面積を必要としない。
出力がサンプリングされ、別の位相の間にそれが保持さ
れてオフセット電圧がゼロになるように設計される。−
１ｌ？トリング時間はそれほど悪影響を受けない。ゼロ
調整回路は、コンデンサ切替形式であり、帰還路は何ら
のフィルター機能を要求しないものである。この形式は
、比較的複雑でなく、集積回路チップ上においてもほと
んど面積を必要としない。
実施例の詳細な説明
第１図における増幅回路１０には演算増幅器１２が含ま
れ、それは反転入力端子１４゜非反転入力端子１６およ
び出力端子１８を持つ。信号は図において入力コンデン
サＣ１で示される入力回路網をとおして回路１０に加え
られる。入力回路網は切替式のコンデンサを含んでいて
もよい。非反転入力端子の一方の側には、オフセット電
圧蓄積コンデンサＣ２が接続されている。第１のスイッ
チＳ１ はオフセット電圧蓄積コンデンサＣ２の一方
の端子に接続されており、これにより、第１位相すなわ
ち有効出力位相電気パルス列φ１ のパルスφ１に応答
してＣ２を地気電位基準電圧に接続し、また第２位相す
なわち第１のパルス列φ１ とオーバーラツプしないオ
フセットゼロ調整位相電気パルス列φ２のパルスφ２に
応答して、 Ｃ２を反転入力端子１４に接続する１、
第１スイツチＳ１ はＦＥ Ｔ （電界効果トランジ
スタ）２０．２２で゛作られ、それらのゲートは、適当
なパルス列発生源からのパルス列φ１およびφ２によっ
てそれぞれアドレスされるが、このパルス列発生源は図
には示されていない。
れ、それは反転入力端子１４゜非反転入力端子１６およ
び出力端子１８を持つ。信号は図において入力コンデン
サＣ１で示される入力回路網をとおして回路１０に加え
られる。入力回路網は切替式のコンデンサを含んでいて
もよい。非反転入力端子の一方の側には、オフセット電
圧蓄積コンデンサＣ２が接続されている。第１のスイッ
チＳ１ はオフセット電圧蓄積コンデンサＣ２の一方
の端子に接続されており、これにより、第１位相すなわ
ち有効出力位相電気パルス列φ１ のパルスφ１に応答
してＣ２を地気電位基準電圧に接続し、また第２位相す
なわち第１のパルス列φ１ とオーバーラツプしないオ
フセットゼロ調整位相電気パルス列φ２のパルスφ２に
応答して、 Ｃ２を反転入力端子１４に接続する１、
第１スイツチＳ１ はＦＥ Ｔ （電界効果トランジ
スタ）２０．２２で゛作られ、それらのゲートは、適当
なパルス列発生源からのパルス列φ１およびφ２によっ
てそれぞれアドレスされるが、このパルス列発生源は図
には示されていない。
信号保持コンデンサー０５ は一方の端子すなわち出力
側で出力端子１８に接続されている。信号保持コンデン
サＣ３の他の側すなわち入力１ｔ４１１は第２のスイッ
チＳ２ により、第１のパルス列φ１ に応答して接
地され、第２のパルス列φ２ に応答して反転入力１４
に接続される。第２のスイッチＳ２ もまた２個のＦ
Ｅ’［’ ２６． ２８によって構成さ第１ているが
それらのｌｉ’ Ｅ ’ｌ’には共通の節点があってそ
れが信号保持コンデンサ（シ３ の入力側に接、虎さｔ
しており、またそれらのｌ＋ｌ Ｅ ’ｒのゲートはそ
れぞれパルス列φ１およびφ２によって駆動される。
側で出力端子１８に接続されている。信号保持コンデン
サＣ３の他の側すなわち入力１ｔ４１１は第２のスイッ
チＳ２ により、第１のパルス列φ１ に応答して接
地され、第２のパルス列φ２ に応答して反転入力１４
に接続される。第２のスイッチＳ２ もまた２個のＦ
Ｅ’［’ ２６． ２８によって構成さ第１ているが
それらのｌｉ’ Ｅ ’ｌ’には共通の節点があってそ
れが信号保持コンデンサ（シ３ の入力側に接、虎さｔ
しており、またそれらのｌ＋ｌ Ｅ ’ｒのゲートはそ
れぞれパルス列φ１およびφ２によって駆動される。
第３のスイッチ８３ は１ケのＦＥＴ３２で示されてお
り、これにはクロックもれ保償回路が含まれてもよいが
、このＦ Ｅ Ｔにより。
り、これにはクロックもれ保償回路が含まれてもよいが
、このＦ Ｅ Ｔにより。
第２のパルス列φ２ に応答して非反転入力１６が接地
され、第１のパルス列φ１のφ１パルスが存在しない位
相φ１ においてはこのスイッチは開いている。
され、第１のパルス列φ１のφ１パルスが存在しない位
相φ１ においてはこのスイッチは開いている。
ν昂還回路網５４は一方の測すなわち出力側ｊで出力ポ
ート１８に接読され、他方の側すなわち入力側で第４の
スイッチの共通節点に接続されているが、そのスイッチ
は２つのＦＥ’ｒ３６および３８で構成さＪｌ、それぞ
れパルス列φ１．ψ２に応答するようになっている。
ート１８に接読され、他方の側すなわち入力側で第４の
スイッチの共通節点に接続されているが、そのスイッチ
は２つのＦＥ’ｒ３６および３８で構成さＪｌ、それぞ
れパルス列φ１．ψ２に応答するようになっている。
第４のスイッチＳ４は第１のパルス列φ１に応答して、
φ１帰還回路網３４の入力′醐を反転入力端子１４に接
続し、第２のパルス列に応答してそれを接地電位に接続
する。
φ１帰還回路網３４の入力′醐を反転入力端子１４に接
続し、第２のパルス列に応答してそれを接地電位に接続
する。
第４のスイッチＳ４ を構成するトランジスタ３６．
３８の共通の節点は、（入力コンデンサＣ１で示す）入
力回路網の増幅器側に接続される。信号保持コンデンサ
Ｃ３の入力側と反転入力端子１４との間にも５１つのコ
ンデンサＣ４が接続されているが、それによって、２つ
のパルス列φ１とφ２とが重ならない時期においても負
帰還を維持し、クロックのもれに対して敏感にならない
ようにする。コンデンサＣ４はあったほうがよいが１本
発明を実施する際には本質的なものではない。
３８の共通の節点は、（入力コンデンサＣ１で示す）入
力回路網の増幅器側に接続される。信号保持コンデンサ
Ｃ３の入力側と反転入力端子１４との間にも５１つのコ
ンデンサＣ４が接続されているが、それによって、２つ
のパルス列φ１とφ２とが重ならない時期においても負
帰還を維持し、クロックのもれに対して敏感にならない
ようにする。コンデンサＣ４はあったほうがよいが１本
発明を実施する際には本質的なものではない。
φ２ 帰還回路網は一方の側すなわち出力側で出力端子
１８に接続され、他方の１ｌｌｌすなわち入力側で信号
保持コンデンサＣ３の入力側に接続されている。φ１お
よびφ２両者の帰還回路については以下に述べる。。
１８に接続され、他方の１ｌｌｌすなわち入力側で信号
保持コンデンサＣ３の入力側に接続されている。φ１お
よびφ２両者の帰還回路については以下に述べる。。
増幅回路１０の動作を説明するには第２図および第３図
を参照するとわかりやすいが。
を参照するとわかりやすいが。
この図では、必要以」−に複雑になるのをできるだけさ
けるために９位相φ１．φ２のそれぞれに対して不動作
状態にある部分は省略されている。
けるために９位相φ１．φ２のそれぞれに対して不動作
状態にある部分は省略されている。
＄２図は、φ１ 相すなわち有効出力状態にある回路を
示しており、入力コンデンサＣ１からの入力信号にＩＦ
確に対応した通常の出力信号が、出力端子１８に現れる
。出カ信号しヘルＶｏｕｔはコンデンサＣ３の両側に現
れる。
示しており、入力コンデンサＣ１からの入力信号にＩＦ
確に対応した通常の出力信号が、出力端子１８に現れる
。出カ信号しヘルＶｏｕｔはコンデンサＣ３の両側に現
れる。
出力端子１８からの信号はφ１ 回路によって負帰還さ
れ、それによってφ１ 相における演算増幅器１２の伝
送特性が決められる。このφ１ 帰還回路網は周知であ
り、切替式のコンデンサを含むこともあり得るが、φ１
負帰還回路網の特定の特性をここでこれ以上詳しくは
説明しないことにする。
れ、それによってφ１ 相における演算増幅器１２の伝
送特性が決められる。このφ１ 帰還回路網は周知であ
り、切替式のコンデンサを含むこともあり得るが、φ１
負帰還回路網の特定の特性をここでこれ以上詳しくは
説明しないことにする。
さて、スイッチＳｉ’、 Ｓ２． ｓ３． ｓ４
がパルス列によって駆動されてφ２ 状態になると。
がパルス列によって駆動されてφ２ 状態になると。
その結果得られる回路は、第６図に示したよ５なものに
１、［る。このとき、オフセット電圧蓄積コンデンサＣ
２は入力端子１４．１６にま１こがり接、読され非反転
入力端イ１６は接地されろ。信号保持コンデンサ（２６
は接］ｌＬ！、電位から切断されて１反転入力端子１４
に接続される。この状態においては、オフセット′１扛
月７蓄積コンデンサＣ２の接地側は、非反転入力端子を
オフセット電圧と同じ大きさの電圧にまで引きもどす作
用をする。信号護持コンデンサＣ６を通して負帰還がか
かると、既にそのようになっていなければ反転入力端子
１４を通常の仮想的接地電位レヘルにする１、さて、増
幅器１０がφ１ 相すなわらイ」効状態に戻ると、出力
重圧は１頁前のφ１ 相の終ｒ時の値と本質的には同じ
値で始まり、その間の差は微少な量の電荷の影響による
ものだけとなるが、その電荷は、直前のφ２ 状態にお
いてオフセット電圧蓄Ａ責コンデンサＣ２に現れ定オフ
セット補償電圧を調整するために必要となったものであ
る。通常の状態ではオフセット電圧レベルは信号電圧よ
りもはるかにゆっくりと変化する１、シへ−がってあら
ゆる実用的目的を考え１こ場合、保持された信号がこの
ような変化をうけても１人力信号電圧の増加による変化
と比べれは無視できる。オフセット電圧蓄積コンデンサ
Ｃ２は有効出力状態φ１ のときふ１こムニび他方の側
で接地されるので、この相のときにオフセット電圧の補
償を行うことになる。
１、［る。このとき、オフセット電圧蓄積コンデンサＣ
２は入力端子１４．１６にま１こがり接、読され非反転
入力端イ１６は接地されろ。信号保持コンデンサ（２６
は接］ｌＬ！、電位から切断されて１反転入力端子１４
に接続される。この状態においては、オフセット′１扛
月７蓄積コンデンサＣ２の接地側は、非反転入力端子を
オフセット電圧と同じ大きさの電圧にまで引きもどす作
用をする。信号護持コンデンサＣ６を通して負帰還がか
かると、既にそのようになっていなければ反転入力端子
１４を通常の仮想的接地電位レヘルにする１、さて、増
幅器１０がφ１ 相すなわらイ」効状態に戻ると、出力
重圧は１頁前のφ１ 相の終ｒ時の値と本質的には同じ
値で始まり、その間の差は微少な量の電荷の影響による
ものだけとなるが、その電荷は、直前のφ２ 状態にお
いてオフセット電圧蓄Ａ責コンデンサＣ２に現れ定オフ
セット補償電圧を調整するために必要となったものであ
る。通常の状態ではオフセット電圧レベルは信号電圧よ
りもはるかにゆっくりと変化する１、シへ−がってあら
ゆる実用的目的を考え１こ場合、保持された信号がこの
ような変化をうけても１人力信号電圧の増加による変化
と比べれは無視できる。オフセット電圧蓄積コンデンサ
Ｃ２は有効出力状態φ１ のときふ１こムニび他方の側
で接地されるので、この相のときにオフセット電圧の補
償を行うことになる。
ゼロ調整相φ２におけろφ２．帰還回路３５は増幅器１
２の初ｙ）の出力オフセット電圧の大きさがある値を越
えないようにするものであるが。
２の初ｙ）の出力オフセット電圧の大きさがある値を越
えないようにするものであるが。
もしこれがなげＪＩ、はこの電圧が増幅器１２にとって
あまりにも大きすき゛るとき、許容動作領域限界からは
み出してしまうであろう。これは増幅器１２が回路１０
をゼロ利得状態にロックされてしまうことを防いでいる
。もしロックされてしまりムニときは、出力端子１８に
はいかなる電圧変化もあられれないので。
あまりにも大きすき゛るとき、許容動作領域限界からは
み出してしまうであろう。これは増幅器１２が回路１０
をゼロ利得状態にロックされてしまうことを防いでいる
。もしロックされてしまりムニときは、出力端子１８に
はいかなる電圧変化もあられれないので。
オフセットゼロ調整動作も全く機能しないことになる３
、初期出力オフセット電圧な１ｌｉｌＪ限するためには
、増幅器１２の出力が、φ２ 帰還回路３５の作用によ
って本来のクリップ閾値内のある値でクリップされなけ
」１、ばならない。
、初期出力オフセット電圧な１ｌｉｌＪ限するためには
、増幅器１２の出力が、φ２ 帰還回路３５の作用によ
って本来のクリップ閾値内のある値でクリップされなけ
」１、ばならない。
こういう作用をするクリップ回路についてはよく知られ
ているので、ここではこれ以−にくわしくはふれないこ
とにする。
ているので、ここではこれ以−にくわしくはふれないこ
とにする。
回路１０の応用では、過大な′ｖＪ期オフセット電圧の
問題が生じないような応用法もあるが、このときはφ２
帰還回路６５を完全に省略することができる１、オフ
セット電圧は比較的ゆるやかに変化するので、φ１ 帰
還回路を適当に変形してφ１ 相のあいだだけ非線型の
負帰還をかけて、出力信号を制限することも可能である
。
問題が生じないような応用法もあるが、このときはφ２
帰還回路６５を完全に省略することができる１、オフ
セット電圧は比較的ゆるやかに変化するので、φ１ 帰
還回路を適当に変形してφ１ 相のあいだだけ非線型の
負帰還をかけて、出力信号を制限することも可能である
。
回路１０の重要な特徴としては出力１８は決して直接に
は反転入力１４に接続されないため、ゼロ調整相φ１
の間に本質的にゼロ出力になることは決しておきないと
い５点かある。この相における帰還は信号保持コンデン
サＣ３によってなさ」１．る。この帰還路には複雑な回
路構成は一切必要とならない。さらに、増幅器１２の出
力はピロ調整動作のときにゼロにならず。
は反転入力１４に接続されないため、ゼロ調整相φ１
の間に本質的にゼロ出力になることは決しておきないと
い５点かある。この相における帰還は信号保持コンデン
サＣ３によってなさ」１．る。この帰還路には複雑な回
路構成は一切必要とならない。さらに、増幅器１２の出
力はピロ調整動作のときにゼロにならず。
１Ｍ前のφ１有効出力状態での出力レベルに保持されて
いるので、この増幅器のセトリング時間は、オフセット
電圧ゼロ調整動作が機能しているかぎりは、はとんど影
響を受けないことになる。信号に関していえば、パルス
列φ１．φ２はここでは約１１２ ＫＨｚと十分に高い
周波数であるので。
いるので、この増幅器のセトリング時間は、オフセット
電圧ゼロ調整動作が機能しているかぎりは、はとんど影
響を受けないことになる。信号に関していえば、パルス
列φ１．φ２はここでは約１１２ ＫＨｚと十分に高い
周波数であるので。
あらゆる実用」二の目的にてらしてみたとき。
このオフセット電圧補償動作は基本的には連続的に実行
されろことになる。
されろことになる。
一般的考祭
スイッチＳ１． Ｓ２． ８３． ８４を駆動するの
にφ１．φ２なる２つのパルス列が必要となるにすぎな
いという点は重要である。さらに。
にφ１．φ２なる２つのパルス列が必要となるにすぎな
いという点は重要である。さらに。
入力信号の印加点と接地点とは相互に交換可能であると
いうことも１回路１００重要な特徴である。信号入力回
路が８回路１０における輪 のようなコンデンサを含ま
ない場合は信号を周期的に接地する心安がなく、１ｉ号
は連続的になり得ろ。
いうことも１回路１００重要な特徴である。信号入力回
路が８回路１０における輪 のようなコンデンサを含ま
ない場合は信号を周期的に接地する心安がなく、１ｉ号
は連続的になり得ろ。
回路１０のスイッチト：１． ｉ；２ 、 ｉ島、
：；４は回路の複雑さとなめらかな動作とのかねあいを
注意深く考慮した結果、変形さね、ろといつこともあり
得ろように意図されているか、１男替弐のコンデンサ回
路膜ａ１の分野で通常の技術をもつ１こ人々にとっては
、２つの相φ１．φ２を得る適当な接続方法を実現する
１こめの別のスイッチの組合わせがあることは明白であ
ろう。スイッチ０１． ３２． Ｓ３． ６４におけ
る様々なスイッチ動作は、他につけ加えたスイッチが受
けもったりまた一部を共有しムーリしてもよい。
：；４は回路の複雑さとなめらかな動作とのかねあいを
注意深く考慮した結果、変形さね、ろといつこともあり
得ろように意図されているか、１男替弐のコンデンサ回
路膜ａ１の分野で通常の技術をもつ１こ人々にとっては
、２つの相φ１．φ２を得る適当な接続方法を実現する
１こめの別のスイッチの組合わせがあることは明白であ
ろう。スイッチ０１． ３２． Ｓ３． ６４におけ
る様々なスイッチ動作は、他につけ加えたスイッチが受
けもったりまた一部を共有しムーリしてもよい。
第１図は１本発明の一例として示した。コンデンサ切替
式増幅器のＭ酪化した回路構成図である。 第２図は第１図の回路が、φ１ なろ第１相。 ｆなわち有効出力位相状態にあるとぎに、能動状、四に
なっている部分の等画回路をかき直して示ｌ−た回路構
成図である。 第６図は第１図の回路が第２相φ２．すなわちオフセッ
ト電圧ゼロ調整位相状態にあるときに、能動状態に／、
ｊ゛つている部分の等価回路をかき直して示した回路構
成図である。 〔主要部分の符号の説明〕 増幅回路−一一一−−−ｍ＝−１０ 演算増幅器 −〜−−−−〜−−１２ オフセット醒圧蓄積コンデンサー−一０２信号保持コン
デンサ −〜−−−０３ 出願人 ウェスターン エレクトリック刀ムバニー
、インコーボレーテット
式増幅器のＭ酪化した回路構成図である。 第２図は第１図の回路が、φ１ なろ第１相。 ｆなわち有効出力位相状態にあるとぎに、能動状、四に
なっている部分の等画回路をかき直して示ｌ−た回路構
成図である。 第６図は第１図の回路が第２相φ２．すなわちオフセッ
ト電圧ゼロ調整位相状態にあるときに、能動状態に／、
ｊ゛つている部分の等価回路をかき直して示した回路構
成図である。 〔主要部分の符号の説明〕 増幅回路−一一一−−−ｍ＝−１０ 演算増幅器 −〜−−−−〜−−１２ オフセット醒圧蓄積コンデンサー−一０２信号保持コン
デンサ −〜−−−０３ 出願人 ウェスターン エレクトリック刀ムバニー
、インコーボレーテット
Claims (1)
- 【特許請求の範囲】 １、 反転入力端子（たとえば１４）、非反転入力端子
（たとえば１６）および出力端子（たとえは１８）を有
する演算増幅器（たとえば１２）を含む増幅回路（Ｔこ
とえば１０）にして、該回路は前記演算増幅器の電圧オ
フセットを補償するための切替コンデンサオフセット電
圧補償回路を含むものにおいて、一方の側が前記非反転
入力端子に接続されたオフセット電圧蓄積コンデンサ（
たとえばＣ２）と。 前記オフセット電５圧蓄積コンデンサの他方の側を第１
の電気パルス列（１ことえはφ１）に応答して基準電圧
に接続すると共に。 前記第１のパルス列と重なし）ない第２の電気パルス列
（たとえばφ２）に応答して１）１１記反転入力に接続
する手段（１ことえばＯｔ）と。 前記出力端−ｆ−の第１０側すなわち出力側に接続され
た・１６号保持コンデンサ（たとえはＣＮと。 前記信号保持コンデンサの他方の側すなち入力側を、前
記第１のパルス列に）芯答して前記基準電位に接続する
と共に、前記第２のパルス列に応答して前記反転入力に
接続する手段（Ｔことえは８２）と。 前記第２のパルス列に応答して、前記非反転入力端子を
前記基準電位に接続すると共に、前記第２のパルス列の
パルスが存在しないときには、前記非反転入力端子を前
記基準電位から切断する手段（γことえば８６）と。 前記反転入力端子に人力信号を与える手段（１ことえば
：］４）と、を有することを特徴とする演算増・商器を
有する増幅回路。 ２、特許請求の範７ｒｌ ’ｇ １項に記載され定回路
において、前記反転入力端子とＡｉｌ記信号保持コンデ
ンサ（ｆことえはＣ３）の前、杷人力画に接続されたコ
ンデンサ（たとえは（４）を有することを＠畝とする演
算増幅器をイ１′１゛る増ｍ回路。 ６ 特許請求の範囲第１項に記載された回路において、
前記パルス列の少なくとも１′つに応答して、前記演算
槽１ｌｖｉ器の出力オフセットを制限するようになって
いる演算槽１商器を有する増ｌ商回路。 ４、特許請求の範囲第ろ項に記載され１こ回路において
、前記反転入力端子と、前記信号保持コンデンサの前記
入力端との間に接続されたコンデンサ（たとえばＣ４）
を含むことを特徴とする演算増幅器を有する増１商回路
。
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| US346643 | 1999-07-01 |
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| JPS6315765B2 JPS6315765B2 (ja) | 1988-04-06 |
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Family Applications (1)
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|---|---|---|---|
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Country Status (6)
| Country | Link |
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