JPS58142611A - 演算増幅器を含む増幅回路 - Google Patents
演算増幅器を含む増幅回路Info
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- JPS58142611A JPS58142611A JP58015563A JP1556383A JPS58142611A JP S58142611 A JPS58142611 A JP S58142611A JP 58015563 A JP58015563 A JP 58015563A JP 1556383 A JP1556383 A JP 1556383A JP S58142611 A JPS58142611 A JP S58142611A
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- circuit
- inverting input
- pulse train
- input terminal
- capacitor
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- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
- G11C27/024—Sample-and-hold arrangements using a capacitive memory element
- G11C27/026—Sample-and-hold arrangements using a capacitive memory element associated with an amplifier
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の分野
本発明は一般的にいえば°、演算増1商器用のオフセッ
ト電圧をゼロにする回路に関するものであり、より具体
的には、大規模集積回路用に設計されたこの種演算増幅
器に関するものである。
ト電圧をゼロにする回路に関するものであり、より具体
的には、大規模集積回路用に設計されたこの種演算増幅
器に関するものである。
発明の背景
演算増幅器(・主動作中にオフセット電圧■offse
i、を生する。このオフセット電圧は出力がほとんどゼ
ロのときに反転入力と非反転入力との間に現れる′電圧
である。これは本質的には内部部品の不+jJ避的な不
整合によるものである。オフセット電圧があると出力信
号の電圧レベルに誤差を導入することになる。
i、を生する。このオフセット電圧は出力がほとんどゼ
ロのときに反転入力と非反転入力との間に現れる′電圧
である。これは本質的には内部部品の不+jJ避的な不
整合によるものである。オフセット電圧があると出力信
号の電圧レベルに誤差を導入することになる。
この問題は、高利得、高安定、低ノイズおよび広帯域と
いった特徴を有する高性能増幅器にとっては特に著しい
。その理由は、このオフセット電圧は少くとも信号に対
するのと同じ利得で増幅され、利得が大きくなるととも
にますます深刻な問題となるからである。
いった特徴を有する高性能増幅器にとっては特に著しい
。その理由は、このオフセット電圧は少くとも信号に対
するのと同じ利得で増幅され、利得が大きくなるととも
にますます深刻な問題となるからである。
このオフセット電圧を処理する従来の普通の方法は、出
力を反転入力に接続することによってゼロ調整位相中に
周期的に増幅器をリセットすることであった。この種の
方法は1ことえは、米国特許第4306196号に述べ
られている。しかしながら、この棟のリセット方法では
、もしゼロ調整位相中に出力がゼロになった場合、こ」
1を適当な信号レベルまでもどさねばならないという不
便な点がある。
力を反転入力に接続することによってゼロ調整位相中に
周期的に増幅器をリセットすることであった。この種の
方法は1ことえは、米国特許第4306196号に述べ
られている。しかしながら、この棟のリセット方法では
、もしゼロ調整位相中に出力がゼロになった場合、こ」
1を適当な信号レベルまでもどさねばならないという不
便な点がある。
こうすると増幅器のセトリング時間に悪影響をおよぼす
が、とりわけ9、容量性負荷を駆動する場合や、クロッ
ク信号のもれが無視できないような場合に著しい。
が、とりわけ9、容量性負荷を駆動する場合や、クロッ
ク信号のもれが無視できないような場合に著しい。
動作状態に対する悪影響を最小限にとどめたオフセット
電圧補償方法の1つは米国特許第3801919号や米
国特許第42455715号に記載されたような回路を
用いることである。これらの回路においては、出力にお
けるDC(直流)成分を連続的にフィルターによってと
り出し、この直流成分により入力オフセット電圧補償量
を連続的に調整するためこの直流成分を用いる。このよ
うなフィルターを用いた方法は回路が比較的複雑になる
。
電圧補償方法の1つは米国特許第3801919号や米
国特許第42455715号に記載されたような回路を
用いることである。これらの回路においては、出力にお
けるDC(直流)成分を連続的にフィルターによってと
り出し、この直流成分により入力オフセット電圧補償量
を連続的に調整するためこの直流成分を用いる。このよ
うなフィルターを用いた方法は回路が比較的複雑になる
。
発明の概要
本発明の増幅回路は、1つのクロック位相φ1 の間に
出力がサンプリングされ、別の位相の間にそれが保持さ
れてオフセット電圧がゼロになるように設計される。−
1l?トリング時間はそれほど悪影響を受けない。ゼロ
調整回路は、コンデンサ切替形式であり、帰還路は何ら
のフィルター機能を要求しないものである。この形式は
、比較的複雑でなく、集積回路チップ上においてもほと
んど面積を必要としない。
出力がサンプリングされ、別の位相の間にそれが保持さ
れてオフセット電圧がゼロになるように設計される。−
1l?トリング時間はそれほど悪影響を受けない。ゼロ
調整回路は、コンデンサ切替形式であり、帰還路は何ら
のフィルター機能を要求しないものである。この形式は
、比較的複雑でなく、集積回路チップ上においてもほと
んど面積を必要としない。
実施例の詳細な説明
第1図における増幅回路10には演算増幅器12が含ま
れ、それは反転入力端子14゜非反転入力端子16およ
び出力端子18を持つ。信号は図において入力コンデン
サC1で示される入力回路網をとおして回路10に加え
られる。入力回路網は切替式のコンデンサを含んでいて
もよい。非反転入力端子の一方の側には、オフセット電
圧蓄積コンデンサC2が接続されている。第1のスイッ
チS1 はオフセット電圧蓄積コンデンサC2の一方
の端子に接続されており、これにより、第1位相すなわ
ち有効出力位相電気パルス列φ1 のパルスφ1に応答
してC2を地気電位基準電圧に接続し、また第2位相す
なわち第1のパルス列φ1 とオーバーラツプしないオ
フセットゼロ調整位相電気パルス列φ2のパルスφ2に
応答して、 C2を反転入力端子14に接続する1、
第1スイツチS1 はFE T (電界効果トランジ
スタ)20.22で゛作られ、それらのゲートは、適当
なパルス列発生源からのパルス列φ1およびφ2によっ
てそれぞれアドレスされるが、このパルス列発生源は図
には示されていない。
れ、それは反転入力端子14゜非反転入力端子16およ
び出力端子18を持つ。信号は図において入力コンデン
サC1で示される入力回路網をとおして回路10に加え
られる。入力回路網は切替式のコンデンサを含んでいて
もよい。非反転入力端子の一方の側には、オフセット電
圧蓄積コンデンサC2が接続されている。第1のスイッ
チS1 はオフセット電圧蓄積コンデンサC2の一方
の端子に接続されており、これにより、第1位相すなわ
ち有効出力位相電気パルス列φ1 のパルスφ1に応答
してC2を地気電位基準電圧に接続し、また第2位相す
なわち第1のパルス列φ1 とオーバーラツプしないオ
フセットゼロ調整位相電気パルス列φ2のパルスφ2に
応答して、 C2を反転入力端子14に接続する1、
第1スイツチS1 はFE T (電界効果トランジ
スタ)20.22で゛作られ、それらのゲートは、適当
なパルス列発生源からのパルス列φ1およびφ2によっ
てそれぞれアドレスされるが、このパルス列発生源は図
には示されていない。
信号保持コンデンサー05 は一方の端子すなわち出力
側で出力端子18に接続されている。信号保持コンデン
サC3の他の側すなわち入力1t411は第2のスイッ
チS2 により、第1のパルス列φ1 に応答して接
地され、第2のパルス列φ2 に応答して反転入力14
に接続される。第2のスイッチS2 もまた2個のF
E’[’ 26. 28によって構成さ第1ているが
それらのli’ E ’l’には共通の節点があってそ
れが信号保持コンデンサ(シ3 の入力側に接、虎さt
しており、またそれらのl+l E ’rのゲートはそ
れぞれパルス列φ1およびφ2によって駆動される。
側で出力端子18に接続されている。信号保持コンデン
サC3の他の側すなわち入力1t411は第2のスイッ
チS2 により、第1のパルス列φ1 に応答して接
地され、第2のパルス列φ2 に応答して反転入力14
に接続される。第2のスイッチS2 もまた2個のF
E’[’ 26. 28によって構成さ第1ているが
それらのli’ E ’l’には共通の節点があってそ
れが信号保持コンデンサ(シ3 の入力側に接、虎さt
しており、またそれらのl+l E ’rのゲートはそ
れぞれパルス列φ1およびφ2によって駆動される。
第3のスイッチ83 は1ケのFET32で示されてお
り、これにはクロックもれ保償回路が含まれてもよいが
、このF E Tにより。
り、これにはクロックもれ保償回路が含まれてもよいが
、このF E Tにより。
第2のパルス列φ2 に応答して非反転入力16が接地
され、第1のパルス列φ1のφ1パルスが存在しない位
相φ1 においてはこのスイッチは開いている。
され、第1のパルス列φ1のφ1パルスが存在しない位
相φ1 においてはこのスイッチは開いている。
ν昂還回路網54は一方の測すなわち出力側jで出力ポ
ート18に接読され、他方の側すなわち入力側で第4の
スイッチの共通節点に接続されているが、そのスイッチ
は2つのFE’r36および38で構成さJl、それぞ
れパルス列φ1.ψ2に応答するようになっている。
ート18に接読され、他方の側すなわち入力側で第4の
スイッチの共通節点に接続されているが、そのスイッチ
は2つのFE’r36および38で構成さJl、それぞ
れパルス列φ1.ψ2に応答するようになっている。
第4のスイッチS4は第1のパルス列φ1に応答して、
φ1帰還回路網34の入力′醐を反転入力端子14に接
続し、第2のパルス列に応答してそれを接地電位に接続
する。
φ1帰還回路網34の入力′醐を反転入力端子14に接
続し、第2のパルス列に応答してそれを接地電位に接続
する。
第4のスイッチS4 を構成するトランジスタ36.
38の共通の節点は、(入力コンデンサC1で示す)入
力回路網の増幅器側に接続される。信号保持コンデンサ
C3の入力側と反転入力端子14との間にも51つのコ
ンデンサC4が接続されているが、それによって、2つ
のパルス列φ1とφ2とが重ならない時期においても負
帰還を維持し、クロックのもれに対して敏感にならない
ようにする。コンデンサC4はあったほうがよいが1本
発明を実施する際には本質的なものではない。
38の共通の節点は、(入力コンデンサC1で示す)入
力回路網の増幅器側に接続される。信号保持コンデンサ
C3の入力側と反転入力端子14との間にも51つのコ
ンデンサC4が接続されているが、それによって、2つ
のパルス列φ1とφ2とが重ならない時期においても負
帰還を維持し、クロックのもれに対して敏感にならない
ようにする。コンデンサC4はあったほうがよいが1本
発明を実施する際には本質的なものではない。
φ2 帰還回路網は一方の側すなわち出力側で出力端子
18に接続され、他方の1lllすなわち入力側で信号
保持コンデンサC3の入力側に接続されている。φ1お
よびφ2両者の帰還回路については以下に述べる。。
18に接続され、他方の1lllすなわち入力側で信号
保持コンデンサC3の入力側に接続されている。φ1お
よびφ2両者の帰還回路については以下に述べる。。
増幅回路10の動作を説明するには第2図および第3図
を参照するとわかりやすいが。
を参照するとわかりやすいが。
この図では、必要以」−に複雑になるのをできるだけさ
けるために9位相φ1.φ2のそれぞれに対して不動作
状態にある部分は省略されている。
けるために9位相φ1.φ2のそれぞれに対して不動作
状態にある部分は省略されている。
$2図は、φ1 相すなわち有効出力状態にある回路を
示しており、入力コンデンサC1からの入力信号にIF
確に対応した通常の出力信号が、出力端子18に現れる
。出カ信号しヘルVoutはコンデンサC3の両側に現
れる。
示しており、入力コンデンサC1からの入力信号にIF
確に対応した通常の出力信号が、出力端子18に現れる
。出カ信号しヘルVoutはコンデンサC3の両側に現
れる。
出力端子18からの信号はφ1 回路によって負帰還さ
れ、それによってφ1 相における演算増幅器12の伝
送特性が決められる。このφ1 帰還回路網は周知であ
り、切替式のコンデンサを含むこともあり得るが、φ1
負帰還回路網の特定の特性をここでこれ以上詳しくは
説明しないことにする。
れ、それによってφ1 相における演算増幅器12の伝
送特性が決められる。このφ1 帰還回路網は周知であ
り、切替式のコンデンサを含むこともあり得るが、φ1
負帰還回路網の特定の特性をここでこれ以上詳しくは
説明しないことにする。
さて、スイッチSi’、 S2. s3. s4
がパルス列によって駆動されてφ2 状態になると。
がパルス列によって駆動されてφ2 状態になると。
その結果得られる回路は、第6図に示したよ5なものに
1、[る。このとき、オフセット電圧蓄積コンデンサC
2は入力端子14.16にま1こがり接、読され非反転
入力端イ16は接地されろ。信号保持コンデンサ(26
は接]lL!、電位から切断されて1反転入力端子14
に接続される。この状態においては、オフセット′1扛
月7蓄積コンデンサC2の接地側は、非反転入力端子を
オフセット電圧と同じ大きさの電圧にまで引きもどす作
用をする。信号護持コンデンサC6を通して負帰還がか
かると、既にそのようになっていなければ反転入力端子
14を通常の仮想的接地電位レヘルにする1、さて、増
幅器10がφ1 相すなわらイ」効状態に戻ると、出力
重圧は1頁前のφ1 相の終r時の値と本質的には同じ
値で始まり、その間の差は微少な量の電荷の影響による
ものだけとなるが、その電荷は、直前のφ2 状態にお
いてオフセット電圧蓄A責コンデンサC2に現れ定オフ
セット補償電圧を調整するために必要となったものであ
る。通常の状態ではオフセット電圧レベルは信号電圧よ
りもはるかにゆっくりと変化する1、シへ−がってあら
ゆる実用的目的を考え1こ場合、保持された信号がこの
ような変化をうけても1人力信号電圧の増加による変化
と比べれは無視できる。オフセット電圧蓄積コンデンサ
C2は有効出力状態φ1 のときふ1こムニび他方の側
で接地されるので、この相のときにオフセット電圧の補
償を行うことになる。
1、[る。このとき、オフセット電圧蓄積コンデンサC
2は入力端子14.16にま1こがり接、読され非反転
入力端イ16は接地されろ。信号保持コンデンサ(26
は接]lL!、電位から切断されて1反転入力端子14
に接続される。この状態においては、オフセット′1扛
月7蓄積コンデンサC2の接地側は、非反転入力端子を
オフセット電圧と同じ大きさの電圧にまで引きもどす作
用をする。信号護持コンデンサC6を通して負帰還がか
かると、既にそのようになっていなければ反転入力端子
14を通常の仮想的接地電位レヘルにする1、さて、増
幅器10がφ1 相すなわらイ」効状態に戻ると、出力
重圧は1頁前のφ1 相の終r時の値と本質的には同じ
値で始まり、その間の差は微少な量の電荷の影響による
ものだけとなるが、その電荷は、直前のφ2 状態にお
いてオフセット電圧蓄A責コンデンサC2に現れ定オフ
セット補償電圧を調整するために必要となったものであ
る。通常の状態ではオフセット電圧レベルは信号電圧よ
りもはるかにゆっくりと変化する1、シへ−がってあら
ゆる実用的目的を考え1こ場合、保持された信号がこの
ような変化をうけても1人力信号電圧の増加による変化
と比べれは無視できる。オフセット電圧蓄積コンデンサ
C2は有効出力状態φ1 のときふ1こムニび他方の側
で接地されるので、この相のときにオフセット電圧の補
償を行うことになる。
ゼロ調整相φ2におけろφ2.帰還回路35は増幅器1
2の初y)の出力オフセット電圧の大きさがある値を越
えないようにするものであるが。
2の初y)の出力オフセット電圧の大きさがある値を越
えないようにするものであるが。
もしこれがなげJI、はこの電圧が増幅器12にとって
あまりにも大きすき゛るとき、許容動作領域限界からは
み出してしまうであろう。これは増幅器12が回路10
をゼロ利得状態にロックされてしまうことを防いでいる
。もしロックされてしまりムニときは、出力端子18に
はいかなる電圧変化もあられれないので。
あまりにも大きすき゛るとき、許容動作領域限界からは
み出してしまうであろう。これは増幅器12が回路10
をゼロ利得状態にロックされてしまうことを防いでいる
。もしロックされてしまりムニときは、出力端子18に
はいかなる電圧変化もあられれないので。
オフセットゼロ調整動作も全く機能しないことになる3
、初期出力オフセット電圧な1lilJ限するためには
、増幅器12の出力が、φ2 帰還回路35の作用によ
って本来のクリップ閾値内のある値でクリップされなけ
」1、ばならない。
、初期出力オフセット電圧な1lilJ限するためには
、増幅器12の出力が、φ2 帰還回路35の作用によ
って本来のクリップ閾値内のある値でクリップされなけ
」1、ばならない。
こういう作用をするクリップ回路についてはよく知られ
ているので、ここではこれ以−にくわしくはふれないこ
とにする。
ているので、ここではこれ以−にくわしくはふれないこ
とにする。
回路10の応用では、過大な′vJ期オフセット電圧の
問題が生じないような応用法もあるが、このときはφ2
帰還回路65を完全に省略することができる1、オフ
セット電圧は比較的ゆるやかに変化するので、φ1 帰
還回路を適当に変形してφ1 相のあいだだけ非線型の
負帰還をかけて、出力信号を制限することも可能である
。
問題が生じないような応用法もあるが、このときはφ2
帰還回路65を完全に省略することができる1、オフ
セット電圧は比較的ゆるやかに変化するので、φ1 帰
還回路を適当に変形してφ1 相のあいだだけ非線型の
負帰還をかけて、出力信号を制限することも可能である
。
回路10の重要な特徴としては出力18は決して直接に
は反転入力14に接続されないため、ゼロ調整相φ1
の間に本質的にゼロ出力になることは決しておきないと
い5点かある。この相における帰還は信号保持コンデン
サC3によってなさ」1.る。この帰還路には複雑な回
路構成は一切必要とならない。さらに、増幅器12の出
力はピロ調整動作のときにゼロにならず。
は反転入力14に接続されないため、ゼロ調整相φ1
の間に本質的にゼロ出力になることは決しておきないと
い5点かある。この相における帰還は信号保持コンデン
サC3によってなさ」1.る。この帰還路には複雑な回
路構成は一切必要とならない。さらに、増幅器12の出
力はピロ調整動作のときにゼロにならず。
1M前のφ1有効出力状態での出力レベルに保持されて
いるので、この増幅器のセトリング時間は、オフセット
電圧ゼロ調整動作が機能しているかぎりは、はとんど影
響を受けないことになる。信号に関していえば、パルス
列φ1.φ2はここでは約112 KHzと十分に高い
周波数であるので。
いるので、この増幅器のセトリング時間は、オフセット
電圧ゼロ調整動作が機能しているかぎりは、はとんど影
響を受けないことになる。信号に関していえば、パルス
列φ1.φ2はここでは約112 KHzと十分に高い
周波数であるので。
あらゆる実用」二の目的にてらしてみたとき。
このオフセット電圧補償動作は基本的には連続的に実行
されろことになる。
されろことになる。
一般的考祭
スイッチS1. S2. 83. 84を駆動するの
にφ1.φ2なる2つのパルス列が必要となるにすぎな
いという点は重要である。さらに。
にφ1.φ2なる2つのパルス列が必要となるにすぎな
いという点は重要である。さらに。
入力信号の印加点と接地点とは相互に交換可能であると
いうことも1回路100重要な特徴である。信号入力回
路が8回路10における輪 のようなコンデンサを含ま
ない場合は信号を周期的に接地する心安がなく、1i号
は連続的になり得ろ。
いうことも1回路100重要な特徴である。信号入力回
路が8回路10における輪 のようなコンデンサを含ま
ない場合は信号を周期的に接地する心安がなく、1i号
は連続的になり得ろ。
回路10のスイッチト:1. i;2 、 i島、
:;4は回路の複雑さとなめらかな動作とのかねあいを
注意深く考慮した結果、変形さね、ろといつこともあり
得ろように意図されているか、1男替弐のコンデンサ回
路膜a1の分野で通常の技術をもつ1こ人々にとっては
、2つの相φ1.φ2を得る適当な接続方法を実現する
1こめの別のスイッチの組合わせがあることは明白であ
ろう。スイッチ01. 32. S3. 64におけ
る様々なスイッチ動作は、他につけ加えたスイッチが受
けもったりまた一部を共有しムーリしてもよい。
:;4は回路の複雑さとなめらかな動作とのかねあいを
注意深く考慮した結果、変形さね、ろといつこともあり
得ろように意図されているか、1男替弐のコンデンサ回
路膜a1の分野で通常の技術をもつ1こ人々にとっては
、2つの相φ1.φ2を得る適当な接続方法を実現する
1こめの別のスイッチの組合わせがあることは明白であ
ろう。スイッチ01. 32. S3. 64におけ
る様々なスイッチ動作は、他につけ加えたスイッチが受
けもったりまた一部を共有しムーリしてもよい。
第1図は1本発明の一例として示した。コンデンサ切替
式増幅器のM酪化した回路構成図である。 第2図は第1図の回路が、φ1 なろ第1相。 fなわち有効出力位相状態にあるとぎに、能動状、四に
なっている部分の等画回路をかき直して示l−た回路構
成図である。 第6図は第1図の回路が第2相φ2.すなわちオフセッ
ト電圧ゼロ調整位相状態にあるときに、能動状態に/、
j゛つている部分の等価回路をかき直して示した回路構
成図である。 〔主要部分の符号の説明〕 増幅回路−一一一−−−m=−10 演算増幅器 −〜−−−−〜−−12 オフセット醒圧蓄積コンデンサー−一02信号保持コン
デンサ −〜−−−03 出願人 ウェスターン エレクトリック刀ムバニー
、インコーボレーテット
式増幅器のM酪化した回路構成図である。 第2図は第1図の回路が、φ1 なろ第1相。 fなわち有効出力位相状態にあるとぎに、能動状、四に
なっている部分の等画回路をかき直して示l−た回路構
成図である。 第6図は第1図の回路が第2相φ2.すなわちオフセッ
ト電圧ゼロ調整位相状態にあるときに、能動状態に/、
j゛つている部分の等価回路をかき直して示した回路構
成図である。 〔主要部分の符号の説明〕 増幅回路−一一一−−−m=−10 演算増幅器 −〜−−−−〜−−12 オフセット醒圧蓄積コンデンサー−一02信号保持コン
デンサ −〜−−−03 出願人 ウェスターン エレクトリック刀ムバニー
、インコーボレーテット
Claims (1)
- 【特許請求の範囲】 1、 反転入力端子(たとえば14)、非反転入力端子
(たとえば16)および出力端子(たとえは18)を有
する演算増幅器(たとえば12)を含む増幅回路(Tこ
とえば10)にして、該回路は前記演算増幅器の電圧オ
フセットを補償するための切替コンデンサオフセット電
圧補償回路を含むものにおいて、一方の側が前記非反転
入力端子に接続されたオフセット電圧蓄積コンデンサ(
たとえばC2)と。 前記オフセット電5圧蓄積コンデンサの他方の側を第1
の電気パルス列(1ことえはφ1)に応答して基準電圧
に接続すると共に。 前記第1のパルス列と重なし)ない第2の電気パルス列
(たとえばφ2)に応答して1)11記反転入力に接続
する手段(1ことえばOt)と。 前記出力端−f−の第10側すなわち出力側に接続され
た・16号保持コンデンサ(たとえはCNと。 前記信号保持コンデンサの他方の側すなち入力側を、前
記第1のパルス列に)芯答して前記基準電位に接続する
と共に、前記第2のパルス列に応答して前記反転入力に
接続する手段(Tことえは82)と。 前記第2のパルス列に応答して、前記非反転入力端子を
前記基準電位に接続すると共に、前記第2のパルス列の
パルスが存在しないときには、前記非反転入力端子を前
記基準電位から切断する手段(γことえば86)と。 前記反転入力端子に人力信号を与える手段(1ことえば
:]4)と、を有することを特徴とする演算増・商器を
有する増幅回路。 2、特許請求の範7rl ’g 1項に記載され定回路
において、前記反転入力端子とAil記信号保持コンデ
ンサ(fことえはC3)の前、杷人力画に接続されたコ
ンデンサ(たとえは(4)を有することを@畝とする演
算増幅器をイ1′1゛る増m回路。 6 特許請求の範囲第1項に記載された回路において、
前記パルス列の少なくとも1′つに応答して、前記演算
槽1lvi器の出力オフセットを制限するようになって
いる演算槽1商器を有する増l商回路。 4、特許請求の範囲第ろ項に記載され1こ回路において
、前記反転入力端子と、前記信号保持コンデンサの前記
入力端との間に接続されたコンデンサ(たとえばC4)
を含むことを特徴とする演算増幅器を有する増1商回路
。
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