JP3714688B2 - 制御フィードバック型電荷／電圧変換器 - Google Patents
制御フィードバック型電荷／電圧変換器 Download PDFInfo
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Description
【０００１】
【産業上の利用分野】
本発明は電荷／電圧変換器に関する。これらは、たとえば、電荷転送素子に使用される。
【０００２】
【従来の技術】
電荷／電圧変換器は読取りダイオード、即ち読取られる電荷を受けるダイオードと、読取り増幅器を備えている。ダイオードは拡散キャパシタンスＣｄを有しており、増幅器はゲインＧを有している。当分野の技術者には、電荷／電圧変換器の特性パラメータが、入力電荷と出力電圧とを関連づけるいわゆる換算係数であることは周知である。
【０００３】
換算係数の理論値はＦｃ＝Ｇ／Ｃｄである。
【０００４】
しかしながら、拡散キャパシタンスＣｄと並列に作用する寄生キャパシタンス（ダイオードの重なりキャパシタンスＣｒ、及び増幅器の入力にフィードバックされるミラー・キャパシタンスＣｍ）が存在するため、より正確な換算係数は次の関係式で与えられる。
【０００５】
Ｆｃ＝Ｇ／（Ｃｄ＋Ｃｒ＋Ｃｍ）
従来の技術によれば、ゲインＧは電荷転送素子を構成する構成要素の外部の抵抗Ｒを使用して調節される。この抵抗は読取り連鎖（ｃｈａｉｎ）のゲイン、帯域幅及び雑音を固定するものであり、この連鎖は電荷／電圧変換器に加えて、他の増幅器を含んでおり、この増幅器には低域フィルタがつながれ、このフィルタには２重相関サンプリング回路（double correlated sampling circuit）がつながれている。
【０００６】
【発明が解決しようとする課題】
このような素子にはさまざまな欠点がある。詳細にいえば、変換段でのゲインが低いため、連鎖全体の雑音特性は最適なものではない。これは増幅のほとんどが読取り増幅後に行われるからである。この問題は振幅の低い信号の処理を伴う用途では重大なものとなる。
【０００７】
本発明はこれらの課題を解決するものである。
【０００８】
【課題を解決するための手段】
本発明の目的は読取りダイオードと読取り増幅器を含んでいる電荷／電圧変換器であり、読取り増幅器はゲート電極が読取りダイオードに接続されており、ソースが素子の出力電圧が現れる点を備えているトランジスタを含んでいる。このトランジスタはゲートの電圧とソースの電圧の間の無負荷ゲインＧ0 を確保する。変換器は、読取り増幅器が読取りフェーズ中にＧ0 よりも大きなゲインＧをもたらすことを可能とする補助手段を含んでいることを特徴とする。
【０００９】
後述するこれらの補助手段は増幅器によって制御される電流発生器を備えている。
【００１０】
したがって、本発明の直接的な利点は読取り連鎖の雑音指数が低下することである。
【００１１】
本発明のその他の特徴及び利点は、添付図面を参照して行う好ましい実施例の以下の説明から明らかとなろう。
【００１２】
【実施例】
図１は従来技術の電荷／電圧変換器及びその読取り連鎖を示す。この図は領域Ｉ及びＩＩに分割されている。
【００１３】
領域Ｉの回路は電荷発生部品、たとえば、電荷転送素子に組み込まれている。領域ＩＩの回路は電荷発生部品とは別な外部部品である。
【００１４】
電荷／電圧変換器は電荷蓄積素子（図示せず）からの電荷Ｑを電圧Ｖｓに変換する。この電圧Ｖｓは電荷転送素子の出力Ａに現れる。
【００１５】
上述したように、電荷／電圧変換器は読取りダイオードと読取り増幅器を備えている。
【００１６】
読取り増幅器は、ゲートが読取りダイオードＤに接続されており、ドレインが供給電圧Ｖｄｄになっており、ソースが電荷転送素子の出力接点Ａに接続されているＭＯＳトランジスタＴ2 の形態となっている。
【００１７】
変換器のゲインは出力接点Ａと装置の接地の間におかれた抵抗Ｒを使用して調節される。
【００１８】
当分野の技術者には、ＭＯＳトランジスタＴ1 がゲートにおける制御信号Ｃ１の影響の下で、電荷Ｑの到着前にダイオードＤのコンデンサＣｄの事前充電を可能とすることが認識されよう。このトランジスタのドレインは供給電圧Ｖｒに接続されており、ソースは電荷Ｑの到着個所、すなわちダイオードの陰極とトランジスタＴ2 のゲートに接続されている。
【００１９】
電荷転送素子の外部読取り連鎖は、入力が接点Ａに接続されている高ゲインの増幅器１、入力が増幅器１の出力に接続されている低域フィルタ２、ならびに入力がフィルタ２の出力に接続されている２重相関サンプリング回路３を備えている。
【００２０】
低域フィルタ２及びサンプリング回路３は必ずしも、外部読取り連鎖に含まれるものではない。しかしながら、これらはきわめて低周波数の用途では必要なものである。
【００２１】
上述したように、電荷変換段のゲインはきわめて低い。一般に、これは無負荷ゲインＧ0 の半分であり、たとえば、約０．８５になる。
【００２２】
読取り連鎖の雑音は、主な増幅が読取り増幅後に生じるので、性能が並のものとなるようなものである。この問題は信号が弱い用途では深刻なものとなる。
【００２３】
図１において、寄生キャパシタンスＣｒ、Ｃｌ及びＣｐｃは点線の記号で示されている。
【００２４】
キャパシタンスＣｒはダイオードＤを中心とする全ての重なりキャパシタンスを表し、キャパシタンスＣｌはトランジスタＴ2 のソース−ゲート・キャパシタンスを表す。この場合、ゲインＧの読取り増幅器の入力へフィードバックされるミラー・キャパシタンスはＣｍ＝Ｃｌ（１−Ｇ）によって与えられる。キャパシタンスＣｐｃはトランジスタＴ1 のソース−ゲート・キャパシタンスを表す。寄生キャパシタンスＣｒ及びＣｍが存在することにより、換算係数Ｆｃが低下する。後述するように、本発明はこのような寄生キャパシタンスの効果を考慮することを可能とするという利点を有する。
【００２５】
図２は時間の関数として、従来技術による電荷／電圧変換器が検出した電圧Ｖｓを示す。
【００２６】
電荷／電圧変換の間に３つの時間間隔を規定することができる。これらは図２においてｔ1 、ｔ2 及びｔ3 という符号がつけられている。
【００２７】
間隔ｔ1 はダイオードＤのコンデンサＣｄの事前充電の期間であり、この期間の間、トランジスタＴ1 は導通している。この間隔ｔ1 中に受け取る電圧Ｖｓは読取り増幅器の出力に現れるものである。
【００２８】
間隔ｔ2 の間、ダイオードは浮動状態であり、電荷が流れることができる。
【００２９】
間隔ｔ3 の間、電荷／電圧変換の希望する信号が発生する。従来技術によれば、読取り連鎖は３つの間隔ｔ1 、ｔ2 及びｔ3 の間に、トランジスタＴ2 のゲートに現れる信号を増幅する。
【００３０】
したがって、間隔ｔ1 の間、連鎖のゲインが高ければ、増幅された電圧は飽和することがある。
【００３１】
読取り連鎖で増幅を行う各種の回路の固有の緩和率のため、間隔ｔ2 及びｔ 3 の間、高いレベルの雑音が残存する。この場合、飽和を回避するために連鎖のゲインを制限するか（この場合、希望する信号が対応して弱くなる）、増幅を抑制するために間隔ｔ3 の間各種の増幅器の供給電圧を排除するか（この場合、補足回路が必要となる）が必要となる。
【００３２】
図３は本発明の好ましい実施例による電荷／電圧変換を示す。図１と同様に、図３は２つの領域Ｉ及びＩＩに分割されている。領域Ｉの回路は電荷発生部品に組み込まれており、領域ＩＩの回路は電荷発生部品とは別の部品である。しかしながら、本発明は領域ＩＩの回路も電荷発生部品に組み込まれている他の実施例にも関連している。
【００３３】
トランジスタＴ1 、ダイオードＤ及びトランジスタＴ2 は、上述と同様に接続されている。
【００３４】
電荷発生部品に組み込まれているＭＯＳトランジスタＴ3 のドレインはトランジスタＴ2 のソースに接続されており、ソースは装置のアースに接続されている。装置外部の独立した部品の形態であることが好ましい、ゲインがＫの増幅器４の入力はトランジスタＴ2 のソースに接続されており、出力はトランジスタＴ3 のゲートに接続されている。
【００３５】
従来技術と同様に、電荷転送素子の出力接点ＡはトランジスタＴ2 のソース及び図に示されていない外部増幅連鎖に接続されている。
【００３６】
読取りトランジスタＴ2 は正の無負荷ゲインＧ0 を備えている。トランジスタＴ3 はインバータとして働く。このトランジスタは値がそのゲートに印加される電圧によって調節できる利点を有する電流源として機能する。これによって、出力電圧Ｖｓの動特性を最適に調節することができる。インバータとして取り付けられているトランジスタＴ3 は−Ｇ1 （Ｇ1 は正の値である）に等しい無負荷ゲインを有している。電圧ＶｄはダイオードＤの接点における電圧であり、電圧ＶｋはゲインがＫの増幅器４の出力に現れるものである。したがって、
Ｖｋ＝Ｋ・Ｖｓ
及び
Ｖｓ＝Ｇ0 ・Ｖｄ−Ｇ1 ・Ｖｋ
であり、
Ｖｓ＝Ｇ0 ・Ｖｄ／（１＋Ｇ1 ・Ｋ）
となる。
【００３７】
本発明による読取り増幅器のゲインは次式によって与えられる。
【００３８】
Ｇ＝Ｇ0 ／（１＋Ｋ・Ｇ1 ）
トランジスタＴ2 及びＴ3 は同一であることが好ましく、その場合には、Ｇ 1 とＧ0 も同一となる。
【００３９】
本発明によれば、増幅器４のゲインＫはこれが増幅を行う時間間隔によって左右される。増幅器４はゲインを制御信号Ｃ２の関数として変更することを可能とする、本明細書で説明する必要がない回路を含んでいる。
【００４０】
図４は時間の関数として、本発明の好ましい実施例による電荷／電圧変換器が検出した電圧を示す。
【００４１】
間隔ｔ1 の間、増幅器４のゲインＫは高い正の値、たとえば、Ｋ＝１０を有している。この場合、ゲインＧはほぼ１／Ｋに等しくなり、これはゼロに近い。変換器の出力接点Ａで検出される電圧Ｖｓも、したがって、きわめて低くなる。
【００４２】
結果として、読取り連鎖の増幅は従来技術のように制限されなくなる。
【００４３】
間隔ｔ2 及びｔ3 の間、ゲインＫはゲインＧをゲインＧ0 よりも大きくするために、若干負の値となる。Ｇは１よりも大きいことが好ましい。Ｋの値は、たとえば、−０．２とすることができる。この場合、検出される値Ｖｓは従来技術よりもはるかに高く有利である。
【００４４】
前述したように、換算係数を次のように書くことができる。
【００４５】
Ｆｃ＝Ｇ／（Ｃｄ＋Ｃｒ＋Ｃｍ）
ただし、Ｃｍ＝（１−Ｇ）・Ｃｌである。
【００４６】
したがって、次式が得られる。
【００４７】
Ｆｃ＝Ｇ／（Ｃｄ＋Ｃｒ＋（１−Ｇ）Ｃｌ）
換算係数はゲインＧを増加させるだけでなく、ミラー・キャパシタンスＣｍの本発明による効果によっても改善される。ＧがＧ0 と１の間の値の場合、Ｃｍは減少し、Ｇ＝１の場合、Ｃｍは打ち消され、Ｇ＞１の場合、Ｃｍは負の値を取り、キャパシタンスＣｄ及びＣｒの効果を補償することが可能となる。
【００４８】
【発明の効果】
本発明の利点の１つは、したがって、ミラー・キャパシタンスＣｍを使用して、換算係数を増加できることである。
【００４９】
従来技術において、ミラー・キャパシタンスの効果は換算係数を減少させる。したがって、このキャパシタンスを減少させることが必要である。当分野の技術者には、これを達成するには、このトランジスタＴ2 を小さいサイズのものとしなければならないことが周知である。しかしながら、これを行うと、トランジスタの制御ゲートで印加される電位の直線性が劣化することとなり、これによって、出力電圧Ｖｓの特性が劣化することとなる。本発明はこの欠点を解決する。
【００５０】
本発明の他の利点はゲート−ソース・キャパシタンスＣｌが従来技術による読取りトランジスタのものよりも大きい読取りトランジスタＴ2 を使用できることである。この場合、このようなトランジスタの寸法は従来技術で使用されていたトランジスタのものよりも大きくすることができ、したがって、出力電圧Ｖｓの動特性を改善することができる。
【図面の簡単な説明】
【図１】従来技術の電荷／電圧変換器及びその読取り連鎖の図である。
【図２】従来技術による電荷／電圧変換器が時間の関数として検出した電圧の図である。
【図３】本発明の好ましい実施例による電荷／電圧変換の図である。
【図４】本発明の好ましい実施例による電荷／電圧変換器が時間の関数として検出した電圧の図である。
【産業上の利用分野】
本発明は電荷／電圧変換器に関する。これらは、たとえば、電荷転送素子に使用される。
【０００２】
【従来の技術】
電荷／電圧変換器は読取りダイオード、即ち読取られる電荷を受けるダイオードと、読取り増幅器を備えている。ダイオードは拡散キャパシタンスＣｄを有しており、増幅器はゲインＧを有している。当分野の技術者には、電荷／電圧変換器の特性パラメータが、入力電荷と出力電圧とを関連づけるいわゆる換算係数であることは周知である。
【０００３】
換算係数の理論値はＦｃ＝Ｇ／Ｃｄである。
【０００４】
しかしながら、拡散キャパシタンスＣｄと並列に作用する寄生キャパシタンス（ダイオードの重なりキャパシタンスＣｒ、及び増幅器の入力にフィードバックされるミラー・キャパシタンスＣｍ）が存在するため、より正確な換算係数は次の関係式で与えられる。
【０００５】
Ｆｃ＝Ｇ／（Ｃｄ＋Ｃｒ＋Ｃｍ）
従来の技術によれば、ゲインＧは電荷転送素子を構成する構成要素の外部の抵抗Ｒを使用して調節される。この抵抗は読取り連鎖（ｃｈａｉｎ）のゲイン、帯域幅及び雑音を固定するものであり、この連鎖は電荷／電圧変換器に加えて、他の増幅器を含んでおり、この増幅器には低域フィルタがつながれ、このフィルタには２重相関サンプリング回路（double correlated sampling circuit）がつながれている。
【０００６】
【発明が解決しようとする課題】
このような素子にはさまざまな欠点がある。詳細にいえば、変換段でのゲインが低いため、連鎖全体の雑音特性は最適なものではない。これは増幅のほとんどが読取り増幅後に行われるからである。この問題は振幅の低い信号の処理を伴う用途では重大なものとなる。
【０００７】
本発明はこれらの課題を解決するものである。
【０００８】
【課題を解決するための手段】
本発明の目的は読取りダイオードと読取り増幅器を含んでいる電荷／電圧変換器であり、読取り増幅器はゲート電極が読取りダイオードに接続されており、ソースが素子の出力電圧が現れる点を備えているトランジスタを含んでいる。このトランジスタはゲートの電圧とソースの電圧の間の無負荷ゲインＧ0 を確保する。変換器は、読取り増幅器が読取りフェーズ中にＧ0 よりも大きなゲインＧをもたらすことを可能とする補助手段を含んでいることを特徴とする。
【０００９】
後述するこれらの補助手段は増幅器によって制御される電流発生器を備えている。
【００１０】
したがって、本発明の直接的な利点は読取り連鎖の雑音指数が低下することである。
【００１１】
本発明のその他の特徴及び利点は、添付図面を参照して行う好ましい実施例の以下の説明から明らかとなろう。
【００１２】
【実施例】
図１は従来技術の電荷／電圧変換器及びその読取り連鎖を示す。この図は領域Ｉ及びＩＩに分割されている。
【００１３】
領域Ｉの回路は電荷発生部品、たとえば、電荷転送素子に組み込まれている。領域ＩＩの回路は電荷発生部品とは別な外部部品である。
【００１４】
電荷／電圧変換器は電荷蓄積素子（図示せず）からの電荷Ｑを電圧Ｖｓに変換する。この電圧Ｖｓは電荷転送素子の出力Ａに現れる。
【００１５】
上述したように、電荷／電圧変換器は読取りダイオードと読取り増幅器を備えている。
【００１６】
読取り増幅器は、ゲートが読取りダイオードＤに接続されており、ドレインが供給電圧Ｖｄｄになっており、ソースが電荷転送素子の出力接点Ａに接続されているＭＯＳトランジスタＴ2 の形態となっている。
【００１７】
変換器のゲインは出力接点Ａと装置の接地の間におかれた抵抗Ｒを使用して調節される。
【００１８】
当分野の技術者には、ＭＯＳトランジスタＴ1 がゲートにおける制御信号Ｃ１の影響の下で、電荷Ｑの到着前にダイオードＤのコンデンサＣｄの事前充電を可能とすることが認識されよう。このトランジスタのドレインは供給電圧Ｖｒに接続されており、ソースは電荷Ｑの到着個所、すなわちダイオードの陰極とトランジスタＴ2 のゲートに接続されている。
【００１９】
電荷転送素子の外部読取り連鎖は、入力が接点Ａに接続されている高ゲインの増幅器１、入力が増幅器１の出力に接続されている低域フィルタ２、ならびに入力がフィルタ２の出力に接続されている２重相関サンプリング回路３を備えている。
【００２０】
低域フィルタ２及びサンプリング回路３は必ずしも、外部読取り連鎖に含まれるものではない。しかしながら、これらはきわめて低周波数の用途では必要なものである。
【００２１】
上述したように、電荷変換段のゲインはきわめて低い。一般に、これは無負荷ゲインＧ0 の半分であり、たとえば、約０．８５になる。
【００２２】
読取り連鎖の雑音は、主な増幅が読取り増幅後に生じるので、性能が並のものとなるようなものである。この問題は信号が弱い用途では深刻なものとなる。
【００２３】
図１において、寄生キャパシタンスＣｒ、Ｃｌ及びＣｐｃは点線の記号で示されている。
【００２４】
キャパシタンスＣｒはダイオードＤを中心とする全ての重なりキャパシタンスを表し、キャパシタンスＣｌはトランジスタＴ2 のソース−ゲート・キャパシタンスを表す。この場合、ゲインＧの読取り増幅器の入力へフィードバックされるミラー・キャパシタンスはＣｍ＝Ｃｌ（１−Ｇ）によって与えられる。キャパシタンスＣｐｃはトランジスタＴ1 のソース−ゲート・キャパシタンスを表す。寄生キャパシタンスＣｒ及びＣｍが存在することにより、換算係数Ｆｃが低下する。後述するように、本発明はこのような寄生キャパシタンスの効果を考慮することを可能とするという利点を有する。
【００２５】
図２は時間の関数として、従来技術による電荷／電圧変換器が検出した電圧Ｖｓを示す。
【００２６】
電荷／電圧変換の間に３つの時間間隔を規定することができる。これらは図２においてｔ1 、ｔ2 及びｔ3 という符号がつけられている。
【００２７】
間隔ｔ1 はダイオードＤのコンデンサＣｄの事前充電の期間であり、この期間の間、トランジスタＴ1 は導通している。この間隔ｔ1 中に受け取る電圧Ｖｓは読取り増幅器の出力に現れるものである。
【００２８】
間隔ｔ2 の間、ダイオードは浮動状態であり、電荷が流れることができる。
【００２９】
間隔ｔ3 の間、電荷／電圧変換の希望する信号が発生する。従来技術によれば、読取り連鎖は３つの間隔ｔ1 、ｔ2 及びｔ3 の間に、トランジスタＴ2 のゲートに現れる信号を増幅する。
【００３０】
したがって、間隔ｔ1 の間、連鎖のゲインが高ければ、増幅された電圧は飽和することがある。
【００３１】
読取り連鎖で増幅を行う各種の回路の固有の緩和率のため、間隔ｔ2 及びｔ 3 の間、高いレベルの雑音が残存する。この場合、飽和を回避するために連鎖のゲインを制限するか（この場合、希望する信号が対応して弱くなる）、増幅を抑制するために間隔ｔ3 の間各種の増幅器の供給電圧を排除するか（この場合、補足回路が必要となる）が必要となる。
【００３２】
図３は本発明の好ましい実施例による電荷／電圧変換を示す。図１と同様に、図３は２つの領域Ｉ及びＩＩに分割されている。領域Ｉの回路は電荷発生部品に組み込まれており、領域ＩＩの回路は電荷発生部品とは別の部品である。しかしながら、本発明は領域ＩＩの回路も電荷発生部品に組み込まれている他の実施例にも関連している。
【００３３】
トランジスタＴ1 、ダイオードＤ及びトランジスタＴ2 は、上述と同様に接続されている。
【００３４】
電荷発生部品に組み込まれているＭＯＳトランジスタＴ3 のドレインはトランジスタＴ2 のソースに接続されており、ソースは装置のアースに接続されている。装置外部の独立した部品の形態であることが好ましい、ゲインがＫの増幅器４の入力はトランジスタＴ2 のソースに接続されており、出力はトランジスタＴ3 のゲートに接続されている。
【００３５】
従来技術と同様に、電荷転送素子の出力接点ＡはトランジスタＴ2 のソース及び図に示されていない外部増幅連鎖に接続されている。
【００３６】
読取りトランジスタＴ2 は正の無負荷ゲインＧ0 を備えている。トランジスタＴ3 はインバータとして働く。このトランジスタは値がそのゲートに印加される電圧によって調節できる利点を有する電流源として機能する。これによって、出力電圧Ｖｓの動特性を最適に調節することができる。インバータとして取り付けられているトランジスタＴ3 は−Ｇ1 （Ｇ1 は正の値である）に等しい無負荷ゲインを有している。電圧ＶｄはダイオードＤの接点における電圧であり、電圧ＶｋはゲインがＫの増幅器４の出力に現れるものである。したがって、
Ｖｋ＝Ｋ・Ｖｓ
及び
Ｖｓ＝Ｇ0 ・Ｖｄ−Ｇ1 ・Ｖｋ
であり、
Ｖｓ＝Ｇ0 ・Ｖｄ／（１＋Ｇ1 ・Ｋ）
となる。
【００３７】
本発明による読取り増幅器のゲインは次式によって与えられる。
【００３８】
Ｇ＝Ｇ0 ／（１＋Ｋ・Ｇ1 ）
トランジスタＴ2 及びＴ3 は同一であることが好ましく、その場合には、Ｇ 1 とＧ0 も同一となる。
【００３９】
本発明によれば、増幅器４のゲインＫはこれが増幅を行う時間間隔によって左右される。増幅器４はゲインを制御信号Ｃ２の関数として変更することを可能とする、本明細書で説明する必要がない回路を含んでいる。
【００４０】
図４は時間の関数として、本発明の好ましい実施例による電荷／電圧変換器が検出した電圧を示す。
【００４１】
間隔ｔ1 の間、増幅器４のゲインＫは高い正の値、たとえば、Ｋ＝１０を有している。この場合、ゲインＧはほぼ１／Ｋに等しくなり、これはゼロに近い。変換器の出力接点Ａで検出される電圧Ｖｓも、したがって、きわめて低くなる。
【００４２】
結果として、読取り連鎖の増幅は従来技術のように制限されなくなる。
【００４３】
間隔ｔ2 及びｔ3 の間、ゲインＫはゲインＧをゲインＧ0 よりも大きくするために、若干負の値となる。Ｇは１よりも大きいことが好ましい。Ｋの値は、たとえば、−０．２とすることができる。この場合、検出される値Ｖｓは従来技術よりもはるかに高く有利である。
【００４４】
前述したように、換算係数を次のように書くことができる。
【００４５】
Ｆｃ＝Ｇ／（Ｃｄ＋Ｃｒ＋Ｃｍ）
ただし、Ｃｍ＝（１−Ｇ）・Ｃｌである。
【００４６】
したがって、次式が得られる。
【００４７】
Ｆｃ＝Ｇ／（Ｃｄ＋Ｃｒ＋（１−Ｇ）Ｃｌ）
換算係数はゲインＧを増加させるだけでなく、ミラー・キャパシタンスＣｍの本発明による効果によっても改善される。ＧがＧ0 と１の間の値の場合、Ｃｍは減少し、Ｇ＝１の場合、Ｃｍは打ち消され、Ｇ＞１の場合、Ｃｍは負の値を取り、キャパシタンスＣｄ及びＣｒの効果を補償することが可能となる。
【００４８】
【発明の効果】
本発明の利点の１つは、したがって、ミラー・キャパシタンスＣｍを使用して、換算係数を増加できることである。
【００４９】
従来技術において、ミラー・キャパシタンスの効果は換算係数を減少させる。したがって、このキャパシタンスを減少させることが必要である。当分野の技術者には、これを達成するには、このトランジスタＴ2 を小さいサイズのものとしなければならないことが周知である。しかしながら、これを行うと、トランジスタの制御ゲートで印加される電位の直線性が劣化することとなり、これによって、出力電圧Ｖｓの特性が劣化することとなる。本発明はこの欠点を解決する。
【００５０】
本発明の他の利点はゲート−ソース・キャパシタンスＣｌが従来技術による読取りトランジスタのものよりも大きい読取りトランジスタＴ2 を使用できることである。この場合、このようなトランジスタの寸法は従来技術で使用されていたトランジスタのものよりも大きくすることができ、したがって、出力電圧Ｖｓの動特性を改善することができる。
【図面の簡単な説明】
【図１】従来技術の電荷／電圧変換器及びその読取り連鎖の図である。
【図２】従来技術による電荷／電圧変換器が時間の関数として検出した電圧の図である。
【図３】本発明の好ましい実施例による電荷／電圧変換の図である。
【図４】本発明の好ましい実施例による電荷／電圧変換器が時間の関数として検出した電圧の図である。
Claims (5)
- 両端に電圧Ｖｄが現れる読取りダイオード（Ｄ）と、無負荷ゲインＧ０ を有し、ゲートが前記読取りダイオードに接続されていて前記電圧Ｖｄが該ゲートに印加されるようになっており、ソースが電荷／電圧変換装置の出力電圧Ｖｓを収集する個所（Ａ）である読取りトランジスタ（Ｔ ２ ）を含んでおり、ダイオード（Ｄ）のキャパシタンス（Ｃｄ）の事前充電が行われる第１の間隔（ｔ １ ）、ダイオードが浮動電位にある第２の間隔（ｔ ２ ）、電荷／電圧変換によって得られた信号が読み取られる第３の間隔（ｔ ３ ）という３つの時間間隔で該電荷／電圧変換が行われる電荷／電圧変換装置であって、前記変換装置が、制御されたゲインＫを与える増幅器（４）、及びインバータとして接続され、無負荷ゲインを−Ｇ１に等しくするトランジスタ（Ｔ ３ ）を有し、ゲインＫを与える前記増幅器の入力は出力電圧Ｖｓが収集される個所（Ａ）に接続され、前記増幅器の出力はインバータとして接続された前記トランジスタ（Ｔ ３ ）のゲートに接続されており、このトランジスタのドレインはゲインＫを与える前記増幅器に接続され、ソースはアースされており、前記ゲインＧが
Ｇ＝Ｇ０／（１＋Ｋ・Ｇ１）
で与えられ、ゲインＫを与える前記増幅器が、このゲインＫを第２及び第３の間隔（ｔ ２ 、ｔ ３ ）の間負にして、ゲインＧがＧ０より大きくなるようにし、かつこのゲインＫを第１の間隔（ｔ １ ）の間正にして、ゲインＧがこの第１の間隔の間ゼロにほぼ等しくなるようにすることを可能とするゲイン制御回路に結合されていることを特徴とする電荷／電圧変換装置。 - 前記読取りトランジスタ（Ｔ ２ ）及び前記インバータとして接続されているトランジスタ（Ｔ ３ ）がＭＯＳトランジスタであることを特徴とする、請求項１に記載の装置。
- 前記読取りトランジスタ（Ｔ ２ ）及び前記インバータとして接続されているトランジスタ（Ｔ ３ ）が同一のものであり、それによってゲインＧ１がゲインＧ０と等しくなることを特徴とする、請求項２に記載の装置。
- ゲインＧ０が０．８５にほぼ等しく、ゲインＫが第２及び第３間隔（ｔ ２ 、ｔ ３ ）の間 -０．２にほぼ等しく、第１の間隔（ｔ １ ）の間１０にほぼ等しいことを特徴とする、請求項３に記載の装置。
- 請求項１〜４のいずれか１項に記載の装置を有する電荷転送素子。
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