JPS636957B2 - - Google Patents
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- JPS636957B2 JPS636957B2 JP55132932A JP13293280A JPS636957B2 JP S636957 B2 JPS636957 B2 JP S636957B2 JP 55132932 A JP55132932 A JP 55132932A JP 13293280 A JP13293280 A JP 13293280A JP S636957 B2 JPS636957 B2 JP S636957B2
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- mos transistor
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- 239000003990 capacitor Substances 0.000 claims description 23
- 239000000758 substrate Substances 0.000 claims description 21
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 9
- 238000005070 sampling Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000003321 amplification Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
- G11C27/024—Sample-and-hold arrangements using a capacitive memory element
Landscapes
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は、PCMオーデイオ装置に用いられる
高精度（14〜16ビツト）、高速（10μsec以下）の
DAコンバータ、ADコンバータ用のサンプルホ
ールド回路に関し、詳しくはその歪率低減を図つ
たものである。
高精度（14〜16ビツト）、高速（10μsec以下）の
DAコンバータ、ADコンバータ用のサンプルホ
ールド回路に関し、詳しくはその歪率低減を図つ
たものである。
第１図は、従来のサンプルホールド回路であ
る。図において１は入力信号、２はＮチヤネル
MOSトランジスタでサンプリング用スイツチと
して用いられる。３はホールド用コンデンサ、４
は出力端子、５ａはMOSトランジスタ２のゲー
ト駆動用電源、５ｂはMOSトランジスタ２のサ
ブストレート電極のバイアス電源である。入力信
号１はMOSトランジスタ２のサンプリング期間
（ON）中にホールド用コンデンサ３を充電する。
出力端子４には、コンデンサ３の端子電圧がホー
ルド信号として取出される。
る。図において１は入力信号、２はＮチヤネル
MOSトランジスタでサンプリング用スイツチと
して用いられる。３はホールド用コンデンサ、４
は出力端子、５ａはMOSトランジスタ２のゲー
ト駆動用電源、５ｂはMOSトランジスタ２のサ
ブストレート電極のバイアス電源である。入力信
号１はMOSトランジスタ２のサンプリング期間
（ON）中にホールド用コンデンサ３を充電する。
出力端子４には、コンデンサ３の端子電圧がホー
ルド信号として取出される。
この従来回路においては、一般に歪が発生し問
題となる。第２図はオーデイオ信号用サンプルホ
ールド回路の歪率の一例である。これは第１図の
回路を用いMOSトランジスタ２を略20KHzで開
閉させ、ホールド用コンデンサ３を略200PFとし
た場合である。第２図からわかるように、歪率は
略1KHzを超えると急激に増加する。すでに一般
的にこれらの歪率に関する公知のものとして挙げ
られている原因の第１は、MOSトランジスタ２
のオン抵抗RONとホールド用コンデンサ３の容量
CHとで形成する時定数RON・CHが、サンプリング
周期に較べて過大なため、ホールド用コンデンサ
３の端子に現われるホールド電圧は、入力電圧に
一致せず誤差を生ずることである。公知の第２の
原因は、ホールド用コンデンサ３の端子電圧を受
けて増巾、出力する第１図には省略して示したバ
ツフアーアンプのスリユーレイト（Slew rate）
の不足、直線性の不足等によるものである。しか
し、これらの公知の原因を解析して予測される歪
率に較べて、第２図に示す歪率は過大であり、他
の未知の原因が関与していることが予想された。
題となる。第２図はオーデイオ信号用サンプルホ
ールド回路の歪率の一例である。これは第１図の
回路を用いMOSトランジスタ２を略20KHzで開
閉させ、ホールド用コンデンサ３を略200PFとし
た場合である。第２図からわかるように、歪率は
略1KHzを超えると急激に増加する。すでに一般
的にこれらの歪率に関する公知のものとして挙げ
られている原因の第１は、MOSトランジスタ２
のオン抵抗RONとホールド用コンデンサ３の容量
CHとで形成する時定数RON・CHが、サンプリング
周期に較べて過大なため、ホールド用コンデンサ
３の端子に現われるホールド電圧は、入力電圧に
一致せず誤差を生ずることである。公知の第２の
原因は、ホールド用コンデンサ３の端子電圧を受
けて増巾、出力する第１図には省略して示したバ
ツフアーアンプのスリユーレイト（Slew rate）
の不足、直線性の不足等によるものである。しか
し、これらの公知の原因を解析して予測される歪
率に較べて、第２図に示す歪率は過大であり、他
の未知の原因が関与していることが予想された。
本発明の目的は、サンプルホールド回路の歪率
に関する未知の原因を解明し、それに対して対策
を立て歪率低減を図つたサンプルホールド回路を
提供することにある。
に関する未知の原因を解明し、それに対して対策
を立て歪率低減を図つたサンプルホールド回路を
提供することにある。
発明者らは、第１図の基本的回路を用いて、新
たな歪率の原因を解明し、その改善索を提供し得
た。すなわち、前述の時定数RON・CHやバツクア
ンプのスリユーレイト等の不足という原因以外
に、MOSトランジスタ２の各種電極間静電容量、
すなわちドレインおよびソースとゲート間容量お
よびサブストレート電極間容量等の非直線性およ
びMOSトランジスタ内部抵抗の非直線性等が原
因となつていることがわかつた。
たな歪率の原因を解明し、その改善索を提供し得
た。すなわち、前述の時定数RON・CHやバツクア
ンプのスリユーレイト等の不足という原因以外
に、MOSトランジスタ２の各種電極間静電容量、
すなわちドレインおよびソースとゲート間容量お
よびサブストレート電極間容量等の非直線性およ
びMOSトランジスタ内部抵抗の非直線性等が原
因となつていることがわかつた。
第３図および第４図を用いてこれらの電極間容
量を説明する。第３図はＮチヤネルMOSトラン
ジスタ２の原理的断面図である。６はＰ型シリコ
ンサブストレート（基板）、７はサブストレート
電極、８および９はＮ型拡散部分、１０および１
１は、夫々Ｎ型拡散部分８および９にコンタクト
されたアルミニユーム電極でソースおよびドレイ
ン電極を構成する。１２はゲート電極である。１
３はアルミニユーム電極１０，１１とシリコン部
６とを絶縁するために設けられた酸化シリコン
（SiO2）膜である。
量を説明する。第３図はＮチヤネルMOSトラン
ジスタ２の原理的断面図である。６はＰ型シリコ
ンサブストレート（基板）、７はサブストレート
電極、８および９はＮ型拡散部分、１０および１
１は、夫々Ｎ型拡散部分８および９にコンタクト
されたアルミニユーム電極でソースおよびドレイ
ン電極を構成する。１２はゲート電極である。１
３はアルミニユーム電極１０，１１とシリコン部
６とを絶縁するために設けられた酸化シリコン
（SiO2）膜である。
図示された静電容量１４および１５は、Ｎ型拡
散部分８及び９とＰ型シリコンサブストレート６
間の接合容量であり、周知のように、第４図に示
すような可変容量ダイオード特性を示す。これが
第１の歪率劣化原因である。この接合容量１４及
び１５は、回路的には第１図に示すように等価的
に接続される。第１図において入力信号１はこれ
らの接合容量１４および１５に印加され、その電
圧に応じて各静電容量値を変化させる。接合容量
１４および１５のバイアス電源５ｂの内部インピ
ーダンスを無視すれば、等価的にホールド用コン
デンサ３に、また接合容量１５は入力信号１にそ
れぞれ並列に接続されるので、ホールド用コンデ
ンサ３は等価的に非直線静電容量となる。前述の
ようにホールド容量の充電時定数CH・RONが不足
すると歪が発生するが、これが非直線性を示す
と、歪率はさらに劣化するのである。一般に高
速、高精度サンプルホールド回路では、この充電
時定数を充分に少さく設計することは困難なの
で、上記の歪の発生は避けられない場合が多い。
また、MOSトランジスタ２の代りにバイポーラ
トランジスタを用いた場合でも、１４，１５に相
当する接合容量はコレクタおよびエミツタとベー
ス間に存在するので同様の歪は発生し、本発明の
効果的な適用が必要とされかつ可能なのである。
散部分８及び９とＰ型シリコンサブストレート６
間の接合容量であり、周知のように、第４図に示
すような可変容量ダイオード特性を示す。これが
第１の歪率劣化原因である。この接合容量１４及
び１５は、回路的には第１図に示すように等価的
に接続される。第１図において入力信号１はこれ
らの接合容量１４および１５に印加され、その電
圧に応じて各静電容量値を変化させる。接合容量
１４および１５のバイアス電源５ｂの内部インピ
ーダンスを無視すれば、等価的にホールド用コン
デンサ３に、また接合容量１５は入力信号１にそ
れぞれ並列に接続されるので、ホールド用コンデ
ンサ３は等価的に非直線静電容量となる。前述の
ようにホールド容量の充電時定数CH・RONが不足
すると歪が発生するが、これが非直線性を示す
と、歪率はさらに劣化するのである。一般に高
速、高精度サンプルホールド回路では、この充電
時定数を充分に少さく設計することは困難なの
で、上記の歪の発生は避けられない場合が多い。
また、MOSトランジスタ２の代りにバイポーラ
トランジスタを用いた場合でも、１４，１５に相
当する接合容量はコレクタおよびエミツタとベー
ス間に存在するので同様の歪は発生し、本発明の
効果的な適用が必要とされかつ可能なのである。
歪発生の第２の原因は、MOSトランジスタ２
のオン抵抗RON電圧依存性（非直線）である。す
なわち、ＮチヤネルのMOSトランジスタ２では、
その内部抵抗（ドレインとソース間）は第５図の
曲線１６の如く変化する。したがつて、１７に示
す如き矩形波を第１図のゲート用駆動源５として
ゲート電極１２に印加すれば、その負のピークで
は大きな内部抵抗ROFFを示しMOSトランジスタ
２はOFF状態になる。正のピークではRONを示
し、ON状態となる。しかし、第１図にて、入力
信号１が印加されている場合は、ドレインおよび
ソース電圧は入力信号１の電圧と相似的に変化す
るので、これらとゲート間のNetの電圧は５ａの
矩形波電圧と入力電圧の和が印加されたことにな
る。したがつて、第５図の矩形波１７は入力電圧
によつて揺すられることになる。この結果、RON
は入力電圧に応じて変化するので、充電時定数
RON・CHも変化し、歪が発生することになる。
のオン抵抗RON電圧依存性（非直線）である。す
なわち、ＮチヤネルのMOSトランジスタ２では、
その内部抵抗（ドレインとソース間）は第５図の
曲線１６の如く変化する。したがつて、１７に示
す如き矩形波を第１図のゲート用駆動源５として
ゲート電極１２に印加すれば、その負のピークで
は大きな内部抵抗ROFFを示しMOSトランジスタ
２はOFF状態になる。正のピークではRONを示
し、ON状態となる。しかし、第１図にて、入力
信号１が印加されている場合は、ドレインおよび
ソース電圧は入力信号１の電圧と相似的に変化す
るので、これらとゲート間のNetの電圧は５ａの
矩形波電圧と入力電圧の和が印加されたことにな
る。したがつて、第５図の矩形波１７は入力電圧
によつて揺すられることになる。この結果、RON
は入力電圧に応じて変化するので、充電時定数
RON・CHも変化し、歪が発生することになる。
歪発生の第３の原因は、ゲート容量の非直線性
である。第３図において、１８〜２０は、ゲート
電極１２が、酸化シリコン膜１３を介して、ソー
ス、サブストレートおよびドレインとの間に形成
する静電容量で、これらをケント容量（MOS容
量）と呼ぶ。ゲート容量の一部は等価的にホール
ド用コンデンサ３に並列に入るので、そこには入
力電圧成分が充電されることになる。一方、ゲー
ト容量は周知のように電圧依存性を示し、ゲート
電極１２には１７のような大振巾矩形波の正と負
のピーク値に対応して異なつた値を示す。したが
つて充電時定数CH・RONを変化せしめ、前述と同
様の理由で歪発生を伴うのである。
である。第３図において、１８〜２０は、ゲート
電極１２が、酸化シリコン膜１３を介して、ソー
ス、サブストレートおよびドレインとの間に形成
する静電容量で、これらをケント容量（MOS容
量）と呼ぶ。ゲート容量の一部は等価的にホール
ド用コンデンサ３に並列に入るので、そこには入
力電圧成分が充電されることになる。一方、ゲー
ト容量は周知のように電圧依存性を示し、ゲート
電極１２には１７のような大振巾矩形波の正と負
のピーク値に対応して異なつた値を示す。したが
つて充電時定数CH・RONを変化せしめ、前述と同
様の理由で歪発生を伴うのである。
以上、３種数の歪発生因子につき説明したが、
何れも充電時定数CH・RONの変動が原因であつ
た。したがつてこれらの歪の除去索を抜本的に考
えてみると、接合容量およびゲート容量に関して
は、これらに充電された入力信号電荷が容量値が
変動する際、ホールド用コンデンサ３に向かつて
流出したり流入したりしてホールド用コンデンサ
３の端子電圧に変化せしめることが原因であるか
ら、接合容量およびゲート容量に入力信号電荷が
たまらないようにすればよいことがわかる。RON
についは、ゲートとドレインおよびソース間に入
力信号電圧成分が印加されないようにすればこれ
を一定に保ち得、歪の原因とはならないことがわ
かる。
何れも充電時定数CH・RONの変動が原因であつ
た。したがつてこれらの歪の除去索を抜本的に考
えてみると、接合容量およびゲート容量に関して
は、これらに充電された入力信号電荷が容量値が
変動する際、ホールド用コンデンサ３に向かつて
流出したり流入したりしてホールド用コンデンサ
３の端子電圧に変化せしめることが原因であるか
ら、接合容量およびゲート容量に入力信号電荷が
たまらないようにすればよいことがわかる。RON
についは、ゲートとドレインおよびソース間に入
力信号電圧成分が印加されないようにすればこれ
を一定に保ち得、歪の原因とはならないことがわ
かる。
第６図は本発明の原理的構成図である。第１図
の従来回路と異なり、ゲート電極（ゲート駆動用
電源５ａ）およびサブストレート電極（バイアス
電源５ｂ）に入力信号が印加されている。ホール
ド用コンデンサ３は、MOSトランジスタ２を介
して入力信号１がサンプリング充電される結果、
ホールド用コンデンサ３の端子電圧は入力電圧と
ほぼひとしい。したがつてMOSトランジスタ２
の４個の電極端子間の何れの間にも入力電圧成分
は印加されることはない。即ち、前述の歪の原因
が除去されたのである。
の従来回路と異なり、ゲート電極（ゲート駆動用
電源５ａ）およびサブストレート電極（バイアス
電源５ｂ）に入力信号が印加されている。ホール
ド用コンデンサ３は、MOSトランジスタ２を介
して入力信号１がサンプリング充電される結果、
ホールド用コンデンサ３の端子電圧は入力電圧と
ほぼひとしい。したがつてMOSトランジスタ２
の４個の電極端子間の何れの間にも入力電圧成分
は印加されることはない。即ち、前述の歪の原因
が除去されたのである。
第７図は本発明の効果を示す実験結果である。
曲線２１は第１図の従来例における歪率である。
曲線２２は第６図に示す本発明による歪率で、略
１桁近い改善が行われている。曲線２３は第６図
においてゲート駆動用電源５ａの一端に入力信号
を接続せず接地した場合、曲線２４は同様にサブ
ストレートバイアス電源５ｂの正極側を入力信号
を接続せず接地した場合である。何れも曲線２２
と２１の中間的歪率を示し、一部歪率の補償が行
われたことを示している。
曲線２１は第１図の従来例における歪率である。
曲線２２は第６図に示す本発明による歪率で、略
１桁近い改善が行われている。曲線２３は第６図
においてゲート駆動用電源５ａの一端に入力信号
を接続せず接地した場合、曲線２４は同様にサブ
ストレートバイアス電源５ｂの正極側を入力信号
を接続せず接地した場合である。何れも曲線２２
と２１の中間的歪率を示し、一部歪率の補償が行
われたことを示している。
曲線２２において、入力信号周波数が略3KHz
以上で歪率が増大している原因は、前述したホー
ルド用コンデンサ３の充電時定数RON・CHが充分
小さくないことや、出力端子４からの信号を取り
だすために接続される第８図のバツフアアンプ２
５のスリユーレイト等が不足するためで、さら
に、RONの少いMOSトランジスタや、高性能のバ
ツフアアンプを用いれば自動的に改善される筋合
のものである。また、周波数15KHz附近に現われ
る歪率の一時的減少は、第８図に示した出力例に
接続された低域通過フイルタ２６の影響によるも
のである。第８図は第６図の具体的回路例であ
る。２７，２８は入力信号１を交流的にサブスト
レート電極に接続するためのコンデンサ及び抵
抗、２９，３０は入力信号１とゲート駆動用（信
号）電源５ａを分圧、加算するための抵抗、３１
は該加算によつてゲートに印加されるべき入力信
号振巾の減衰を補うための増巾器である。
以上で歪率が増大している原因は、前述したホー
ルド用コンデンサ３の充電時定数RON・CHが充分
小さくないことや、出力端子４からの信号を取り
だすために接続される第８図のバツフアアンプ２
５のスリユーレイト等が不足するためで、さら
に、RONの少いMOSトランジスタや、高性能のバ
ツフアアンプを用いれば自動的に改善される筋合
のものである。また、周波数15KHz附近に現われ
る歪率の一時的減少は、第８図に示した出力例に
接続された低域通過フイルタ２６の影響によるも
のである。第８図は第６図の具体的回路例であ
る。２７，２８は入力信号１を交流的にサブスト
レート電極に接続するためのコンデンサ及び抵
抗、２９，３０は入力信号１とゲート駆動用（信
号）電源５ａを分圧、加算するための抵抗、３１
は該加算によつてゲートに印加されるべき入力信
号振巾の減衰を補うための増巾器である。
以上、本発明の原理回路（第６図）、その具体
的回路（第８図）および歪率の測定結果（第７
図）により、本発明の効果を説明した。最近では
IC技術の進歩により、MOSトランジスタ２の替
りに一般にＣ−MOSトランミツシヨンゲート
（Transmission gate）が用いられる傾向がみら
れる。第９図はこれを用いた第６図に対応する回
路である。２′はCMOS化のためMOSトランジス
タ２と並列に接続されたＰチヤネルMOSトラン
ジスタ、５a′は５ａと逆位相のMOSトランジス
タ２′のゲート駆動用電源、５b′は５ｂとは逆極
性のサブストレートバイアス電源である。かかる
接続においては、MOSトランジスタ２′と２は同
時に開閉動作を行う。この際、MOSトランジス
タ２と２′の特性は相補的なのでそれらの非直線
は互に打ち消され、結果的に歪率が少くなる。た
とえば第５図に関連して説明したオン抵抗が入力
信号電圧で揺すられて発生する歪成分は、互に打
ち消され減少する。しかし、かかる打ち消し作用
は、素子特性がばらつくため完全に行われること
はなく、従つて前述した本発明の効果は依然とし
て確認されるのである。
的回路（第８図）および歪率の測定結果（第７
図）により、本発明の効果を説明した。最近では
IC技術の進歩により、MOSトランジスタ２の替
りに一般にＣ−MOSトランミツシヨンゲート
（Transmission gate）が用いられる傾向がみら
れる。第９図はこれを用いた第６図に対応する回
路である。２′はCMOS化のためMOSトランジス
タ２と並列に接続されたＰチヤネルMOSトラン
ジスタ、５a′は５ａと逆位相のMOSトランジス
タ２′のゲート駆動用電源、５b′は５ｂとは逆極
性のサブストレートバイアス電源である。かかる
接続においては、MOSトランジスタ２′と２は同
時に開閉動作を行う。この際、MOSトランジス
タ２と２′の特性は相補的なのでそれらの非直線
は互に打ち消され、結果的に歪率が少くなる。た
とえば第５図に関連して説明したオン抵抗が入力
信号電圧で揺すられて発生する歪成分は、互に打
ち消され減少する。しかし、かかる打ち消し作用
は、素子特性がばらつくため完全に行われること
はなく、従つて前述した本発明の効果は依然とし
て確認されるのである。
第１０図は本発明の他の実施例である。第６図
乃至第９図ではゲートおよびサブストレート電極
に入力信号１を重畳して印加したが、ホールド用
コンデンサ３の端子電圧も入力信号１とほぼ等し
いので、この重畳すべき電圧としてホールド電圧
を用いてもよい。第１０図は第６図と比べてサブ
ストレート電極に増巾器２５の出力より減衰又は
バツフアー増巾回路３２を介して入力信号電圧成
分を印加した場合である。
乃至第９図ではゲートおよびサブストレート電極
に入力信号１を重畳して印加したが、ホールド用
コンデンサ３の端子電圧も入力信号１とほぼ等し
いので、この重畳すべき電圧としてホールド電圧
を用いてもよい。第１０図は第６図と比べてサブ
ストレート電極に増巾器２５の出力より減衰又は
バツフアー増巾回路３２を介して入力信号電圧成
分を印加した場合である。
第１１図は第１０図とは逆にゲート電極に増巾
器２５の出力を減衰回路またはバツフアー増巾回
路３２′を介して入力信号成分を印加した場合で
ある。
器２５の出力を減衰回路またはバツフアー増巾回
路３２′を介して入力信号成分を印加した場合で
ある。
第１２図はゲート電極およびサブストレート電
極の双方に増巾器２５の出力を減衰回路またはバ
ツフアー増巾回路３２および３２′を介して入力
信号成分を印加した場合である何れの回路構成も
第７図の曲線２２に示す効果にほぼひとしい効果
が得られる。
極の双方に増巾器２５の出力を減衰回路またはバ
ツフアー増巾回路３２および３２′を介して入力
信号成分を印加した場合である何れの回路構成も
第７図の曲線２２に示す効果にほぼひとしい効果
が得られる。
以上、本発明の効果は半導体スイツチング素子
を用いた際に各種電極間静電容量並に、オン抵抗
等の非直線によつて発生する歪成分を除去出来る
ということに要約される。
を用いた際に各種電極間静電容量並に、オン抵抗
等の非直線によつて発生する歪成分を除去出来る
ということに要約される。
なお、第６図、第８図乃至第１２図等において
ケントおよびサブストレート端子に印加すべき入
力信号電圧成分は、厳密に入力振巾と等しい必要
はなく、その大きさが異つていると本発明の効果
が多少減少はするが依然として存在し、歪率の改
善目標レベルに応じ適宜設定出来る。
ケントおよびサブストレート端子に印加すべき入
力信号電圧成分は、厳密に入力振巾と等しい必要
はなく、その大きさが異つていると本発明の効果
が多少減少はするが依然として存在し、歪率の改
善目標レベルに応じ適宜設定出来る。
第１図は公知のサンプルホールド回路、第２図
は第１図の歪率測定結果例を示す図、第３図は第
１図に用いられるMOSトランジスタの断面図、
第４図は第３図における接合容量の電圧依存特性
図、第５図は第３図におけるチヤネル抵抗の電圧
依存特性図とゲート駆動波形図、第６図は本発明
の原理的回路図、第７図は本発明の効果を示す歪
率測定結果を示す図、第８図は本発明の具体的回
路図、第９図はＣ−MOS素子を用いた本発明の
原理的回路図、第１０図乃至第１２図は本発明の
他の具体的実施例の回路図である。 １：入力信号、２：MOSトランジスタ、３：
ホールド用コンデンサ、４：出力端子、５ａ，５
a′：ゲート駆動用電源、５ｂ，５b′：バイアス電
源。
は第１図の歪率測定結果例を示す図、第３図は第
１図に用いられるMOSトランジスタの断面図、
第４図は第３図における接合容量の電圧依存特性
図、第５図は第３図におけるチヤネル抵抗の電圧
依存特性図とゲート駆動波形図、第６図は本発明
の原理的回路図、第７図は本発明の効果を示す歪
率測定結果を示す図、第８図は本発明の具体的回
路図、第９図はＣ−MOS素子を用いた本発明の
原理的回路図、第１０図乃至第１２図は本発明の
他の具体的実施例の回路図である。 １：入力信号、２：MOSトランジスタ、３：
ホールド用コンデンサ、４：出力端子、５ａ，５
a′：ゲート駆動用電源、５ｂ，５b′：バイアス電
源。
Claims (1)
- 【特許請求の範囲】 １ 入力信号が供給される入力端子と、出力信号
を発生する出力端子と、サブストレート電極及び
ゲート電極を有するMOSトランジスタと； MOSトランジスタのゲート電極に接続された
ゲート駆動用電源と； MOSトランジスタのサブストレート電極に接
続されたバイアス電源と； MOSトランジスタの出力端子に接続されたホ
ールド用コンデンサと； MOSトランジスタの入力端子に供給された入
力信号と出力端子に発生する入力信号のいずれか
一方を、MOSトランジスタのサブストレート電
極に供給する第１の供給手段と；を備えたサンプ
ルホールド回路において、 MOSトランジスタの入力端子に供給された入
力信号を、MOSトランジスタのゲート電極に供
給する第２の供給手段を備えていることを特徴と
するサンプルホールド回路。 ２ 入力信号が供給される入力端子と、出力信号
を発生する出力端子と、サブストレート電極及び
ゲート電極を有するMOSトランジスタと； MOSトランジスタのゲート電極に接続された
ゲート駆動用電源と； MOSトランジスタのサブストレート電極に接
続されたバイアス電源と； MOSトランジスタの出力端子に接続されたホ
ールド用コンデンサと； MOSトランジスタの入力端子に供給された入
力信号と出力端子に発生する入力信号のいずれか
一方をMOSトランジスタのサブストレート電極
に供給する第１の供給手段と；を備えたサンプル
ホールド回路において、 MOSトランジスタの出力端子に発生した出力
信号を、MOSトランジスタのゲート電極に供給
する第２の供給手段を備えていることを特徴とす
るサンプルホールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55132932A JPS5760593A (en) | 1980-09-26 | 1980-09-26 | Sample holding circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55132932A JPS5760593A (en) | 1980-09-26 | 1980-09-26 | Sample holding circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5760593A JPS5760593A (en) | 1982-04-12 |
| JPS636957B2 true JPS636957B2 (ja) | 1988-02-13 |
Family
ID=15092863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55132932A Granted JPS5760593A (en) | 1980-09-26 | 1980-09-26 | Sample holding circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5760593A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0728990Y2 (ja) * | 1990-05-19 | 1995-07-05 | 高島屋日発工業株式会社 | 自動車用内装材 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2833070B2 (ja) * | 1989-10-12 | 1998-12-09 | 横河電機株式会社 | トラック／ホールド回路 |
| US5479121A (en) * | 1995-02-27 | 1995-12-26 | Industrial Technology Research Institute | Compensating circuit for MOSFET analog switches |
| US6329848B1 (en) * | 2000-04-27 | 2001-12-11 | Maxim Integrated Products, Inc. | Sample and hold circuits and methods |
| US7773332B2 (en) * | 2003-11-21 | 2010-08-10 | Agere Systems Inc. | Long hold time sample and hold circuits |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54107246A (en) * | 1978-02-09 | 1979-08-22 | Matsushita Electric Ind Co Ltd | Analogue switch and sample hold circuit using it |
-
1980
- 1980-09-26 JP JP55132932A patent/JPS5760593A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54107246A (en) * | 1978-02-09 | 1979-08-22 | Matsushita Electric Ind Co Ltd | Analogue switch and sample hold circuit using it |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0728990Y2 (ja) * | 1990-05-19 | 1995-07-05 | 高島屋日発工業株式会社 | 自動車用内装材 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5760593A (en) | 1982-04-12 |
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