JP2518320Y2 - 接合形ｆｅｔ入力バッファ - Google Patents
接合形ｆｅｔ入力バッファInfo
- Publication number
- JP2518320Y2 JP2518320Y2 JP3694990U JP3694990U JP2518320Y2 JP 2518320 Y2 JP2518320 Y2 JP 2518320Y2 JP 3694990 U JP3694990 U JP 3694990U JP 3694990 U JP3694990 U JP 3694990U JP 2518320 Y2 JP2518320 Y2 JP 2518320Y2
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- JP
- Japan
- Prior art keywords
- junction
- fet
- input buffer
- gate
- capacitance
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Description
【考案の詳細な説明】 「産業上の利用分野」 この考案は例えばデジタル回路とアナログ回路とが混
在している半導体集積回路を試験する装置において、そ
の半導体集積回路の出力信号を高入力インピーダンスで
入力するために用いられ、ソースフオロワ接続された接
合形FETよりなる入力バッファに関する。
在している半導体集積回路を試験する装置において、そ
の半導体集積回路の出力信号を高入力インピーダンスで
入力するために用いられ、ソースフオロワ接続された接
合形FETよりなる入力バッファに関する。
「従来の技術」 高入力インピーダンスを得るためには、接合形FETを
ソースフオロワで用いるのが一般的である。すなわち、
第５図に示すように、Ｎチャネル接合形FET11のドレイ
ンは電源12に接続され、ソースは定電流源13に接続され
ると共に出力端子14に接続され、ゲートは抵抗器15を通
じて信号源16に接続される。抵抗器15はFET11のゲート
から信号源16側を見た時の抵抗を示す。
ソースフオロワで用いるのが一般的である。すなわち、
第５図に示すように、Ｎチャネル接合形FET11のドレイ
ンは電源12に接続され、ソースは定電流源13に接続され
ると共に出力端子14に接続され、ゲートは抵抗器15を通
じて信号源16に接続される。抵抗器15はFET11のゲート
から信号源16側を見た時の抵抗を示す。
このような入力バッファにおいて、FET11のドレイン
−ゲート間に容量Cgdが存在する。このため第５図の入
力バッファは第６図に示すように信号源16が抵抗器15を
通じてFET11の入力インピーダンス17に接続され、その
入力インピーダンス17は抵抗器と容量Cgdとの並列回路
で表わせる。従って信号源16側の抵抗器15と容量Cgdと
で積分器が構成される。ドレイン−ゲート間の容量Cgd
はFET11のPN接合容量を含むため、FETのゲート電位、つ
まり入力信号振幅により容量Cgdの大きさが変化する。
よって抵抗器15と容量Cgdとの時定数が入力信号振幅に
より変化し、入出力の線形性が劣化する。
−ゲート間に容量Cgdが存在する。このため第５図の入
力バッファは第６図に示すように信号源16が抵抗器15を
通じてFET11の入力インピーダンス17に接続され、その
入力インピーダンス17は抵抗器と容量Cgdとの並列回路
で表わせる。従って信号源16側の抵抗器15と容量Cgdと
で積分器が構成される。ドレイン−ゲート間の容量Cgd
はFET11のPN接合容量を含むため、FETのゲート電位、つ
まり入力信号振幅により容量Cgdの大きさが変化する。
よって抵抗器15と容量Cgdとの時定数が入力信号振幅に
より変化し、入出力の線形性が劣化する。
「課題を解決するための手段」 この考案によれば、ソースフオロワの接合形FET入力
バッファにおいて、そのFETのゲートに、PN接合を有す
る補償用素子が接続され、その補償用素子のPN接合はゲ
ートから見てFETのゲートおよびドレイン間のPN接合と
逆極性とされてあり、その補償用素子のPN接合に逆バイ
アスが与えられている。
バッファにおいて、そのFETのゲートに、PN接合を有す
る補償用素子が接続され、その補償用素子のPN接合はゲ
ートから見てFETのゲートおよびドレイン間のPN接合と
逆極性とされてあり、その補償用素子のPN接合に逆バイ
アスが与えられている。
「実施例」 第１図にこの考案の実施例を示し、第４図と対応する
部分に同一符号を付けてある。この考案においては、FE
T11のゲートに、PN接合を有する補償用素子としてPN接
合ダイオード18の陰極が接続され、ダイオード18の陽極
は電源19の負側に接続される。つまり、FET11のゲート
およびドレイン間のPN接合は、点線でダイオードを示す
ように、その陽極側がゲートで、陰極側がドレインであ
り、FET11のゲートから見て、ゲートおよびドレイン間
のPN接合と、ダイオード18のPN接合とは逆極性であり、
かつダイオード18のPN接合に電源19で逆バイアスが与え
られている。
部分に同一符号を付けてある。この考案においては、FE
T11のゲートに、PN接合を有する補償用素子としてPN接
合ダイオード18の陰極が接続され、ダイオード18の陽極
は電源19の負側に接続される。つまり、FET11のゲート
およびドレイン間のPN接合は、点線でダイオードを示す
ように、その陽極側がゲートで、陰極側がドレインであ
り、FET11のゲートから見て、ゲートおよびドレイン間
のPN接合と、ダイオード18のPN接合とは逆極性であり、
かつダイオード18のPN接合に電源19で逆バイアスが与え
られている。
この第１図の構成によれば、第６図に示した等価回路
において、第２図に示すようにドレイン−ゲート間容量
Cgdと並列にダイオード18のPN接合容量Cdが接続された
状態となり、FET11の電位変化に応じてドレイン−ゲー
ト間容量CgdとPN接合容量Cdとが逆に変化する。つま
り、例えばゲート電位が上昇すると、容量Cgdは大とな
り、容量Cdは逆に小となる。従って容量Cgdと容量Cdと
の並列容量Cgd＋Cdがほゞ一定になり、入力信号振幅に
より、信号源側抵抗器15と容量Cgd＋Cdとの時定数はほ
とんど変化せず、少なくとも従来の入力バッファより変
化が小さくなり、入力信号振幅による非線形性が低減す
る。
において、第２図に示すようにドレイン−ゲート間容量
Cgdと並列にダイオード18のPN接合容量Cdが接続された
状態となり、FET11の電位変化に応じてドレイン−ゲー
ト間容量CgdとPN接合容量Cdとが逆に変化する。つま
り、例えばゲート電位が上昇すると、容量Cgdは大とな
り、容量Cdは逆に小となる。従って容量Cgdと容量Cdと
の並列容量Cgd＋Cdがほゞ一定になり、入力信号振幅に
より、信号源側抵抗器15と容量Cgd＋Cdとの時定数はほ
とんど変化せず、少なくとも従来の入力バッファより変
化が小さくなり、入力信号振幅による非線形性が低減す
る。
PN接合を有する補償用素子としてはダイオードのみな
らず、第３図Ａに示すように接合形FETのドレイン−ソ
ース間を短絡したもの、あるいは第３図Ｂに示すように
トランジスタのベース−コレクタ間を短絡したもの、ま
たは第３図Ｃに示すように、トランジスタのベース−エ
ミッタ間を短絡したものなどを用いてもよい。更に上述
ではFET11としてＮチャネルのものを使用したが、Ｐチ
ャネルFETを使用した入力バッファにも、この考案を適
用できる。その例を第４図に第１図と対応する部分に同
一符号を付けて示し、重複説明を省略する。
らず、第３図Ａに示すように接合形FETのドレイン−ソ
ース間を短絡したもの、あるいは第３図Ｂに示すように
トランジスタのベース−コレクタ間を短絡したもの、ま
たは第３図Ｃに示すように、トランジスタのベース−エ
ミッタ間を短絡したものなどを用いてもよい。更に上述
ではFET11としてＮチャネルのものを使用したが、Ｐチ
ャネルFETを使用した入力バッファにも、この考案を適
用できる。その例を第４図に第１図と対応する部分に同
一符号を付けて示し、重複説明を省略する。
「考案の効果」 以上述べたように、この考案によればソースフオロワ
の入力バッファにおけるFETのゲートに、そのゲート−
ドレイン間PN接合と、ゲート電圧変化に対し、逆に変化
するようにPN接合を有する補償用素子が接続されている
ため、入力信号振幅変化に対し、信号源側の抵抗とゲー
トの入力側の容量との時定数が従来のものよりも変化が
小さくなり、それだけ入出力特性の直接性がよくなる。
の入力バッファにおけるFETのゲートに、そのゲート−
ドレイン間PN接合と、ゲート電圧変化に対し、逆に変化
するようにPN接合を有する補償用素子が接続されている
ため、入力信号振幅変化に対し、信号源側の抵抗とゲー
トの入力側の容量との時定数が従来のものよりも変化が
小さくなり、それだけ入出力特性の直接性がよくなる。
第１図はこの考案の実施例を示す接続図、第２図はその
等価回路図、第３図は補償用素子の他の例を示す図、第
４図はこの考案の他の実施例を示す接続図、第５図は従
来の入力バッファを示す接続図、第６図はその等価回路
図である。
等価回路図、第３図は補償用素子の他の例を示す図、第
４図はこの考案の他の実施例を示す接続図、第５図は従
来の入力バッファを示す接続図、第６図はその等価回路
図である。
Claims (1)
- 【請求項１】ソースフオロワの接合形FET入力バッファ
において、 そのFETのゲートおよびドレイン間のPN接合と逆極性のP
N接合を有する補償用素子が、上記FETのゲートに接続さ
れ、 その補償用素子のPN接合に逆バイアスが与えられている
ことを特徴とするソースフオロワの接合形FET入力バッ
ファ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3694990U JP2518320Y2 (ja) | 1990-04-04 | 1990-04-04 | 接合形ｆｅｔ入力バッファ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3694990U JP2518320Y2 (ja) | 1990-04-04 | 1990-04-04 | 接合形ｆｅｔ入力バッファ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03128321U JPH03128321U (ja) | 1991-12-24 |
| JP2518320Y2 true JP2518320Y2 (ja) | 1996-11-27 |
Family
ID=31543632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3694990U Expired - Lifetime JP2518320Y2 (ja) | 1990-04-04 | 1990-04-04 | 接合形ｆｅｔ入力バッファ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2518320Y2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10800446B2 (en) | 2018-05-01 | 2020-10-13 | Ford Global Technologies, Llc | Methods and apparatus to modify steering assist of a hydraulic power steering system |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009097108A (ja) * | 2007-10-16 | 2009-05-07 | Satoshi Tsuchiya | ビーズ織り用ビーズ供給装置 |
| JP2018186376A (ja) * | 2017-04-25 | 2018-11-22 | 新日本無線株式会社 | 増幅回路 |
-
1990
- 1990-04-04 JP JP3694990U patent/JP2518320Y2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10800446B2 (en) | 2018-05-01 | 2020-10-13 | Ford Global Technologies, Llc | Methods and apparatus to modify steering assist of a hydraulic power steering system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03128321U (ja) | 1991-12-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
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