JP2018186376A

JP2018186376A - 増幅回路

Info

Publication number: JP2018186376A
Application number: JP2017086518A
Authority: JP
Inventors: 高夫杉野; Takao Sugino; 征幸佐藤; Masayuki Sato
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2017-04-25
Filing date: 2017-04-25
Publication date: 2018-11-22

Abstract

【課題】増幅回路の増幅素子として接合型電界効果トランジスタ又はバイポーラトランジスタを用いた場合に、ゲートとドレインの間又はベースとコレクタの間に生じる接合容量の充放電を起因とする波形歪を抑制することができる増幅回路を提供する。【解決手段】接合型電界効果トランジスタ３と、入力端子２に接続された接合型電界効果トランジスタ３のゲートと電源端子１の間に接続され、入力端子２に印加される入力電圧に応じて容量値が変化する可変容量素子４と、を備えた。可変容量素子４としては、例えばダイオードやソースとドレインを共通接続した接合型電界効果トランジスタが好適である。【選択図】図１

Description

本発明は、高インピーダンスのセンサ信号を増幅する用途のオペアンプや、低歪み増幅を必要とするオーディオ用途のオペアンプ等に用いて好適な増幅回路に関する。

上述した増幅回路に用いられる増幅素子には、バイポーラトランジスタ、ＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）型電界効果トランジスタ、接合型電界効果トランジスタ（ＪＦＥＴ：ＪｕｎｃｔｉｏｎＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）が一般的であり、雑音、増幅率及び入力電流等の諸特性に特徴があり、要求される特性に応じて、それらのうちの１つが選択される。なかでも接合型電界効果トランジスタは、バイポーラトランジスタ製造プロセスと製造コストの面で親和性が高く、バイポーラトランジスタよりも高い入力インピーダンスを有し、ＭＯＳトランジスタよりも低雑音特性を持つといった利点がある。

図１０は、Ｐ型の接合型電界効果トランジスタを用いた従来の増幅回路１００の基本構成を示す図である。同図において、増幅回路１００の増幅素子が接合型電界効果トランジスタ３である場合、ゲートとドレインの間にはＰＮ接合の空乏層によって生じる接合容量（“寄生容量”とも呼ばれる）５が存在する。なお、バイポーラトランジスタでは、ベースとコレクタの間に接合容量が存在する。

入力端子２に印加される入力電圧が増加した場合、接合型電界効果トランジスタ３の接合容量５がゲートとドレインの間の電位差によって容量値が変化する。つまり、接合容量５への充電及び放電時における容量値が異なるため、図１１に示すように、入力端子２側から観測した場合に、接合容量は電圧に対応して変動する可変容量７とみなせる。そして、入力端子２と接合型電界効果トランジスタ３の間に抵抗６が接続されると、入力電圧に応じて容量が変化し、非線形性を有する電流が抵抗６に流れることでゲート電圧も非線形的に変動し、波形歪が生じる。

増幅回路１００に用いられる増幅素子は、雑音または電圧利得の特性改善の為に、素子サイズが大きくなることが一般的であり、それに伴って寄生容量の値も大きくなり、非線形性の影響も顕著となる。

接合型電界効果トランジスタのゲートとドレインの間の電位差の発生を抑制するために、ドレインとソースの間の電位差を固定する手法があるが、ゲートとドレインの間（バイポーラトランジスタの場合はベースとコレクタの間）の電位差は変動するため問題解消とはならない。上述した波形歪が生じる問題は、ＰＮ接合間で生じる接合容量が原因であり、増幅素子がＭＯＳトランジスタの場合はゲート酸化膜容量が寄生容量となるため入力電圧の影響は無く、バイポーラトランジスタ又は接合型電界効果トランジスタで増幅素子を構成したときに限定される。

図１２は、特許文献１に記載されている増幅回路１０１の基本構成を示す回路図である。同図の増幅回路１０１は、図１０の増幅回路１００を構成する接合型電界効果トランジスタ３のソースに第１，第２の抵抗１０，１１を直列に接続し、接合型電界効果トランジスタ３とほぼ同一の特性を有する第２の接合型電界効果トランジスタ９を第２の抵抗１１の自由端１１ａと接合型電界効果トランジスタ３のゲートの間に逆バイアスになるように接続したものである。なお、抵抗１０，１１の接続点には出力端子１２が接続されている。また、第２の接合型電界効果トランジスタ９に対して接合型電界効果トランジスタ３を、第１の接合型電界効果トランジスタと呼ぶこととする。

第１の接合型電界効果トランジスタ３のゲートとソースの間の電位差は、入力端子２に印加される電圧に関わらず略一定であるため、第２の接合型電界効果トランジスタ９のゲートとソース及びドレインの間の電圧は一定となる。入力端子２に印加される入力電圧が変動した場合、第１の接合型電界効果トランジスタ３のゲートとドレインの間のＰＮ接合の接合容量は変動するが、第２の接合型電界効果トランジスタ９のゲートとソース及びドレインの間のＰＮ接合の接合容量は変動しない。したがって、接合容量の変動による非線形性を有する電流の低減にならない。

特公昭５１−０３６９７６号公報

上述したように、増幅回路に用いられる増幅素子が接合型電界効果トランジスタ又はバイポーラトランジスタである場合、ゲートとドレインの間又はベースとコレクタの間にはＰＮ接合の空乏層によって生じる接合容量が存在し、この接合容量の充放電を起因とする波形歪が生じるという課題がある。

本発明は、上記事情に鑑みてなされたものであり、増幅回路の増幅素子として接合型電界効果トランジスタ又はバイポーラトランジスタを用いた場合に、ゲートとドレインの間又はベースとコレクタの間に生じる接合容量の充放電を起因とする波形歪を抑制することができる増幅回路を提供することを目的とする。

本発明は、接合型電界効果トランジスタと、入力端子に接続された前記接合型電界効果トランジスタのゲートと電源端子の間に接続され、前記入力端子に印加される入力電圧に応じて容量値が変化する可変容量素子と、を備えたことを特徴とする増幅回路を提供する。

また、本発明は、上記の増幅回路であって、前記可変容量素子は、一端が前記接合型電界効果トランジスタのゲートに接続され、他端が逆バイアスが印加されるように前記電源端子に接続されたダイオードであることを特徴とする増幅回路を提供する。

また、本発明は、上記の増幅回路であって、前記接合型電界効果トランジスタは、第１の接合型電界効果トランジスタであり、前記可変容量素子は、前記第１の接合型電界効果トランジスタと同極性を有し、ソース及びドレインが前記第１の接合型電界効果トランジスタのゲートに共通接続され、ゲートが前記電源端子に接続され、且つ逆バイアスが印加される第２の接合型電界効果トランジスタであることを特徴とする増幅回路を提供する。

また、本発明は、上記の増幅回路であって、前記第２の接合型電界効果トランジスタは、前記第１の接合型電界効果トランジスタのサイズの半分のサイズであることを特徴とする増幅回路を提供する。

また、本発明は、バイポーラトランジスタと、入力端子に接続された前記バイポーラトランジスタのベースと電源端子の間に接続され、前記入力端子に印加される入力電圧に応じて容量値が変化する可変容量素子と、を備えたことを特徴とする増幅回路を提供する。

また、本発明は、上記の増幅回路であって、前記可変容量素子は、一端が前記バイポーラトランジスタのベースに接続され、他端が逆バイアスが印加されるように前記電源端子に接続されたダイオードであることを特徴とする増幅回路を提供する。

本発明によれば、増幅回路の増幅素子として接合型電界効果トランジスタ又はバイポーラトランジスタを用いた場合に、ゲートとドレインの間又はベースとコレクタの間に生じる接合容量の充放電を起因とする波形歪を抑制することができる。

本発明の第１の実施形態に係る増幅回路の基本構成を示す回路図である。図１の可変容量素子としてダイオードを用いた増幅回路の基本構成を示す回路図である。図１の可変容量素子としてダイオードを用いた増幅回路の具体的な構成を示す回路図である。図１の可変容量素子として接合型電界効果トランジスタを用いた増幅回路の基本構成を示す回路図である。図１の可変容量素子として接合型電界効果トランジスタを用いた場合の具体的な構成を示す回路図である。本発明の第１の実施形態に係る増幅回路の応用例としての差動増幅回路の構成を示す回路図である。図６の回路において、接合型電界効果トランジスタの面積を変化させた場合の全高調波歪率のシミュレーション結果を示す図である。本発明の第２の実施形態に係る増幅回路の基本構成を示す回路図である。図８の可変容量素子としてダイオードを用いた増幅回路の基本構成を示す回路図である。接合型電界効果トランジスタを用いた従来の増幅回路の基本構成を示す図である。図１０の従来の増幅回路の課題を説明するための図である。特許文献１に記載されている増幅回路の基本構成を示す回路図である。

以下、本発明に係る増幅回路を具体的に開示した実施形態について、図面を参照して詳細に説明する。

（第１の実施形態）
本発明の第１の実施形態に係る増幅回路について説明する。
図１は、本発明の第１の実施形態に係る増幅回路２０の基本構成を示す回路図である。なお、図１０の従来の増幅回路１００と共通する素子については同一の符号を付けている。

図１において、第１の実施形態に係る増幅回路２０は、増幅素子としてＰ型の接合型電界効果トランジスタ３と、可変容量素子４と、を備えている。接合型電界効果トランジスタ３は、ゲートが入力端子２に接続されている。なお、接合型電界効果トランジスタ３の接地方式は、ゲート接地以外であれば、ソース接地でもドレイン接地（ソースフォロワ）でもよい。また、接合型電界効果トランジスタ３はＰ型に限定されずＮ型でもよい。

可変容量素子４は、接合型電界効果トランジスタ３のゲートと電源端子１の間に接続されており、入力端子２に印加される入力電圧に応じて容量値が変化する。即ち、可変容量素子４の容量値は、入力電圧が増加した場合に大きくなり、入力電圧が減少した場合に小さくなる。接合型電界効果トランジスタ３は、入力電圧が増加した場合にゲートとドレインの間の電圧が増大して、ゲートとドレインの間の接合容量の容量値が減少し、入力電圧が減少した場合にゲートとドレインの間の電圧が減少して、ゲートとドレインの間の接合容量の容量値が増大するので、入力電圧の変動に対して可変容量素子４と容量値の変化が逆になる。このように、可変容量素子４を有したことで、容量変動を相殺することができ、接合型電界効果トランジスタ３のゲートとドレインの間のＰＮ接合の空乏層によって生じる接合容量の充放電を起因とする波形歪を抑制できる。

以上説明したように、第１の実施形態に係る増幅回路２０によれば、入力端子２に接続された接合型電界効果トランジスタ３のゲートと電源端子１の間に接続され、入力端子２に印加される入力電圧に応じて容量値が変化する可変容量素子４を備えたので、接合型電界効果トランジスタ３のゲートとドレインの間のＰＮ接合の空乏層によって生じる接合容量の充放電を起因とする波形歪を抑制できる。

（増幅回路２０の可変容量素子４の具体例（１））
図２は、可変容量素子４としてダイオード１３を用いた増幅回路２０の基本構成を示す回路図である。同図において、ダイオード１３は、アノードが接合型電界効果トランジスタ３のゲートに接続され、カソードが電源端子１に接続されている。本実施形態では、Ｐ型の接合型電界効果トランジスタ３を使用しているので、電源端子１には高電位の電圧が印加される。このため、ダイオード１３には逆バイアスが印加されるように、カソードが電源端子１に接続される。なお、接合型電界効果トランジスタ３としてＮ型のものを用いた場合は、電源端子１には低電位の電圧が印加されるので、ダイオード１３は、アノードが電源端子１に接続される。

入力端子２に印加される入力電圧が増加した場合、接合型電界効果トランジスタ３においては、ゲートとドレインの間の電圧が増大してゲートとドレインの間の接合容量が減少するが、ダイオード１３においては、両端間の電圧が減少して接合容量が増大する。入力電圧が減少した場合、接合型電界効果トランジスタ３においては、ゲートとドレインの間の電圧が減少してゲートとドレインの間の接合容量が増大するが、ダイオード１３においては、アノードとカソードの間の電圧が増加してアノードとカソードの間の接合容量が減少する。即ち、入力電圧が増加した場合には、接合型電界効果トランジスタ３のゲートとドレインの間の接合容量が減少する反面、ダイオード１３のアノードとカソードの間の接合容量が増大し、入力電圧が減少した場合には、接合型電界効果トランジスタ３のゲートとドレインの間の接合容量が増加する反面、ダイオード１３のアノードとカソードの間の容量が減少する。接合型電界効果トランジスタ３のゲートとドレインの間の接合容量の増減と、ダイオード１３のアノードとカソードの間の接合容量の増減が逆になり、相殺される。これにより、接合型電界効果トランジスタ３のゲートとドレインの間のＰＮ接合の空乏層によって生じる接合容量の充放電を起因とする波形歪が抑制される。

このように、可変容量素子４にダイオード１３を用いて、アノードを接合型電界効果トランジスタ３のゲートに接続し、カソードを電源端子１に接続したことで、接合型電界効果トランジスタ３のゲートとドレインの間のＰＮ接合の空乏層によって生じる接合容量の充放電を起因とする波形歪を抑制できる。

図３は、可変容量素子４としてダイオードＤ１を用いた増幅回路２０の具体的な構成を示す回路図である。なお、同図において、Ｐ型の接合型電界効果トランジスタＭＰ１は、Ｐ型の接合型電界効果トランジスタ３に対応し、ダイオードＤ１は、ダイオード１３に対応する。ＶＣＣ端子と接合型電界効果トランジスタＭＰ１のソースの間に電流源Ｉ１が接続され、ダイオードＤ１のアノードが接合型電界効果トランジスタＭＰ１のゲートに、カソードがＶＣＣ端子に接続されている。

一般に、ＰＮ接合における接合容量Ｃ_ｊは、接合間電圧をＶ_Ｄ、ビルトインポテンシャルをψ_０，Ｖ_Ｄが０Ｖの時の容量をＣ_０としたとき、次のようになることが知られている。

入力端子ＩＮ１に入力電圧（交流電圧）Ｖ_ｉｎが印加され、接合型電界効果トランジスタＭＰ１のゲート電圧がＶ_Ｄ＋δＶ_ｄになったとすると、δＶ_ｄが十分に小さい場合、式（１)は次のように表される。なお、δＶ_ｄは接合間電圧の微小変化分である。

図３において、Ｖ_Ｄ＝０Ｖのときの接合型電界効果トランジスタＭＰ１のゲートとドレインの間のＰＮ接合の接合容量Ｃ_０１とダイオードＤ１のＰＮ接合の接合容量Ｃ_０ｄが等しい場合、入力端子ＩＮ１から見える容量Ｃ_ｉｎは次のように表される。

式（３）より、ダイオードＤ１を接続することで、接合型電界効果トランジスタＭＰ１のゲートとドレインの間のＰＮ接合間の電圧が変化することで生じる容量変動の影響が相殺され、入力端子ＩＮ１から見える容量が一定に見える。また、式（１）について、接合間電圧Ｖ_Ｄは順方向バイアスである＋ψ₀／２までよく一致することが知られており、増幅回路として動作する全電圧範囲において式（１）は満足する。これにより本構成は増幅回路として構成する場合において、波形歪の抑制効果が期待できる。

（増幅回路２０の可変容量素子４の具体例（２））
図４は、可変容量素子４として接合型電界効果トランジスタ１４を用いた増幅回路２０の基本構成を示す回路図である。同図において、Ｐ型の接合型電界効果トランジスタ（“第２の接合型電界効果トランジスタ”と呼ぶ）１４は、ソース及びドレインが接合型電界効果トランジスタ（“第１の接合型電界効果トランジスタ”と呼ぶ）３のゲートに共通接続され、ゲートが電源端子１に接続されて、逆バイアスが印加されている。なお、第１の接合型電界効果トランジスタ３にＮ型を用いた場合には、第２の接合型電界効果トランジスタ１４もＮ型が用いられる。

第２の接合型電界効果トランジスタ１４は、ゲートとソース及びドレインの間のＰＮ接合の空乏層によって生じる接合容量が入力端子２に印加される入力電圧に応じて変化する。即ち、第２の接合型電界効果トランジスタ１４は、入力端子２に印加される入力電圧が増加した場合に接合容量が大きくなり、入力電圧が減少した場合に接合容量が小さくなる。第１の接合型電界効果トランジスタ３は、入力電圧が増加した場合にゲートとドレインの間の電圧が増大して、ゲートとドレインの間の容量が減少し、入力電圧が減少した場合にゲートとドレインの間の電圧が減少して、ゲートとドレインの間の容量が増大するので、入力電圧の変動に対して第２の接合型電界効果トランジスタ１４と接合容量の変化が逆になる。即ち、接合容量を相殺することになる。

このように、可変容量素子４として第２の接合型電界効果トランジスタ１４を用いて、ソース及びドレインを第１の接合型電界効果トランジスタ３のゲートに接続し、ゲートを電源端子１に接続したことで、第１の接合型電界効果トランジスタ３のゲートとドレインの間のＰＮ接合の空乏層によって生じる接合容量の充放電を起因とする波形歪を抑制できる。

図５は、可変容量素子４として接合型電界効果トランジスタを用いた場合の具体的な構成を示す回路図である。なお、同図において、Ｐ型の接合型電界効果トランジスタＭＰ１は、Ｐ型の第１の接合型電界効果トランジスタ３に対応し、Ｐ型の接合型電界効果トランジスタＭＰ２は、Ｐ型の第２の接合型電界効果トランジスタ１４に対応する。ＶＣＣ端子と接合型電界効果トランジスタＭＰ１のソースとの間に第１の電流源Ｉ１が接続され、接合型電界効果トランジスタＭＰ２のドレインとソースが接合型電界効果トランジスタＭＰ１のゲートに接続され、ゲートがＶＣＣ端子に接続されている。

なお、接合型電界効果トランジスタＭＰ２と接合型電界効果トランジスタＭＰ１が同一構造のトランジスタであるとして、接合型電界効果トランジスタＭＰ２と接合型電界効果トランジスタＭＰ１のゲート長が等しいものとし、接合型電界効果トランジスタＭＰ２のゲート幅が接合型電界効果トランジスタＭＰ１のゲート幅の半分の大きさである場合、接合型電界効果トランジスタＭＰ１のゲートとドレインの間の接合容量と、接合型電界効果トランジスタＭＰ２のゲートとドレインの間の接合容量とゲートとソースの間の接合容量の総和がほぼ等しくなるので、接合型電界効果トランジスタの製造ばらつきによらず、波形歪の抑制効果が期待できる。

（第１の実施形態に係る増幅回路２０の応用例）
図６は、本発明の第１の実施形態に係る増幅回路２０の応用例としての差動増幅回路ＡＭＰ１の構成を示す回路図である。同図に示す差動増幅回路ＡＭＰ１は、可変容量素子４にＰ型の接合型電界効果トランジスタＭＰ５及びＭＰ６を用いたものである。

同図において、差動増幅回路ＡＭＰ１は、上述した接合型電界効果トランジスタＭＰ５及びＭＰ６の他に、ＶＣＣ端子、ＶＥＥ端子、ＩＮ＋端子、ＩＮ−端子、ＯＵＴ端子、Ｐ型の接合型電界効果トランジスタＭＰ３及びＭＰ４、電流源Ｉ２、ＮＰＮ型のバイポーラトランジスタＱ１，Ｑ２及びバッファ回路ＢＵＦＦＥＲを有している。

接合型電界効果トランジスタＭＰ３のソースと接合型電界効果トランジスタＭＰ４のソースが接続され、ＶＣＣ端子と接合型電界効果トランジスタＭＰ３の間に電流源Ｉ２が接続されている。また、接合型電界効果トランジスタＭＰ５のソースとドレインが接合型電界効果トランジスタＭＰ３のゲートに接続され、接合型電界効果トランジスタＭＰ５のゲートがＶＣＣ端子に接続されている。また、接合型電界効果トランジスタＭＰ３のゲートがＩＮ＋端子に接続されている。接合型電界効果トランジスタＭＰ６のソースとドレインが接合型電界効果トランジスタＭＰ４のゲートに接続され、接合型電界効果トランジスタＭＰ６のゲートがＶＣＣ端子に接続されている。また、接合型電界効果トランジスタＭＰ４のゲートがＩＮ−端子に接続されている。

バイポーラトランジスタＱ１のベースがバイポーラトランジスタＱ２のベースに接続され、バイポーラトランジスタＱ２のベースがバイポーラトランジスタＱ２のコレクタに接続されている。接合型電界効果トランジスタＭＰ３のドレインがバイポーラトランジスタＱ１のコレクタに接続され、接合型電界効果トランジスタＭＰ４のドレインがバイポーラトランジスタＱ２のコレクタに接続されている。また、バイポーラトランジスタＱ１のエミッタとバイポーラトランジスタＱ２のエミッタがＶＥＥ端子に接続されている。バイポーラトランジスタＱ１のコレクタにバッファ回路ＢＵＦＦＥＲの入力端子が接続され、バッファ回路ＢＵＦＦＥＲの出力端子がＯＵＴ端子に接続されている。なお、バイポーラトランジスタＱ１，Ｑ２はカレントミラー回路を構成する。

差動増幅回路ＡＭＰ１の全高調波歪率を測定する回路は、差動増幅回路ＡＭＰ１のＩＮ＋端子に抵抗Ｒｓの一端が接続され、抵抗Ｒｓの他端とＧＮＤ（グランド）の間に交流電圧Ｖ_ｉｎを出力する交流電圧源４９が接続されている。また、差動増幅回路ＡＭＰ１のＩＮ−端子とＯＵＴ端子が接続され、ＯＵＴ端子がＴＨＤ測定装置（全高調波歪率測定装置）５０に接続されている。

図７は、図６の回路において、接合型電界効果トランジスタＭＰ５，ＭＰ６の面積を変化させた場合の全高調波歪率のシミュレーション結果を示す図である。同図の横軸は、ダミーＪＦＥＴのダイオード面積対入力ＪＦＥＴゲート・ドレインのダイオード面積比であり、縦軸は全高調波歪率である。この場合、ダミーＪＦＥＴは、接合型電界効果トランジスタＭＰ５及びＭＰ６のことであり、入力ＪＦＥＴは、接合型電界効果トランジスタＭＰ３及びＭＰ４のことである。

接合型電界効果トランジスタＭＰ５，ＭＰ６を接続していない従来の回路の時に比べ、接合型電界効果トランジスタＭＰ５，ＭＰ６を接続した場合に歪が抑制されていることが示されている。また、接合型電界効果トランジスタＭＰ５及びＭＰ６のゲートとドレインの間のダイオードの面積とゲートとソースの間のダイオードの面積の総和が、接合型電界効果トランジスタＭＰ３及びＭＰ４のゲートとドレインの間のダイオード面積に対して同等である場合（図７の横軸が「１」になった場合）、最も全高調波歪率が改善されていることを示す。これは接合型電界効果トランジスタＭＰ５及びＭＰ６のゲートとドレインの間の接合容量とゲートとソースの間の接合容量の総和が、接合型電界効果トランジスタＭＰ３及びＭＰ４のゲートとドレインの間の接合容量に等しくなったため、容量変動の影響が相殺されたため、波形歪が抑制されたことを示す。

（第２の実施形態）
次に、本発明の第２の実施形態に係る増幅回路について説明する。
上述した第１の実施形態に係る増幅回路２０では、増幅素子としてＰ型の接合型電界効果トランジスタ３を用いたが、第２の実施形態に係る増幅回路３０では、増幅素子としてＰＮＰ型のバイポーラトランジスタを用いている。

図８は、本発明の第２の実施形態に係る増幅回路３０の基本構成を示す回路図である。同図において、バイポーラトランジスタ１５は、ベースが入力端子２に接続されており、可変容量素子４は、入力端子２に接続されたバイポーラトランジスタ１５のベースと電源端子１の間に接続されている。上述したように可変容量素子４は、入力端子２に印加される入力電圧に応じて容量値が変化するものである。増幅素子としてバイポーラトランジスタ１５を用いても、可変容量素子４の作用により、ベースとコレクタの間のＰＮ接合の空乏層によって生じる接合容量の充放電を起因とする波形歪を抑制できる。

（増幅回路３０の可変容量素子４の具体例（１））
バイポーラトランジスタ１５を用いた増幅回路３０においても、可変容量素子４としてダイオードを用いることができる。図９は、可変容量素子４としてダイオード１６を用いた増幅回路３０の基本構成を示す回路図である。同図に示すように、ダイオード１６を用いた場合、アノードがバイポーラトランジスタ１５のベースに接続され、カソードが、逆バイアスが印加されるように電源端子１に接続される。

入力端子２に印加される入力電圧が増加した場合には、バイポーラトランジスタ１５においては、ベースとコレクタの間の電圧が増大してベースとコレクタの間の接合容量が減少するが、ダイオード１６においては、アノードとカソードの間の電圧が減少して接合容量が増大する。入力電圧が減少した場合には、バイポーラトランジスタ１５においては、ベースとコレクタの間の電圧が減少してベースとコレクタの間の接合容量が増大するが、ダイオード１６においては、アノードとカソードの間の電圧が増加してアノードとカソードの間の接合容量が減少する。

即ち、入力電圧が増加した場合には、バイポーラトランジスタ１５のベースとコレクタの間の接合容量が減少する反面、ダイオード１６のアノードとカソードの間の接合容量が増大し、入力電圧が減少した場合には、バイポーラトランジスタ１５のベースとコレクタの間の接合容量が増加する反面、ダイオード１６のアノードとカソードの間の容量が減少する。バイポーラトランジスタ１５のベースとコレクタの間の接合容量の増減と、ダイオード１６のアノードとカソードの間の接合容量の増減が逆になり、相殺される。これにより、バイポーラトランジスタ１５のベースとコレクタの間のＰＮ接合の空乏層によって生じる接合容量の充放電を起因とする波形歪が抑制される。

このように、可変容量素子４にダイオード１６を用いて、アノードをバイポーラトランジスタ１５のベースに接続し、カソードを電源端子１に接続したことで、バイポーラトランジスタ１５のベースとコレクタの間のＰＮ接合の空乏層によって生じる接合容量の充放電を起因とする波形歪を抑制できる。

なお、第２の実施形態に係る増幅回路３０では、ＰＮＰ型のバイポーラトランジスタを用いたが、ＮＰＮ型のバイポーラトランジスタも勿論用いることができる。但し、ＮＰＮ型のバイポーラトランジスタを用いた場合、ダイオード１６の向きは逆になる。

以上、図面を参照しながら各種の実施形態について説明したが、本発明はかかる例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例又は修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。

本発明は、高インピーダンスのセンサ信号を増幅する用途のオペアンプや、低歪み増幅を必要とするオーディオ用途のオペアンプ等に有用である。

１：電源端子
２，ＩＮ１：入力端子
３，１４，ＭＰ１〜ＭＰ６：Ｐ型の接合型電界効果トランジスタ
４：可変容量素子
１３，１６，Ｄ１：ダイオード
１５：ＰＮＰ型のバイポーラトランジスタ
Ｑ１，Ｑ２：ＮＰＮ型のバイポーラトランジスタ
２０，３０：増幅回路
４９：交流電圧源
５０：ＴＨＤ測定装置
ＡＭＰ１：差動増幅回路
ＢＵＦＦＥＲ：バッファ回路
Ｉ１，Ｉ２：電流源
ＩＮ＋：差動増幅回路ＡＭＰ１のＩＮ＋端子
ＩＮ−：差動増幅回路ＡＭＰ１のＩＮ−端子
ＯＵＴ：差動増幅回路ＡＭＰ１の出力端子
Ｒｓ：抵抗
Ｖ_ｉｎ：交流電圧
ＶＣＣ：ＶＣＣ端子
ＶＥＥ：ＶＥＥ端子

Claims

接合型電界効果トランジスタと、
入力端子に接続された前記接合型電界効果トランジスタのゲートと電源端子の間に接続され、前記入力端子に印加される入力電圧に応じて容量値が変化する可変容量素子と、
を備えたことを特徴とする増幅回路。
請求項１に記載の増幅回路であって、
前記可変容量素子は、一端が前記接合型電界効果トランジスタのゲートに接続され、他端が逆バイアスが印加されるように前記電源端子に接続されたダイオードであることを特徴とする増幅回路。
請求項１に記載の増幅回路であって、
前記接合型電界効果トランジスタは、第１の接合型電界効果トランジスタであり、
前記可変容量素子は、前記第１の接合型電界効果トランジスタと同極性を有し、ソース及びドレインが前記第１の接合型電界効果トランジスタのゲートに共通接続され、ゲートが前記電源端子に接続され、且つ逆バイアスが印加される第２の接合型電界効果トランジスタであることを特徴とする増幅回路。
請求項３に記載の増幅回路であって、
前記第２の接合型電界効果トランジスタは、前記第１の接合型電界効果トランジスタのサイズの半分のサイズであることを特徴とする増幅回路。
バイポーラトランジスタと、
入力端子に接続された前記バイポーラトランジスタのベースと電源端子の間に接続され、前記入力端子に印加される入力電圧に応じて容量値が変化する可変容量素子と、
を備えたことを特徴とする増幅回路。
請求項５に記載の増幅回路であって、
前記可変容量素子は、一端が前記バイポーラトランジスタのベースに接続され、他端が逆バイアスが印加されるように前記電源端子に接続されたダイオードであることを特徴とする増幅回路。