JP6006163B2 - ピーク検出回路 - Google Patents
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Description
ITr=Is*exp(VBE/VT) ・・・・(1)
VBE=VTIn(ITr/Is) ・・・・(2)
となる。
VBE0=VTIn(Ir/Is) ・・・・(3)
となる。
VH0=Vin0−VBE0 ・・・・(4)
の関係がある。
入力電圧Vinが入力により増加する場合には、ホールド端子電圧VHは電圧保持用コンデンサCHにより、その電圧値を保とうとするため、VBE>VBE0となる。それに伴い、(1)式よりITrは指数関数的に増加し、ITr>Irとなる。
入力電圧Vinが入力により減少する場合には、ホールド端子電圧VHは電圧保持用コンデンサCHにより、その電圧値を保とうとするため、VBE<VBE0となる。(1)式よりITrは指数関数的に減少し、ITr<Irとなる。
x−y=VBE0 ・・・・(5)
となる。
図1に本発明に係るピーク検出回路の第1の実施の形態(実施の形態1)の回路図を示す。この実施の形態1のピーク検出回路101は、トランジスタTrhと、電圧保持用コンデンサCHとで構成されている。また、本実施の形態においては、バッファBFと、リセット回路RSとが設けられている。
図2に本発明に係るピーク検出回路の第2の実施の形態(実施の形態2)の回路図を示す。この実施の形態2のピーク検出回路102は、トランジスタTrhと、電圧保持用コンデンサCHとで構成されている。また、本実施の形態においては、バッファBFが設けられている。
図6に本発明に係るピーク検出回路の第3の実施の形態(実施の形態3)の回路図を示す。この実施の形態3のピーク検出回路103は、第1のトランジスタTrh1と、第2のトランジスタTrh2と、電圧保持用コンデンサCHとで構成されている。また、本実施の形態においては、バッファBFが設けられている。また、入力端子は、第1の入力端子P11と第2の入力端子P12とに分かれている。
図8に本発明に係るピーク検出回路の第4の実施の形態(実施の形態4)の回路図を示す。この実施の形態4のピーク検出回路104は、トランジスタTrhと、トランジスタTraと、抵抗Rと、電圧保持用コンデンサCHと、コンデンサCAと、差動増幅器OPとで構成されている。
図12に本発明に係るピーク検出回路の第5の実施の形態(実施の形態5)の回路図を示す。この実施の形態5のピーク検出回路105は、第1のトランジスタTrh1と、第2のトランジスタTrh2、トランジスタTraと、第1の抵抗R1と、第2の抵抗R2と、電圧保持用コンデンサCHと、コンデンサCAと、差動増幅器OPとで構成されている。また、入力端子は、第1の入力端子P11と第2の入力端子P12とに分かれている。
以上、実施の形態を参照して本発明を説明したが、本発明は上記の実施の形態に限定されるものではない。本発明の構成や詳細には、本発明の技術思想の範囲内で当業者が理解し得る様々な変更をすることができる。
Claims (3)
- 入力端子と、電源端子と、ホールド端子とを備え、前記入力端子に与えられる入力信号の最大値を検出してこの最大値に応じた電圧を前記ホールド端子に生じるピーク検出回路において、
前記入力端子と接続された制御端子と、前記電源端子と接続された第1の端子と前記ホールド端子と接続された第2の端子とを有し、前記制御端子に与えられる信号の大きさに応じて前記第1の端子と前記第2の端子との間を流れる電流を制御する制御手段と、
前記電源端子と前記ホールド端子との間に接続された電圧保持用コンデンサとを有し、
前記入力端子は、
第1の入力端子と第2の入力端子とを有し、
前記制御手段は、
前記第1の入力端子と接続されたベースと、前記電源端子と接続されたコレクタと、前記ホールド端子と接続されたエミッタとを有する第1のトランジスタと、
前記第2の入力端子と接続されたベースと、前記電源端子と接続されたコレクタと、前記ホールド端子と接続されたエミッタとを有する第2のトランジスタとを有する
ことを特徴とするピーク検出回路。 - 入力端子と、電源端子と、ホールド端子とを備え、前記入力端子に与えられる入力信号の最大値を検出してこの最大値に応じた電圧を前記ホールド端子に生じるピーク検出回路において、
前記入力端子と接続された制御端子と、前記電源端子と接続された第1の端子と前記ホールド端子と接続された第2の端子とを有し、前記制御端子に与えられる信号の大きさに応じて前記第1の端子と前記第2の端子との間を流れる電流を制御する制御手段と、
前記電源端子と前記ホールド端子との間に接続された電圧保持用コンデンサと、
前記入力端子に一端が接続された抵抗と、
この抵抗の他端と前記電源端子との間に接続されたコンデンサと、
前記抵抗と前記コンデンサとの接続点にベースが接続され、前記電源端子にコレクタが接続された第3のトランジスタと、
前記ホールド端子に接続された第1の入力信号端子と、前記第3のトランジスタのエミッタに接続された第2の入力信号端子と、前記第1の入力信号端子に入力される信号と前記第2の入力信号端子に入力される信号との差に応じた信号を出力する出力端子とを有する差動増幅器とを備え、
前記制御手段は、
前記入力端子に接続されたベースと、前記電源端子に接続されたコレクタと、前記ホールド端子に接続されたエミッタとを有するトランジスタである
ことを特徴とするピーク検出回路。 - 請求項1に記載されたピーク検出回路において、
前記第1の入力端子に一端が接続された第1の抵抗と、
前記第2の入力端子に一端が接続された第2の抵抗と、
前記電源端子に一端が接続され、前記第1の抵抗の他端および前記第2の抵抗の他端に他端が接続されたコンデンサと、
前記第1の抵抗および前記第2の抵抗と前記コンデンサとの接続点にベースが接続され、前記電源端子にコレクタが接続された第3のトランジスタと、
前記ホールド端子に接続された第1の入力信号端子と、前記第3のトランジスタのエミッタに接続された第2の入力信号端子と、前記第1の入力信号端子に入力される信号と前記第2の入力信号端子に入力される信号との差に応じた信号を出力する出力端子とを有する差動増幅器と
をさらに備える
ことを特徴とするピーク検出回路。
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