JP5726335B2 - 半導体集積回路 - Google Patents

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Description

本発明は、時間的に連続して容量を電圧に変換するＣＶ変換器を構成する半導体集積回路に関するものである。
特許文献１に記載されているような、時間的に不連続で容量を電圧に変換する、スイッチトキャパシタ回路を用いた離散時間型ＣＶ変換器では、スイッチングノイズがしばしば問題となっている。特に加速度センサ・ジャイロセンサなどの容量センサのうち検出容量が小さいものや分解能が極めて高いセンサでは、上述のスイッチングノイズが問題となるため、それらセンサに離散時間型ＣＶ変換器を用いることが困難である。
そこで、容量センサとフィードバックにリファレンス用キャパシタを持つ増幅器とにおいて、高抵抗を介して当該増幅器の入力に直流電圧をバイアスさせることにより、時間的に連続して容量を電圧に変換するＣＶ変換器（連続時間型ＣＶ変換器）が提案されている。
この連続時間型ＣＶ変換機にあっては、フィードバック用抵抗に数ＭΩ以上の高い抵抗値が必要となっている。この問題を解決するために、例えば特許文献２，３及び非特許文献１には、容量型センサと、差動増幅器と、負荷のキャパシタ（例えば２ｐＦ）と、フィードバック用抵抗たる抵抗用ＭＯＳトランジスタ対と、抵抗用ＭＯＳトランジスタ対の短絡用ＭＯＳトランジスタ対と、バイアス回路とを備える連続時間型ＣＶ変換器が開示されている。このように構成された連続時間型ＣＶ変換器において、抵抗用ＭＯＳトランジスタ（対）の電流を線形領域で絞ることにより、抵抗用ＭＯＳトランジスタ（対）の高抵抗化が実現されている。
一方、抵抗用ＭＯＳトランジスタが高抵抗化すると、時定数が大きくなり、回路に電源が投入されてから回路の状態が安定するまでの時間が長くなる。そこで、特許文献４に開示のセンサ回路では、電源投入直後においては抵抗用ＭＯＳトランジスタを低抵抗化することにより、初期化時間を可及的に短くしている。
特開２００１−２４９１５１号公報 米国特許出願公開第２０１１／０１１５４９８号明細書 特開２００８−１０２０９１号公報 特開２００６−３２９６６５号公報
Ｊｏｈｎ Ａ．Ｇｅｅｎ，ｅｔ ａｌ，"Ｓｉｎｇｌｅ−Ｃｈｉｐ Ｓｕｒｆａｃｅ Ｍｉｃｒｏｍａｃｈｉｎｅｄ Ｉｎｔｅｇｒａｔｅｄ Ｇｙｒｏｓｃｏｐｅ Ｗｉｔｈ ５０°／ｈ Ａｌｌａｎ Ｄｅｖｉａｔｉｏｎ"，ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ,Ｖｏｌ.３７,Ｎｏ.１２，Ｐ.１８６０−Ｐ.１８６６
上述した連続時間型ＣＶ変換器では、抵抗用ＭＯＳトランジスタを高抵抗化するために、そのＭＯＳトランジスタを線形領域で動作させている。しかしながら、このようにＭＯＳトランジスタを線形領域で動作させる構成において、振幅が大きい信号が入力されると、実質的に抵抗用ＭＯＳトランジスタの抵抗が低くなる。その結果、３次歪みをはじめとする奇数次歪みが増大するという問題が生じる。
そこで、本発明は、上記のような問題点を鑑みてなされたものであり、連続時間型ＣＶ変換器を構成する半導体集積回路において、ＭＯＳ抵抗の高抵抗状態を維持可能な技術を提供することを目的とする。
本発明に係る半導体集積回路は、時間的に連続して容量を電圧に変換するＣＶ変換器を構成する半導体集積回路であって、リファレンス電圧に接続された一対の共通端子と、一対の差動端子とを有し、前記容量を検出する一対の容量型センサと、前記一対の差動端子と接続された一対の差動入力端子と、一対の差動出力端子とを有する差動増幅器とを備える。前記半導体集積回路は、前記一対の差動入力端子の一方と前記一対の差動出力端子の一方との間に直列接続された導電型が互いに異なる第１ＭＯＳ（Metal Oxide Semiconductor）トランジスタ対を有する第１ＭＯＳ抵抗と、前記一対の差動入力端子の前記一方と前記一対の差動出力端子の前記一方との間に設けられた第１負荷容量とを備える。前記半導体集積回路は、前記一対の差動入力端子の他方と前記一対の差動出力端子の他方との間に直列接続された導電型が互いに異なる第２ＭＯＳトランジスタ対を有する第２ＭＯＳ抵抗と、前記一対の差動入力端子の前記他方と前記一対の差動出力端子の前記他方との間に設けられた第２負荷容量と、前記一対の差動出力端子の電圧に基づいて、前記第１及び第２ＭＯＳ抵抗の抵抗を制御するバイアス回路とを備える。前記バイアス回路は、前記一対の差動出力端子の前記一方の電圧に基づいて、前記第１ＭＯＳ抵抗の抵抗を制御する一対の第１バイアス回路と、前記一対の差動出力端子の前記他方の電圧に基づいて、前記第２ＭＯＳ抵抗の抵抗を制御する一対の第２バイアス回路とを含む。前記一対の第１バイアス回路の一方は、第１電位と、前記一対の差動出力端子の前記一方との間に直列接続された導電型が互いに異なる第３ＭＯＳトランジスタ対を有し、当該第３ＭＯＳトランジスタ対のうち前記差動出力端子と接続された一方のＭＯＳトランジスタと、前記第１ＭＯＳトランジスタ対のうち一方のＭＯＳトランジスタとはカレントミラー回路を構成する。前記一対の第１バイアス回路の他方は、第２電位と、前記一対の差動出力端子の前記一方との間に直列接続された導電型が互いに異なる第４ＭＯＳトランジスタ対を有し、当該第４ＭＯＳトランジスタ対のうち前記差動出力端子と接続された一方のＭＯＳトランジスタと、前記第１ＭＯＳトランジスタ対のうち他方のＭＯＳトランジスタとはカレントミラー回路を構成する。前記一対の第２バイアス回路の一方は、前記第１電位と、前記一対の差動出力端子の前記他方との間に直列接続された導電型が互いに異なる第５ＭＯＳトランジスタ対を有し、当該第５ＭＯＳトランジスタ対のうち前記差動出力端子と接続された一方のＭＯＳトランジスタと、前記第２ＭＯＳトランジスタ対のうち一方のＭＯＳトランジスタとはカレントミラー回路を構成する。前記一対の第２バイアス回路の他方は、前記第２電位と、前記一対の差動出力端子の前記他方との間に直列接続された導電型が互いに異なる第６ＭＯＳトランジスタ対を有し、当該第６ＭＯＳトランジスタ対のうち前記差動出力端子と接続された一方のＭＯＳトランジスタと、前記第２ＭＯＳトランジスタ対のうち他方のＭＯＳトランジスタとはカレントミラー回路を構成している。
本発明によれば、振幅が大きい信号が入力された場合でも、第１及び第２ＭＯＳ抵抗の高抵抗状態を維持することができる。したがって、波形のクリップが生じ難くなり、その歪み（例えば３次をはじめとする奇数次の歪み）を抑制することができる。
実施の形態１に係る半導体集積回路の構成を示す回路図である。 実施の形態２に係る半導体集積回路の構成を示す回路図である。 実施の形態３に係る半導体集積回路の構成を示す回路図である。 実施の形態３に係る半導体集積回路の構成を示す回路図である。 実施の形態４に係る半導体集積回路の構成を示す回路図である。 実施の形態５に係る半導体集積回路の構成を示す回路図である。 関連回路の構成を示す回路図である。
＜実施の形態１＞
図１は、本発明の実施の形態１に係る半導体集積回路の構成を示す回路図である。本実施の形態に係る半導体集積回路は、時間的に連続して容量を電圧に変換するＣＶ変換器（連続時間型ＣＶ変換器）を構成している。
図１に示すように、当該半導体集積回路は、一対の容量型センサＣＳＮ，ＣＳＰと、差動増幅器Ａ１と、第１ＭＯＳ（Metal Oxide Semiconductor）抵抗Ｒ１と、第２ＭＯＳ抵抗Ｒ２と、第１負荷容量ＣＬＰと、第２負荷容量ＣＬＮと、フィードバック用の一対の第１バイアス回路ＢＮ１，ＢＰ１と、フィードバック用の一対の第２バイアス回路ＢＮ２，ＢＰ２と備えている。
一対の容量型センサＣＳＮ，ＣＳＰは、一対の共通端子と、一対の差動端子とを有し、電圧に変換される容量（例えば加速度や角速度などの物理量に対応する容量）を検出する。そして、一対の容量型センサＣＳＮ，ＣＳＰの一対の共通端子は第１リファレンス電圧ＶＣＭを有するリファレンス電源と接続されている。なお、ここでいう接続とは電気的に接続されていることをいい、以下においても同じである。
差動増幅器Ａ１は、一対の差動入力端子ＡＩ１，ＡＩ２と、一対の差動出力端子ＡＯ１，ＡＯ２とを有している。そして、差動増幅器Ａ１の一対の差動入力端子ＡＩ１，ＡＩ２は、一対の容量型センサＣＳＮ，ＣＳＰの一対の差動端子とそれぞれ接続されている。
第１ＭＯＳ抵抗Ｒ１は、一対の差動入力端子ＡＩ１，ＡＩ２の一方（ＡＩ１）と、一対の差動出力端子ＡＯ１，ＡＯ２の一方（ＡＯ１）との間に直列接続された、導電型が互いに異なる第１ＭＯＳトランジスタ対ＭＮ１，ＭＰ１を有している。ここでは、Ｐ型ＭＯＳトランジスタＭＰ１のソース端子が差動入力端子ＡＩ１と接続され、Ｎ型ＭＯＳトランジスタＭＮ１のソース端子が差動出力端子ＡＯ１と接続されている。そして、ＭＯＳトランジスタＭＮ１，ＭＰ１のドレイン端子同士が接続されている。
第２ＭＯＳ抵抗Ｒ２は、一対の差動入力端子ＡＩ１，ＡＩ２の他方（ＡＩ２）と、一対の差動出力端子ＡＯ１，ＡＯ２の他方（ＡＯ２）との間に直列接続された、導電型が互いに異なる第２ＭＯＳトランジスタ対ＭＮ２，ＭＰ２を有している。ここでは、Ｐ型ＭＯＳトランジスタＭＰ２のソース端子が差動入力端子ＡＩ２と接続され、Ｎ型ＭＯＳトランジスタＭＮ２のソース端子が差動出力端子ＡＯ２と接続されている。そして、ＭＯＳトランジスタＭＮ２，ＭＰ２のドレイン端子同士が接続されている。
第１負荷容量ＣＬＰは、一対の差動入力端子ＡＩ１，ＡＩ２の一方（ＡＩ１）と、一対の差動出力端子ＡＯ１，ＡＯ２の一方（ＡＯ１）との間に設けられている。一方、第２負荷容量ＣＬＮは、一対の差動入力端子ＡＩ１，ＡＩ２の他方（ＡＩ２）と、一対の差動出力端子ＡＯ１，ＡＯ２の他方（ＡＯ２）との間に設けられている。
一対の第１バイアス回路ＢＮ１，ＢＰ１は、一対の差動出力端子ＡＯ１，ＡＯ２の一方（ＡＯ１）の差動出力電圧ＶＯＰに基づいて、第１ＭＯＳトランジスタ対ＭＮ１，ＭＰ１の一対のゲート端子に入力される制御信号ＶＲＡＮ，ＶＲＡＰを制御することにより、第１ＭＯＳ抵抗Ｒ１の抵抗を制御する。
ここでは、第１バイアス回路ＢＮ１が、差動出力電圧ＶＯＰに基づいて、ＭＯＳトランジスタＭＮ１のゲート端子に入力される制御信号ＶＲＡＮを制御することにより、ＭＯＳトランジスタＭＮ１のソース‐ドレイン間の抵抗を制御する。一方、第１バイアス回路ＢＰ１が、差動出力電圧ＶＯＰに基づいて、ＭＯＳトランジスタＭＰ１のゲート端子に入力される制御信号ＶＲＡＰを制御することにより、ＭＯＳトランジスタＭＰ１のソース‐ドレイン間の抵抗を制御する。なお、第１バイアス回路ＢＮ１は、第１電位を有する電源Ｖ１に接続され、第１バイアス回路ＢＰ１は、第２電位を有するグランドＧ１に接続されている。
一対の第２バイアス回路ＢＮ２，ＢＰ２は、一対の差動出力端子ＡＯ１，ＡＯ２の他方（ＡＯ２）の差動出力電圧ＶＯＮに基づいて、第２ＭＯＳトランジスタ対ＭＮ２，ＭＰ２の一対のゲート端子に入力される制御信号ＶＲＢＮ，ＶＲＢＰを制御することにより、第２ＭＯＳ抵抗Ｒ２の抵抗を制御する。
ここでは、第２バイアス回路ＢＮ２が、差動出力電圧ＶＯＮに基づいて、ＭＯＳトランジスタＭＮ２のゲート端子に入力される制御信号ＶＲＢＮを制御することにより、ＭＯＳトランジスタＭＮ２のソース‐ドレイン間の抵抗を制御する。一方、第２バイアス回路ＢＰ２が、差動出力電圧ＶＯＮに基づいて、ＭＯＳトランジスタＭＰ２のゲート端子に入力される制御信号ＶＲＢＰを制御することにより、ＭＯＳトランジスタＭＰ２のソース‐ドレイン間の抵抗を制御する。なお、第２バイアス回路ＢＮ２は、第１電位を有する電源Ｖ１に接続され、第２バイアス回路ＢＰ２は、第２電位を有するグランドＧ１に接続されている。
本実施の形態では、以上に説明した一対の第１バイアス回路ＢＮ１，ＢＰ１と、一対の第２バイアス回路ＢＮ２，ＢＰ２とが、バイアス回路Ｂを構成している。このように構成されたバイアス回路Ｂは、一対の差動出力端子ＡＯ１，ＡＯ２の差動出力電圧ＶＯＰ，ＶＯＮに基づいて、第１及び第２ＭＯＳ抵抗Ｒ１，Ｒ２の抵抗を制御するものとなっている。なお、本実施の形態では、バイアス回路Ｂの制御により、第１及び第２ＭＯＳ抵抗Ｒ１，Ｒ２は高抵抗化されている。
以上のように構成された本実施の形態に係る半導体集積回路においては、差動増幅器Ａ１の差動入力端子ＡＩ１，ＡＩ２の電圧ＶＣＰ，ＶＣＮのそれぞれが、高抵抗の第１及び第２ＭＯＳ抵抗Ｒ１，Ｒ２により、第１リファレンス電圧ＶＣＭ（例えば、５Ｖ電源系ではＶＣＭ＝２．５Ｖ、３．３Ｖ電源系ではＶＣＭ＝１．６５Ｖ）に収束する。特に、ＶＯＰ＝ＶＯＮ＝１．６５Ｖであれば、ＶＣＰ＝ＶＣＮ＝１．６５Ｖとなる。
容量型センサＣＳＮ，ＣＳＰにて容量変化ΔＣが生じた場合には、その変化に応じた電荷（ΔＣ・ＶＣＭ）が差動入力端子ＡＩ１，ＡＩ２に流れ込む。そして、それに起因して差動増幅器Ａ１の差動出力電圧ＶＯＰ，ＶＯＮが変化し、それによって生じた電荷が、第１及び第２負荷容量ＣＬＰ，ＣＳＮを通過する。そして、第１及び第２負荷容量ＣＬＰ，ＣＳＮを通過した電荷（−ΔＣ・ＶＣＭ）が、容量型センサＣＳＮ，ＣＳＰの上述の容量変化によって生じた電荷（ΔＣ・ＶＣＭ）を打ち消すように出力される。このとき、（ＶＯＰ＋ＶＯＮ）／２＝１．６５Ｖであり、ＶＣＰ＝ＶＣＮ＝１．６５Ｖである。
そして、以上のような半導体集積回路から構成される連続時間型ＣＶ変換器の利得は、ＶＯＰ−ＶＯＮ＝（容量型センサＣＳＮ，ＣＳＰの容量同士の差）・ＶＣＭ／（第１及び第２負荷容量ＣＬＰ，ＣＬＮの容量同士の差）により得られる。
次に、以上のような本実施の形態に係る半導体集積回路の効果について説明するために、それと関連する半導体集積回路（関連回路）について説明する。
図７は、関連回路の構成を示す回路図である。図７に示すように、関連回路は、一対の容量型センサＣＳＮ，ＣＳＰと、差動増幅器Ａ１と、ＭＯＳトランジスタＭ１〜Ｍ６と、負荷容量ＣＬＰ，ＣＳＮとを備えている。
この関連回路においては、差動増幅器Ａ１の差動出力端子の出力を、差動増幅器Ａ１の差動入力端子にフィードバックするフィードバック素子として、抵抗として機能するＰ型ＭＯＳトランジスタＭ１，Ｍ２が設けられている。そして、関連回路は、ＭＯＳトランジスタＭ２に関してカレントミラー用のＭＯＳトランジスタＭ３に小さな電流が流れるように電圧ＶＢは設定され、かつ、ＭＯＳトランジスタＭ２，Ｍ３のゲート長Ｌ及びゲート幅Ｗの比に関して、（Ｗ／Ｌ）Ｍ３／（Ｗ／Ｌ）Ｍ２が大きくなるように構成されている。なお、（Ｗ／Ｌ）Ｍ２の表記は、ＭＯＳトランジスタＭ２のゲート幅Ｗとゲート長Ｌの値を意味し、（Ｗ／Ｌ）Ｍ３の表記は、ＭＯＳトランジスタＭ３のゲート幅Ｗとゲート長Ｌの値を意味する。この表記方法は、以下の説明においても同様である。
なお、ＭＯＳトランジスタＭ１，Ｍ４についても、ＭＯＳトランジスタＭ２，Ｍ３と同様に構成されている。このように構成された関連回路によれば、ＭＯＳトランジスタＭ１，Ｍ２のソース‐ドレイン間の抵抗が高抵抗化される。
この結果、ＭＯＳトランジスタＭ１，Ｍ２のソース電圧ＶＣＰ，ＶＣＮは第１リファレンス電圧ＶＣＭと同じ電圧に収束する。そのため、ＭＯＳトランジスタＭ１，Ｍ２のドレイン電圧ＶＯＰ，ＶＯＮ（差動増幅器Ａ１の差動出力電圧）がスレッシュホールド電圧より低く、かつ、ドレイン電圧ＶＯＰ，ＶＯＮの信号振幅が小さい場合には、ＭＯＳトランジスタＭ１，Ｍ２のゲート‐ソース間電圧、及び、ゲート‐ドレイン間電圧が高く維持される。したがって、ＭＯＳトランジスタＭ１，Ｍ２の高抵抗状態も維持されるので、正常に動作する。
しかしながら、上記信号振幅が大きい場合には、ＭＯＳトランジスタＭ１，Ｍ２のドレイン電圧ＶＯＰ，ＶＯＮがソース電圧ＶＣＰ，ＶＣＮ対して大きくなって、ＭＯＳトランジスタＭ１，Ｍ２のゲート‐ソース間電圧、または、ゲート‐ドレイン間電圧が小さくなることがある。この場合には、ＭＯＳトランジスタＭ１，Ｍ２が導通状態に近い状態となり、ＭＯＳトランジスタＭ１，Ｍ２が高抵抗状態を維持できなくなる。さらに、ドレイン・ソース間電圧が大きくなることにより、ＭＯＳトランジスタＭ１，Ｍ２においてチャネル長変調が生じて、ＭＯＳトランジスタＭ１，Ｍ２の抵抗値が小さくなる。以上のような低抵抗化させる２つの要因により波形がクリップして歪みが生じるという問題があった。
さて、ＣＭＯＳプロセスにより形成され、スイッチなどとして用いられるＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタは、一般に並列に配置される。このように、並列に配置される理由は、ＯＮ抵抗を小さくすることができるだけでなく、全体の回路の周波数特性や歪み、ノイズ、利得といった特性を改善できることが多いからである。しかし、Ｐ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタを抵抗として用いる場合に、通常の方策と同じようにそれらを並列に配置したとしても、どちらか一方が導通状態となり高抵抗状態を維持できなくなり、上述の問題が生じてしまう。
それに対して、本実施の形態では、図１に示したように、フィードバック素子として機能する、第１ＭＯＳ抵抗Ｒ１における第１ＭＯＳトランジスタ対ＭＮ１，ＭＰ１は直列接続され、第２ＭＯＳ抵抗Ｒ２における第２ＭＯＳトランジスタ対ＭＮ２，ＭＰ２は直列接続されている。
ここで、もし、振幅が大きい信号が、以上のように構成された回路に入力されたことによって、差動増幅器Ａ１の差動出力電圧ＶＯＰ，ＶＯＮが第１リファレンス電圧ＶＣＭに対して大きく減少した場合には、ＭＯＳトランジスタＭＮ１，ＭＮ２，ＭＰ１，ＭＰ２のそれぞれにおいてゲート‐ソース間電圧、または、ゲート‐ドレイン間電圧が大きくなることがある。その結果、ＭＯＳトランジスタＭＮ１，ＭＮ２はＯＮされて低抵抗化するが、ＭＯＳトランジスタＭＰ１，ＭＰ２はＯＦＦとなり高抵抗状態を維持する。したがって、振幅が大きい信号が入力された場合でも、第１及び第２ＭＯＳ抵抗Ｒ１，Ｒ２の高抵抗状態を維持することができる。
一方、もし、振幅が大きい信号が、以上のように構成された回路に入力されたことによって、差動増幅器Ａ１の差動出力電圧ＶＯＰ，ＶＯＮが第１リファレンス電圧ＶＣＭに対して大きく増加した場合には、ＭＯＳトランジスタＭＮ１，ＭＮ２，ＭＰ１，ＭＰ２のそれぞれにおいてゲート‐ソース間電圧、または、ゲート‐ドレイン間電圧が小さくなることがある。その結果、ＭＯＳトランジスタＭＰ１，ＭＰ２はＯＮされて低抵抗化するが、ＭＯＳトランジスタＭＮ１，ＭＮ２はＯＦＦとなり高抵抗状態を維持する。したがって、振幅が大きい信号が入力された場合でも、第１及び第２ＭＯＳ抵抗Ｒ１，Ｒ２の高抵抗状態を維持することができる。
以上のように、本実施の形態に係る半導体集積回路によれば、振幅が大きい信号が入力された場合でも、第１及び第２ＭＯＳ抵抗Ｒ１，Ｒ２の高抵抗状態を維持することができる。したがって、波形のクリップが生じ難くなり、その歪み（例えば３次をはじめとする奇数次の歪み）を抑制することができる。また、差動増幅器Ａ１の差動出力電圧を、第１及び第２ＭＯＳ抵抗Ｒ１，Ｒ２に直接入力するのではなく、差動増幅器Ａ１の差動出力電圧が第１及び第２ＭＯＳ抵抗Ｒ１，Ｒ２に対して間接的に影響するものとなっていることからも、出力電圧の振幅の影響を低減することが期待できる。
＜実施の形態２＞
図２は、本発明の実施の形態２に係る半導体集積回路の構成を示す回路図である。なお、本実施の形態に係る半導体集積回路において、実施の形態１で説明した構成要素と同一または類似するものについては同じ符号を付し、実施の形態１と異なる点を中心に説明する。
図２に示すように、一対の第１バイアス回路ＢＮ１，ＢＰ１の一方（ＢＮ１）は、電源Ｖ１（第１電位）と、一対の差動出力端子ＡＯ１，ＡＯ２の一方（ＡＯ１）との間に直列接続された、導電型が互いに異なる第３ＭＯＳトランジスタ対ＭＮＣ１，ＭＰＣ１を有している。ここでは、Ｐ型ＭＯＳトランジスタＭＰＣ１のソース端子が電源Ｖ１と接続され、Ｎ型ＭＯＳトランジスタＭＮＣ１のソース端子が差動出力端子ＡＯ１と接続されている。そして、ＭＯＳトランジスタＭＮＣ１，ＭＰＣ１のドレイン端子同士が接続されている。
また、差動出力端子ＡＯ１と接続されたＭＯＳトランジスタＭＮＣ１のドレイン端子及びゲート端子は互いに接続されている。そして、その接続点と、第１ＭＯＳトランジスタ対ＭＮ１，ＭＰ１のうち一方のＭＯＳトランジスタＭＮ１のゲート端子とが接続されている。つまり、本実施の形態では、ＭＯＳトランジスタＭＮＣ１と、ＭＯＳトランジスタＭＮ１とはカレントミラー回路を構成している。
一対の第１バイアス回路ＢＮ１，ＢＰ１の他方（ＢＰ１）は、グランドＧ１（第２電位）と、一対の差動出力端子ＡＯ１，ＡＯ２の一方（ＡＯ１）との間に直列接続された、導電型が互いに異なる第４ＭＯＳトランジスタ対ＭＮＣ２，ＭＰＣ２を有している。ここでは、Ｎ型ＭＯＳトランジスタＭＮＣ２のソース端子がグランドＧ１と接続され、Ｐ型ＭＯＳトランジスタＭＰＣ２のソース端子が差動出力端子ＡＯ１と接続されている。そして、ＭＯＳトランジスタＭＮＣ２，ＭＰＣ２のドレイン端子同士が接続されている。
また、差動出力端子ＡＯ１と接続されたＭＯＳトランジスタＭＰＣ２のドレイン端子及びゲート端子は互いに接続されている。そして、その接続点と、第１ＭＯＳトランジスタ対ＭＮ１，ＭＰ１のうち他方のＭＯＳトランジスタＭＰ１のゲート端子とが接続されている。つまり、本実施の形態では、ＭＯＳトランジスタＭＰＣ２と、ＭＯＳトランジスタＭＰ１とはカレントミラー回路を構成している。
一対の第２バイアス回路ＢＮ２，ＢＰ２の一方（ＢＮ２）は、電源Ｖ１（第１電位）と、一対の差動出力端子ＡＯ１，ＡＯ２の他方（ＡＯ２）との間に直列接続された、導電型が互いに異なる第５ＭＯＳトランジスタ対ＭＮＣ３，ＭＰＣ３を有している。ここでは、Ｐ型ＭＯＳトランジスタＭＰＣ３のソース端子が電源Ｖ１と接続され、Ｎ型ＭＯＳトランジスタＭＮＣ３のソース端子が差動出力端子ＡＯ２と接続されている。そして、ＭＯＳトランジスタＭＮＣ３，ＭＰＣ３のドレイン端子同士が接続されている。なお、ＭＯＳトランジスタＭＰＣ３のゲート端子、及び、ＭＯＳトランジスタＭＰＣ１のゲート端子は、電源ＶＢ１と接続されている。
また、差動出力端子ＡＯ２と接続されたＭＯＳトランジスタＭＮＣ３のドレイン端子及びゲート端子は互いに接続されている。そして、その接続点と、第２ＭＯＳトランジスタ対ＭＮ２，ＭＰ２のうち一方のＭＯＳトランジスタＭＮ２のゲート端子とが接続されている。つまり、本実施の形態では、ＭＯＳトランジスタＭＮＣ３と、ＭＯＳトランジスタＭＮ２とはカレントミラー回路を構成している。
一対の第２バイアス回路ＢＮ２，ＢＰ２の他方（ＢＰ２）は、グランドＧ１（第２電位）と、一対の差動出力端子ＡＯ１，ＡＯ２の他方（ＡＯ２）との間に直列接続された、導電型が互いに異なる第６ＭＯＳトランジスタ対ＭＮＣ４，ＭＰＣ４を有している。ここでは、Ｎ型ＭＯＳトランジスタＭＮＣ４のソース端子がグランドＧ１と接続され、Ｐ型ＭＯＳトランジスタＭＰＣ４のソース端子が差動出力端子ＡＯ２と接続されている。そして、ＭＯＳトランジスタＭＮＣ４，ＭＰＣ４のドレイン端子同士が接続されている。なお、ＭＯＳトランジスタＭＰＣ４のゲート端子、及び、ＭＯＳトランジスタＭＰＣ２のゲート端子は、電源ＶＢ２と接続されている。
また、差動出力端子ＡＯ２と接続されたＭＯＳトランジスタＭＰＣ４のドレイン端子及びゲート端子は互いに接続されている。そして、その接続点と、第２ＭＯＳトランジスタ対ＭＮ２，ＭＰ２のうち他方のＭＯＳトランジスタＭＰ２のゲート端子とが接続されている。つまり、本実施の形態では、ＭＯＳトランジスタＭＰＣ４と、ＭＯＳトランジスタＭＰ２とはカレントミラー回路を構成している。
以上のように構成された本実施の形態に係る半導体集積回路においては、上述の４つのカレントミラー回路の基準電圧を明確に設定することが可能となっている。そして、ＭＯＳトランジスタＭＮ１，ＭＰ１のゲート電圧は、第１バイアス回路ＢＮ１，ＢＰ１により、差動出力端子ＡＯ１の差動出力電圧ＶＯＰに基づいて生成されるものとなっている。同様に、ＭＯＳトランジスタＭＮ２，ＭＰ２のゲート電圧は、第２バイアス回路ＢＮ２，ＢＰ２により、差動出力端子ＡＯ２の差動出力電圧ＶＯＮに基づいて生成されるものとなっている。
ここで、カレントミラー回路を構成していないＭＯＳトランジスタＭＰＣ１，ＭＮＣ２，ＭＰＣ３，ＭＮＣ４のそれぞれのソース‐ドレイン間に少量の電流（例えば１μＡ）が流れるように、電源ＶＢ１，ＶＢ２の電圧を設定しておく。そして、ゲート長Ｌ及びゲート幅Ｗに関して（Ｗ／Ｌ）ＭＮＣ１／（Ｗ／Ｌ）ＭＮ１＝（Ｗ／Ｌ）ＭＰＣ２／（Ｗ／Ｌ）ＭＰ１＝（Ｗ／Ｌ）ＭＮＣ３／（Ｗ／Ｌ）ＭＮ２＝（Ｗ／Ｌ）ＭＰＣ４／（Ｗ／Ｌ）ＭＰ２の値が大きくなるように構成する。
このように構成された本実施の形態に係る半導体集積回路によれば、ＭＯＳトランジスタＭＮ１，ＭＮ２，ＭＰ１，ＭＰ２が安定して高抵抗領域で動作する。したがって、第１及び第２ＭＯＳ抵抗Ｒ１，Ｒ２の高抵抗状態を安定化することができる。よって、振幅が大きい信号が入力された場合でも、波形のクリップが生じ難くなり、その歪みを抑制することができる。
＜実施の形態３＞
以上で説明した半導体集積回路（連続時間型ＣＶ変換器）においては、差動出力端子ＡＯ１，ＡＯ２の直流電圧である差動出力電圧ＶＯＰ，ＶＯＮが、第１リファレンス電圧ＶＣＭに固定できないと、回路動作が多少不安定になる。そこで、本発明の実施の形態３では、差動出力端子ＡＯ１，ＡＯ２の差動出力電圧ＶＯＰ，ＶＯＮが、第１リファレンス電圧ＶＣＭに固定可能となっている。
図３は、本実施の形態に係る半導体集積回路の構成を示す回路図である。なお、本実施の形態に係る半導体集積回路において、実施の形態２で説明した構成要素と同一または類似するものについては同じ符号を付し、実施の形態２と異なる点を中心に説明する。
図３に示すように、本実施の形態に係る半導体集積回路は、実施の形態２の構成に第３ＭＯＳ抵抗Ｒ３及び第４ＭＯＳ抵抗Ｒ４が追加されたものとなっている。そして、差動増幅器Ａ１に、電圧ＶＯＣＭＦＢが入力される出力コモンモード電圧入力端子（入力端子）が追加されている。
図４は、本実施の形態に係る差動増幅器Ａ１の構成を示す図である。この差動増幅器Ａ１は、出力コモンモード電圧入力端子の電圧ＶＯＣＭＦＢと、図４に示す第２リファレンス電圧ＶＲＥＦ（ここでは、第１リファレンス電圧ＶＣＭと同じ電圧）との比較に基づいて、一対の差動出力端子ＡＯ１，ＡＯ２の差動出力電圧ＶＯＰ，ＶＯＮを制御するものとなっている。次に、この差動増幅器Ａ１の構成について説明する。
差動増幅器Ａ１は、ドレイン端子とソース端子とが互いに接続されたＰ型ＭＯＳトランジスタＭＰＣ２１，ＭＰＣ２２を備えている。Ｐ型ＭＯＳトランジスタＭＰＣ２１のソース端子は電源ＶＡ１と接続され、ゲート端子は電圧ＶＢＰ２１と接続されている。Ｐ型ＭＯＳトランジスタＭＰＣ２２のゲート端子は電圧ＶＢＰ２２と接続されている。
また、差動増幅器Ａ１は、当該ＭＯＳトランジスタＭＰＣ２２の一のドレイン端子と接続された一対のソース端子を有するＰ型ＭＯＳトランジスタＭＰＣ２３，ＭＰＣ２４を備えている。ＭＯＳトランジスタＭＰＣ２３のゲート端子は電圧ＶＩＰと接続され、ＭＯＳトランジスタＭＰＣ２４のゲート端子は電圧ＶＩＮと接続されている。
差動増幅器Ａ１は、ＭＯＳトランジスタＭＰＣ２３，ＭＰＣ２４の一対のドレイン端子とそれぞれ接続された一対のドレイン端子と、グランドＧＡ１と接続された一対のソース端子とを有するＮ型ＭＯＳトランジスタＭＮＣ２２，ＭＮＣ２４を備える。ＭＯＳトランジスタＭＮＣ２２，ＭＮＣ２４の一対のゲート端子は、電圧ＶＢＮ２１と接続されている。
また、差動増幅器Ａ１は、ＭＯＳトランジスタＭＮＣ２２，ＭＮＣ２４の一対のドレイン端子とそれぞれ接続された一対のソース端子を有し、差動出力端子ＡＯ１，ＡＯ２とそれぞれ接続された一対のドレイン端子を有するＮ型ＭＯＳトランジスタＭＮＣ２１，ＭＮＣ２３を備える。ＭＯＳトランジスタＭＮＣ２１，ＭＮＣ２３の一対のゲート端子は、電圧ＶＢＮ２２と接続されている。
差動増幅器Ａ１は、出力コモンモード電圧入力端子の電圧ＶＯＣＭＦＢが正入力に、第２リファレンス電圧ＶＲＥＦが負入力に入力される差動増幅器ＡＳ１を備えている。
また、差動増幅器Ａ１は、差動増幅器ＡＳ１の一の出力端子と接続された一対のゲート端子と、電源ＶＡ１と接続された一対のソース端子とを有するＰ型ＭＯＳトランジスタＭＰＣ２５，ＭＰＣ２７を備える。
差動増幅器Ａ１は、当該ＭＯＳトランジスタＭＰＣ２５，ＭＰＣ２７の一対のドレイン端子とそれぞれ接続された一対のソース端子と、差動出力端子ＡＯ１，ＡＯ２とそれぞれ接続された一対のドレイン端子とを有するＰ型ＭＯＳトランジスタＭＰＣ２６，ＭＰＣ２８を備える。このＭＯＳトランジスタＭＰＣ２６，ＭＰＣ２８の一対のゲート端子は、電圧ＶＢＰ２２と接続されている。
次に、図３に戻って、第３ＭＯＳ抵抗Ｒ３及び第４ＭＯＳ抵抗Ｒ４の構成について説明する。なお、以下の説明から明らかなように、本実施の形態に係る第３及び第４ＭＯＳ抵抗Ｒ３，Ｒ４は、上述の第１及び第２ＭＯＳ抵抗Ｒ１，Ｒ２とほぼ同じ構成を有している。
第３ＭＯＳ抵抗Ｒ３は、差動増幅器Ａ１の出力コモンモード電圧入力端子と、一対の差動出力端子ＡＯ１，ＡＯ２の一方（ＡＯ１）との間に直列接続された、導電型が互いに異なる第７ＭＯＳトランジスタ対ＭＮ３，ＭＰ３を有している。ここでは、Ｐ型ＭＯＳトランジスタＭＰ３のソース端子が出力コモンモード電圧入力端子と接続され、Ｎ型ＭＯＳトランジスタＭＮ３のソース端子が差動出力端子ＡＯ１と接続されている。そして、ＭＯＳトランジスタＭＮ３，ＭＰ３のドレイン端子同士が接続されている。
第４ＭＯＳ抵抗Ｒ４は、差動増幅器Ａ１の出力コモンモード電圧入力端子と、一対の差動出力端子ＡＯ１，ＡＯ２の他方（ＡＯ２）との間に直列接続された、導電型が互いに異なる第８ＭＯＳトランジスタ対ＭＮ４，ＭＰ４を有している。ここでは、Ｐ型ＭＯＳトランジスタＭＰ４のソース端子が出力コモンモード電圧入力端子と接続され、Ｎ型ＭＯＳトランジスタＭＮ４のソース端子が差動出力端子ＡＯ２と接続されている。そして、ＭＯＳトランジスタＭＮ４，ＭＰ４のドレイン端子同士が接続されている。
ＭＯＳトランジスタＭＮ３，ＭＰ３には上述の制御信号ＶＲＡＮ，ＶＲＡＰがそれぞれ入力され、ＭＯＳトランジスタＭＮ４，ＭＰ４には上述の制御信号ＶＲＢＮ，ＶＲＢＰが入力されている。したがって、本実施の形態では、上述のバイアス回路Ｂは、一対の差動出力端子ＡＯ１，ＡＯ２の差動出力電圧ＶＯＰ，ＶＯＮに基づいて、第３及び第４ＭＯＳ抵抗Ｒ３，Ｒ４の抵抗を制御するものとなっている。なお、本実施の形態では、バイアス回路Ｂの制御により、第３及び第４ＭＯＳ抵抗Ｒ３，Ｒ４は高抵抗化されている。
以上のような本実施の形態に係る半導体集積回路によれば、第３及び第４ＭＯＳ抵抗Ｒ３，Ｒ４が高抵抗として動作し、出力コモンモード電圧入力端子に差動出力電圧ＶＯＰ，ＶＯＮの中点が出力される。差動増幅器Ａ１では、出力コモンモード電圧入力端子の電圧ＶＯＣＭＦＢと、電圧ＶＲＥＦ（＝ＶＣＭ）とを比較して、電圧ＶＲＥＦの方が大きければ、ＭＰＣ２５，ＭＰＣ２６，ＭＰＣ２７，ＭＰＣ２８の電流を増加させて、差動出力電圧ＶＯＰ，ＶＯＮを上昇させる。一方、電圧ＶＲＥＦの方が小さければ、ＭＰＣ２５，ＭＰＣ２６，ＭＰＣ２７，ＭＰＣ２８の電流を減少させて、差動出力電圧ＶＯＰ，ＶＯＮを下降させる。
そして、第３ＭＯＳ抵抗Ｒ３における第７ＭＯＳトランジスタ対ＭＮ３，ＭＰ３は直列接続され、第４ＭＯＳ抵抗Ｒ４における第８ＭＯＳトランジスタ対ＭＮ４，ＭＰ４は直列接続されている。これにより、実施の形態１と同様に、振幅が大きい信号が入力された場合でも、第１及び第２ＭＯＳ抵抗Ｒ１，Ｒ２の高抵抗状態を維持することができる。そして、差動出力端子ＡＯ１，ＡＯ２の直流電圧である差動出力電圧ＶＯＰ，ＶＯＮが、第１リファレンス電圧ＶＣＭに固定されるため、回路動作を安定化することができる。
＜実施の形態４＞
以上で説明した実施の形態１〜３に係る半導体集積回路においては、第１及び第２ＭＯＳ抵抗Ｒ１，Ｒ２が高抵抗状態であり、時定数が大きくなっている。そのため、差動増幅器Ａ１の差動入力電圧が安定するまでに多少時間が掛かる。そこで、本発明の実施の形態４では、その時間を可及的に短くすることが可能となっている。
図５は、本実施の形態に係る半導体集積回路の構成を示す回路図である。なお、本実施の形態に係る半導体集積回路において、実施の形態３で説明した構成要素と同一または類似するものについては同じ符号を付し、実施の形態３と異なる点を中心に説明する。
図５に示すように、本実施の形態に係る半導体集積回路は、実施の形態３の構成に第９ＭＯＳトランジスタ対ＭＮＣ５，ＭＰＣ５と、第１０ＭＯＳトランジスタ対ＭＮＣ６，ＭＰＣ６とが追加されたものとなっている。
Ｎ型ＭＯＳトランジスタＭＮＣ５，ＭＮＣ６の一対のソース端子は、第２リファレンス電圧ＶＲＥＦ（＝ＶＣＭ）と接続され、一対のドレイン端子は、Ｐ型ＭＯＳトランジスタＭＰＣ５，ＭＰＣ６を介して、一対の差動入力端子ＡＩ１，ＡＩ２とそれぞれ接続されている。そして、Ｎ型ＭＯＳトランジスタＭＮＣ５，ＭＮＣ６のゲート端子は、それぞれ電圧ＶＣ１と接続されている。
Ｐ型ＭＯＳトランジスタＭＰＣ５，ＭＰＣ６の一対のドレイン端子は、Ｎ型ＭＯＳトランジスタＭＮＣ５，ＭＮＣ６の一対のドレイン端子と接続されている。そして、Ｐ型ＭＯＳトランジスタＭＰＣ５，ＭＰＣ６の一対のソース端子は、一対の差動入力端子ＡＩ１，ＡＩ２とそれぞれ接続され、一対のゲート端子はそれぞれ電圧ＶＣ２と接続されている。
以上のような本実施の形態に係る半導体集積回路では、電源投入直後にＮ型ＭＯＳトランジスタＭＮＣ５，ＭＮＣ６（ここではＰ型ＭＯＳトランジスタＭＰＣ５，ＭＰＣ６も）を導通させることにより、差動増幅器Ａ１の差動入力電圧が電圧ＶＲＥＦに収束する時間を可及的に短くすることができる。よって、使い勝手のよい半導体集積回路（連続時間型ＣＶ変換器）を実現することができる。
＜実施の形態５＞
本発明の実施の形態５では、実施の形態４と同様に、差動入力電圧が収束するまでの時間を可及的に短くすることが可能となっている。
図６は、本実施の形態に係る半導体集積回路の構成を示す回路図である。なお、本実施の形態に係る半導体集積回路において、実施の形態２で説明した構成要素と同一または類似するものについては同じ符号を付し、実施の形態２と異なる点を中心に説明する。
図６に示すように、本実施の形態に係る半導体集積回路は、実施の形態２の構成に、ＭＯＳトランジスタＭＰＣ７，ＭＮＣ７が追加されたものとなっている。
ＭＯＳトランジスタＭＮＣ７のドレイン端子は、ＭＯＳトランジスタＭＰＣ１，ＭＰＣ３のゲート端子と、電源ＶＢ１との間に接続されている。そして、ＭＯＳトランジスタＭＮＣ７のソース端子は、グランドＧ２と接続され、ゲート端子は電圧ＶＣ１と接続されている。
ＭＯＳトランジスタＭＰＣ７のドレイン端子は、ＭＯＳトランジスタＭＰＣ２，ＭＰＣ４のゲート端子と、電源ＶＢ２との間に接続されている。そして、ＭＯＳトランジスタＭＰＣ７のソース端子は、電源Ｖ２と接続され、ゲート端子は電圧ＶＣ２と接続されている。
そして、電源投入直後に、バイアス回路Ｂは、電圧ＶＣ１をｈｉｇｈ状態にし、かつ、電圧ＶＣ２をｌｏｗ状態にして、第１及び第２ＭＯＳ抵抗Ｒ１，Ｒ２の抵抗を、例えば導通状態にして低下させる。そうすると、差動増幅器Ａ１の仮想接地点が第１リファレンス電圧ＶＣＭにすぐに収束する。つまり、差動増幅器Ａ１の差動入力電圧が第１リファレンス電圧ＶＣＭに収束する時間を可及的に短くすることができる。よって、使い勝手のよい半導体集積回路（連続時間型ＣＶ変換器）を実現することができる。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
Ａ１ 差動増幅器、ＡＩ１，ＡＩ２ 差動入力端子、ＡＯ１，ＡＯ２ 差動出力端子、Ｂ バイアス回路、ＢＮ１，ＢＰ１ 第１バイアス回路、ＢＮ２，ＢＰ２ 第２バイアス回路、ＣＬＰ 第１負荷容量、ＣＬＮ 第２負荷容量、ＭＮ１，ＭＰ１ 第１ＭＯＳトランジスタ対、ＭＮ２，ＭＰ２ 第２ＭＯＳトランジスタ対、ＭＮ３，ＭＰ３ 第７ＭＯＳトランジスタ対、ＭＮ４，ＭＰ４ 第８ＭＯＳトランジスタ対、ＭＮＣ１，ＭＰＣ１ 第３ＭＯＳトランジスタ対、ＭＮＣ２，ＭＰＣ２ 第４ＭＯＳトランジスタ対、ＭＮＣ３，ＭＰＣ３ 第５ＭＯＳトランジスタ対、ＭＮＣ４，ＭＰＣ４ 第６ＭＯＳトランジスタ対、ＭＮＣ５，ＭＮＣ６ 第９ＭＯＳトランジスタ対、Ｒ１ 第１ＭＯＳ抵抗、Ｒ２ 第２ＭＯＳ抵抗、Ｒ３ 第３ＭＯＳ抵抗、Ｒ４ 第４ＭＯＳ抵抗、ＶＣＭ 第１リファレンス電圧、ＶＲＥＦ 第２リファレンス電圧。

Claims (6)

  1. 時間的に連続して容量を電圧に変換するＣＶ変換器を構成する半導体集積回路であって、
    リファレンス電圧に接続された一対の共通端子と、一対の差動端子とを有し、前記容量を検出する一対の容量型センサと、
    前記一対の差動端子と接続された一対の差動入力端子と、一対の差動出力端子とを有する差動増幅器と、
    前記一対の差動入力端子の一方と前記一対の差動出力端子の一方との間に直列接続された導電型が互いに異なる第１ＭＯＳ（Metal Oxide Semiconductor）トランジスタ対を有する第１ＭＯＳ抵抗と、
    前記一対の差動入力端子の前記一方と前記一対の差動出力端子の前記一方との間に設けられた第１負荷容量と、
    前記一対の差動入力端子の他方と前記一対の差動出力端子の他方との間に直列接続された導電型が互いに異なる第２ＭＯＳトランジスタ対を有する第２ＭＯＳ抵抗と、
    前記一対の差動入力端子の前記他方と前記一対の差動出力端子の前記他方との間に設けられた第２負荷容量と、
    前記一対の差動出力端子の電圧に基づいて、前記第１及び第２ＭＯＳ抵抗の抵抗を制御するバイアス回路と
    を備え、
    前記バイアス回路は、
    前記一対の差動出力端子の前記一方の電圧に基づいて、前記第１ＭＯＳ抵抗の抵抗を制御する一対の第１バイアス回路と、前記一対の差動出力端子の前記他方の電圧に基づいて、前記第２ＭＯＳ抵抗の抵抗を制御する一対の第２バイアス回路とを含み、
    前記一対の第１バイアス回路の一方は、第１電位と、前記一対の差動出力端子の前記一方との間に直列接続された導電型が互いに異なる第３ＭＯＳトランジスタ対を有し、当該第３ＭＯＳトランジスタ対のうち前記差動出力端子と接続された一方のＭＯＳトランジスタと、前記第１ＭＯＳトランジスタ対のうち一方のＭＯＳトランジスタとはカレントミラー回路を構成し、
    前記一対の第１バイアス回路の他方は、第２電位と、前記一対の差動出力端子の前記一方との間に直列接続された導電型が互いに異なる第４ＭＯＳトランジスタ対を有し、当該第４ＭＯＳトランジスタ対のうち前記差動出力端子と接続された一方のＭＯＳトランジスタと、前記第１ＭＯＳトランジスタ対のうち他方のＭＯＳトランジスタとはカレントミラー回路を構成し、
    前記一対の第２バイアス回路の一方は、前記第１電位と、前記一対の差動出力端子の前記他方との間に直列接続された導電型が互いに異なる第５ＭＯＳトランジスタ対を有し、当該第５ＭＯＳトランジスタ対のうち前記差動出力端子と接続された一方のＭＯＳトランジスタと、前記第２ＭＯＳトランジスタ対のうち一方のＭＯＳトランジスタとはカレントミラー回路を構成し、
    前記一対の第２バイアス回路の他方は、前記第２電位と、前記一対の差動出力端子の前記他方との間に直列接続された導電型が互いに異なる第６ＭＯＳトランジスタ対を有し、当該第６ＭＯＳトランジスタ対のうち前記差動出力端子と接続された一方のＭＯＳトランジスタと、前記第２ＭＯＳトランジスタ対のうち他方のＭＯＳトランジスタとはカレントミラー回路を構成している、半導体集積回路。
  2. 請求項１に記載の半導体集積回路であって、
    前記差動増幅器は、
    入力端子をさらに有し、当該入力端子の電圧とリファレンス電圧との比較に基づいて前記一対の差動出力端子の電圧を制御し、
    前記差動増幅器の前記入力端子と、前記一対の差動出力端子の前記一方との間に直列接続された導電型が互いに異なる第７ＭＯＳトランジスタ対を有する第３ＭＯＳ抵抗と、
    前記差動増幅器の前記入力端子と、前記一対の差動出力端子の前記他方との間に直列接続された導電型が互いに異なる第８ＭＯＳトランジスタ対を有する第４ＭＯＳ抵抗と
    をさらに備え、
    前記バイアス回路は、
    前記一対の差動出力端子の電圧に基づいて、前記第３及び第４ＭＯＳ抵抗の抵抗を制御する、半導体集積回路。
  3. 請求項１または請求項２に記載の半導体集積回路であって、
    前記一対の差動入力端子の前記一方とリファレンス電圧との間に直列接続された導電型が互いに異なる第９ＭＯＳトランジスタ対と、
    前記一対の差動入力端子の前記他方と前記リファレンス電圧との間に直列接続された導電型が互いに異なる第１０ＭＯＳトランジスタ対とをさらに備え、
    電源投入時に前記第９ＭＯＳトランジスタ対及び前記第１０ＭＯＳトランジスタ対が導通される、半導体集積回路。
  4. 請求項１から請求項３のうちいずれか１項に記載の半導体集積回路であって、
    前記バイアス回路は、電源投入直後に前記第１及び第２ＭＯＳ抵抗の抵抗を低下させる、半導体集積回路。
  5. 時間的に連続して容量を電圧に変換するＣＶ変換器を構成する半導体集積回路であって、
    リファレンス電圧に接続された一対の共通端子と、一対の差動端子とを有し、前記容量を検出する一対の容量型センサと、
    前記一対の差動端子と接続された一対の差動入力端子と、一対の差動出力端子とを有する差動増幅器と、
    前記一対の差動入力端子の一方と前記一対の差動出力端子の一方との間に直列接続された導電型が互いに異なる第１ＭＯＳ（Metal Oxide Semiconductor）トランジスタ対を有する第１ＭＯＳ抵抗と、
    前記一対の差動入力端子の前記一方と前記一対の差動出力端子の前記一方との間に設けられた第１負荷容量と、
    前記一対の差動入力端子の他方と前記一対の差動出力端子の他方との間に直列接続された導電型が互いに異なる第２ＭＯＳトランジスタ対を有する第２ＭＯＳ抵抗と、
    前記一対の差動入力端子の前記他方と前記一対の差動出力端子の前記他方との間に設けられた第２負荷容量と、
    前記一対の差動出力端子の電圧に基づいて、前記第１及び第２ＭＯＳ抵抗の抵抗を制御するバイアス回路と
    を備え、
    前記差動増幅器は、
    入力端子をさらに有し、当該入力端子の電圧とリファレンス電圧との比較に基づいて前記一対の差動出力端子の電圧を制御し、
    前記差動増幅器の前記入力端子と、前記一対の差動出力端子の前記一方との間に直列接続された導電型が互いに異なる第７ＭＯＳトランジスタ対を有する第３ＭＯＳ抵抗と、
    前記差動増幅器の前記入力端子と、前記一対の差動出力端子の前記他方との間に直列接続された導電型が互いに異なる第８ＭＯＳトランジスタ対を有する第４ＭＯＳ抵抗と
    をさらに備え、
    前記バイアス回路は、
    前記一対の差動出力端子の電圧に基づいて、前記第３及び第４ＭＯＳ抵抗の抵抗を制御する、半導体集積回路。
  6. 時間的に連続して容量を電圧に変換するＣＶ変換器を構成する半導体集積回路であって、
    リファレンス電圧に接続された一対の共通端子と、一対の差動端子とを有し、前記容量を検出する一対の容量型センサと、
    前記一対の差動端子と接続された一対の差動入力端子と、一対の差動出力端子とを有する差動増幅器と、
    前記一対の差動入力端子の一方と前記一対の差動出力端子の一方との間に直列接続された導電型が互いに異なる第１ＭＯＳ（Metal Oxide Semiconductor）トランジスタ対を有する第１ＭＯＳ抵抗と、
    前記一対の差動入力端子の前記一方と前記一対の差動出力端子の前記一方との間に設けられた第１負荷容量と、
    前記一対の差動入力端子の他方と前記一対の差動出力端子の他方との間に直列接続された導電型が互いに異なる第２ＭＯＳトランジスタ対を有する第２ＭＯＳ抵抗と、
    前記一対の差動入力端子の前記他方と前記一対の差動出力端子の前記他方との間に設けられた第２負荷容量と、
    前記一対の差動出力端子の電圧に基づいて、前記第１及び第２ＭＯＳ抵抗の抵抗を制御するバイアス回路と
    を備え、
    前記一対の差動入力端子の前記一方とリファレンス電圧との間に直列接続された導電型が互いに異なる第９ＭＯＳトランジスタ対と、
    前記一対の差動入力端子の前記他方と前記リファレンス電圧との間に直列接続された導電型が互いに異なる第１０ＭＯＳトランジスタ対とをさらに備え、
    電源投入時に前記第９ＭＯＳトランジスタ対及び前記第１０ＭＯＳトランジスタ対が導通される、半導体集積回路。
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