WO2013072950A1 - 電荷検出回路 - Google Patents

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differential amplifier
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鈴木　健
直之 松尾
木代　雅巳
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富士電機株式会社
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Definitions

  • the present invention relates to a charge detection circuit that detects charge of a charge generation sensor such as a pressure sensor, a microphone, an acceleration sensor, an angular velocity sensor, or a strain gauge or a capacitance change sensor.
  • a charge generation sensor such as a pressure sensor, a microphone, an acceleration sensor, an angular velocity sensor, or a strain gauge or a capacitance change sensor.
  • charge generation sensors include strain gauges and acceleration sensors using insulator piezoelectric elements. Further, as a sensor for detecting a change in capacitance, there is an acceleration sensor or the like which holds a weight by a beam, holds a fixed electrode in the vicinity of a weight side, and measures the capacitance between the weight and the fixed electrode. All of these sensors measure minute charges, and charge amplifiers are used as charge detection circuits for charge-voltage conversion.
  • one differential amplification circuit can be applied to remove an in-phase signal (common mode signal).
  • a capacitance change type sensor to which a bias voltage is supplied, as shown in FIG. 11, one end of two variable capacitance sensors 100A and 100B to be a pair. Are connected to the bias voltage circuit 101, and the other end is connected to the negative input terminal and the positive input terminal of the differential amplifier circuit 102.
  • a feedback circuit 103 in which a feedback capacitor Cf and a feedback resistor Rf are connected in parallel is connected between the output terminal and the negative electrode terminal of the differential amplifier circuit 102, and the variable capacitance sensor 100 B and the positive electrode input terminal of the differential amplifier circuit 102
  • a cancel circuit 104 in which a cancel capacitor Cc and a cancel resistor Rc are connected in parallel is connected between the connection point of and the ground, and the cancel circuit 104 cancels the common mode noise.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2003-258577
  • the gain after charge amplifier may be more than 100 times, and the circuit may be saturated, resulting in a decrease in dynamic range.
  • the gain after charge amplifier may be more than 100 times, and the circuit may be saturated, resulting in a decrease in dynamic range.
  • the charge detection circuit shown in FIG. 12 is applied to a variable capacitance acceleration sensor, and as shown in FIG. 13, a carrier signal generator that generates a 50 kHz carrier signal at one end of the pair of acceleration sensors 100A and 100B. Connect the 107. Further, the other ends of the acceleration sensors 100A and 100B are connected to the charge amplifier 108 to which the variable capacitance diodes D1 and D2 shown in FIG. 12 are applied, and the capacitance of the variable capacitance diodes D1 and D2 of the charge amplifier 108 is variably controlled.
  • the variable capacitance control voltage generation circuit 109 is connected.
  • the detection output of charge amplifier 108 and the carrier signal output from carrier signal generator 107 are multiplied by multiplier 110 to decode the output of the charge amplifier obtained by sampling acceleration sensors 100A and 100B with the carrier signal.
  • multiplier 110 A case is considered in which a system is obtained in which a low frequency acceleration detection value of 1 kHz or less is obtained by passing the decoded signal through a low pass filter 111 whose cutoff frequency is set to 1 kHz or less.
  • the source of this noise is generated by the leakage current of the variable capacitance diodes D1 and D2 used as the variable capacitance device, and as it is, there is an unsolved problem that it can not be used for the high SN AC bias method. . Therefore, the present invention has been made focusing on the unsolved problems of the above-described conventional example, and it is possible to easily perform gain adjustment on the input side of the differential amplifier circuit without using a variable capacitance diode.
  • the purpose is to provide a detection circuit.
  • one end of a physical quantity detection sensor composed of either a charge generation sensor or a capacitance change sensor is used as a negative electrode of a differential amplifier circuit. It is connected to the input terminal and the other end is connected to the positive electrode input terminal of the differential amplifier circuit, and a feedback resistor and a feedback capacitor are connected in parallel between the output terminal of the differential amplifier circuit and the negative electrode input terminal, A cancel resistance and a cancel capacitance are connected in parallel between the positive input terminal of the differential amplifier circuit and the reference voltage.
  • a drain voltage adjustment circuit is provided to adjust the drain voltage of at least one of the two field effect transistors to which the positive and negative differential inputs of the differential amplifier circuit are separately input, and the gain of at least one of the positive and negative differential inputs Adjustment is possible.
  • a low pass filter is connected to the output side of the DC voltage source. According to this configuration, it is possible to suppress the fluctuation of the DC voltage of the DC voltage source by the low pass filter and to prevent the fluctuation of the drain voltage of the field effect transistor.
  • the drain voltage adjustment circuit applies a current mirror circuit to the load of the differential input, and a field effect connected to the mirror current side of the current mirror circuit.
  • the drain input voltage of the second differential amplifier is connected to the drain of the transistor, and the drain voltage of the field effect transistor connected to the mirror current side is controlled by controlling the voltage of the positive electrode input terminal of the second differential amplifier. Adjust the
  • the charge detection circuit in the charge detection circuit, at least one of the two field effect transistors constituting the differential amplifier circuit when the physical quantity detection sensor including the charge generation sensor and the capacitance change sensor is AC biased and driven.
  • FIG. 6 is a circuit diagram of a charge detection circuit showing a second embodiment of the present invention.
  • FIG. 6 is a circuit diagram of a charge detection circuit showing a third embodiment of the present invention.
  • FIG. 10 is a circuit diagram of a charge detection circuit showing a fourth embodiment of the present invention. It is a circuit diagram showing a charge detection circuit of a conventional example.
  • FIG. 12 is a circuit diagram showing a charge detection circuit in which the input capacitance is made variable according to the prior art. It is a circuit diagram showing a charge detection circuit in the case of carrying out exchange bias of the conventional physical quantity sensor.
  • FIG. 14 is a characteristic diagram showing the relationship between the frequency of FIG. 13 and the noise density.
  • the input stage of the differential amplifier circuit 1 is, as shown in FIG. 1, a series circuit of a load resistor R1 and a junction type field effect transistor FET1 on the positive electrode side of the DC voltage source 2, a load resistor R2 and a junction type field effect.
  • the series circuit of the transistor FET2 is connected in parallel.
  • the sources of both field effect transistors FET1 and FET2 are connected to each other, and are connected to the negative electrode side of the DC voltage source 2 described above via the constant current circuit 3.
  • the gate of the field effect transistor FET1 is connected to the positive electrode input terminal tp, and the gate of the field effect transistor FET2 is connected to the negative electrode input terminal tn.
  • second stage and subsequent circuit portions represented as differential amplifier 4 are connected to a connection point of load resistance R1 and field effect transistor FET1 and a connection point of load resistance R2 and field effect transistor FET2.
  • the output side of is connected to the output terminal to.
  • the second stage is usually configured by an amplifier circuit
  • the third stage is configured by a buffer amplifier.
  • the output sides of the pair of acceleration sensors 21 and 22 which are capacitance change type sensors as physical quantity detection sensors are connected to the positive electrode input terminal tp and the negative electrode input terminal tn.
  • input capacitances Ci1 and Ci2 exist in the field effect transistors FET1 and FET2 of the input stage shown in FIG. Since these input capacitances Ci1 and Ci2 can be regarded as virtual capacitances that are apparently grounded, they are represented by dotted lines in FIG. Since the input capacitances Ci1 and Ci2 are capacitances to the internal circuit viewed from the gates of the field effect transistors FET1 and FET2, they become the sum of the gate-source capacitance and the gate-drain capacitance of each of the field effect transistors FET1 and FET2.
  • charge detection circuit 9 has differential amplifier circuit 1 shown in FIG. 1 described above, and a connection point between positive electrode input terminal tp of differential amplifier circuit 1 and the gate of field effect transistor FET 1 and ground.
  • a cancel circuit 10 in which a cancel resistor Rc and a cancel capacitor Cc are connected in parallel is connected between them.
  • a feedback circuit 11 in which a feedback resistor Rf and a feedback capacitor Cf are connected in parallel is connected between the output side of the differential amplifier 4 and the negative electrode input terminal tn.
  • drain voltage adjustment circuits 12 and 13 for adjusting the drain voltage are interposed between the load resistors R1 and R2 of the differential amplifier circuit 1 and the field effect transistors FET1 and FET2, respectively.
  • the drain voltage adjustment circuit 12 includes a voltage control active element 14 cascode-connected to the field effect transistor between the load resistor R1 and the field effect transistor FET1, and a low pass filter 15 at the base of the voltage control active element 14. It is comprised with the DC voltage source 16 which can adjust the connected output voltage arbitrarily.
  • the voltage control active element 14 is configured by Darlington-connected npn bipolar transistors Q11 and Q12.
  • the positive electrode input terminal tp and the negative electrode input terminal tn of the charge detection circuit 9 are connected to one ends of a pair of acceleration sensors 21 and 22 which are capacitance change type sensors as physical quantity detection sensors.
  • the other end of the acceleration sensors 21 and 22 is connected to a carrier signal generator 23 that generates a carrier signal Sc of, for example, 50 kHz.
  • the variable capacitances of the acceleration sensors 21 and 22 are sampled by the carrier signal Sc and supplied to the positive electrode input terminal tp and the negative electrode input terminal tn of the charge detection circuit 9.
  • the acceleration sensors 21 and 22 are capacitance change type sensors, hold the weight by a beam and hold the fixed electrode in the vicinity of the side of the weight, and measure the capacitance between the weight and the fixed electrode to detect acceleration.
  • Each of the acceleration sensors 21 and 22 measures a minute charge (for example, about 10 -18 C).
  • the acceleration sensors 21 and 22 are set to 1 G at 1V.
  • a carrier signal Sc of 50 kHz is supplied to the acceleration sensors 21 and 22 to sample an acceleration component, and the cancellation circuit 10 of the charge detection circuit 9 cancels out the in-phase signal noise of the sampled acceleration component. Further, the drain voltages of the field effect transistors FET1 and FET2 are adjusted by the drain voltage adjusting circuits 12 and 13 to adjust the input capacitances Ci1 and Ci2, thereby separately varying the positive and negative gains of the field effect transistors FET1 and FET2. It is possible to improve the rejection rate of common-mode signal noise.
  • the adjustment of the input capacitance of the differential amplifier circuit 1 is not performed using a variable capacitance diode as in the conventional example described above, but the drain voltages of the field effect transistors FET1 and FET2 constituting the differential amplifier circuit 1 Is adjusted by the drain voltage adjusting circuits 12 and 13, as described above, the increase in noise density due to the leakage current of the variable capacitance diode can be reliably suppressed.
  • the drain voltage of the field effect transistor FET1 whose gate is connected to the positive electrode input terminal tp is determined by the emitter potential of the bipolar transistor Q11 constituting the cascode-connected voltage control active element 14. Since this emitter potential is a potential which is lower than the potential of the DC voltage source 16 by the pn junction voltage (about 0.6 V), changing the output voltage of the DC voltage source 16 adjusts the input capacitance Ci1 of the field effect transistor FET1. be able to. That is, when the output voltage of the DC voltage source 16 is increased, the input capacitance Ci1 is decreased. Conversely, when the output voltage of the DC voltage source 16 is decreased, the input capacitance Ci1 is increased.
  • the input capacitance Ci2 of the field effect transistor FET2 can be adjusted by changing the output voltage of the DC voltage source 19. That is, when the output voltage of the DC voltage source 19 is increased, the input capacitance Ci2 is decreased, and conversely, when the output voltage of the DC voltage source 16 is decreased, the input capacitance Ci2 is increased.
  • flow is shown in FIG.
  • the acceleration sensor used as the variable capacitance sensor described above is set to 1 G at 1 V, the change of ⁇ 0.1 V of the output voltage Vo is adjusted by ⁇ 0.1 G. It corresponds to As described above, by changing the removal rate of the in-phase signal, it is possible to adjust the zero offset of the acceleration sensor.
  • the relationship of the noise density to the frequency in the state where acceleration is not applied to the acceleration sensors 21 and 22 is, as shown in FIG. Therefore, the noise density becomes approximately equal to the theoretical value of noise, making it possible to realize a low noise charge detection circuit.
  • the voltage controlling active elements 14 and 17 are n-type bipolar transistors in which Darlington connection is applied is described, but the present invention is not limited to this. As shown, one npn bipolar transistor Q1 and Q2 may be used.
  • the npn-type bipolar transistor is applied as the voltage control active elements 14 and 17.
  • the present invention is not limited to this, and n-channel is used instead of the bipolar transistor.
  • the same function and effect as described above can be obtained even by applying the junction type field effect transistor.
  • the output voltage of the DC voltage source 19 is fixed at 4.6 V, but the output voltage of the DC voltage source 19 can be fixed at an arbitrary voltage. In this case, the drain voltage adjustment circuit 13 can be omitted. Further, the output voltage of the DC voltage source 19 may be varied as well as the output voltage of the DC voltage source 19 is fixed.
  • a differential amplifier circuit as shown in FIG. 7 has been conventionally proposed.
  • This differential amplifier circuit connects the bases of npn bipolar transistors Q3 and Q4 constituting drain voltage adjusting circuits 12 and 13 interposed between load resistors R1 and R2 and field effect transistors FET1 and FET2, respectively.
  • the middle point between the bases of these bipolar transistors Q3 and Q4 is connected to the positive electrode side of the DC voltage source 2 via a resistor R3.
  • the differential amplifier circuit is connected to the ground via a parallel circuit of a constant current diode Dz and a capacitor C3, and the bipolar transistors Q3 and Q4 are cascaded and connected.
  • the field effect transistors FET1 and FET2 of the input stage usually, when an input voltage input to the gate rises [Delta] Vi, when the drain voltage V D is the gain and G, fall JiderutaVi, drain and gate There is a so-called Miller effect in which the feedback capacitance of is multiplied by the gain.
  • the response speed of the first stage is determined by the feedback capacitance multiplied by the gain and the load resistors R1 and R2. Therefore, in order to achieve low noise and high speed differential input with the two-stage configuration of the input stage and the feedback capacitance stage, the bipolar transistors Q3 and Q4 are cascaded and connected in cascade.
  • the field effect transistors FET1 and FET2 to be input stage transistors are configured to have a large area (large capacitance) in order to obtain characteristics of low resistance (low noise) as much as possible, and in order to prevent the mirror effect, If the drain potentials of field effect transistors FET1 and FET2 are fixed at the emitter potentials of bipolar transistors Q3 and Q4 and if bipolar transistors Q3 and Q4 are formed of low capacitance transistors, the load resistors R1 and R2 with which gain is generated The mirror effect at the connection points can be reduced. Further, since differential characteristics can be obtained, it is desirable that the emitter potentials of the two bipolar transistors Q3 and Q4 be the same.
  • the drain potentials of the two field effect transistors FET1 and FET2 are fixed at one potential, as in the first embodiment of the present invention described above, the field effect transistor FET1 and FET1 and FET2 are fixed.
  • the drain voltage of the FET 2 can not be adjusted independently, and the configuration is similar at first glance, the operation and effect of the two are completely different.
  • the first embodiment of the present invention I can not get the effect.
  • the load resistors R1 and R2 are omitted and a current mirror circuit is used as a load. That is, in the second embodiment, as shown in FIG. 8, in the configuration of FIG. 2 in the above-described first embodiment, the load resistors R1 and R2 at the first stage of the differential amplifier circuit 1 are omitted.
  • the current mirror circuit 31 is connected as a load.
  • the current mirror circuit 31 has pnp bipolar transistors Q31 and Q32 whose emitters are connected to the positive electrode side of the DC voltage source 2, the bases of both bipolar transistors Q31 and Q32 are connected to each other, and the midpoint between these bases Are connected to the collector of the bipolar transistor Q31.
  • a drain voltage adjustment circuit 12 similar to that of the first embodiment described above is provided between the bipolar transistor Q31 on the reference current side of the current mirror circuit 31 and the field effect transistor FET1.
  • the drain voltage adjustment circuit 13 between the bipolar transistor Q32 on the mirror current side and the field effect transistor FET2 is omitted, and the connection point between the bipolar transistor Q32 and the field effect transistor FET2 is connected to the amplifier 32.
  • the output side of 32 is connected to the output terminal to.
  • the current flowing to the bipolar transistor Q31 on the reference current side flows to the bipolar transistor Q32 on the mirror current side by the current mirror circuit 31.
  • the input capacitance Ci1 can be changed.
  • the drain voltage adjustment circuit 13 for adjusting the drain voltage of the field effect transistor FET2 is omitted, so the input capacitance Ci2 of the field effect transistor FET2 is fixed. Therefore, the same effect as that of the first embodiment described above can be obtained.
  • the third embodiment when a current mirror circuit is applied as a load, the input capacitance of the field effect transistor on the mirror current side is changed. That is, in the third embodiment, as shown in FIG. 9, in the configuration of FIG. 8 described above, the drain voltage adjustment circuit 12 is omitted, and instead, the drain voltage adjustment on the mirror current side of the current mirror circuit 31 is performed. A circuit 13 is provided.
  • the drain voltage adjustment circuit 13 connects the connection point between the bipolar transistor Q 32 and the field effect transistor FET 2 to the negative input terminal of the differential amplifier 41 formed of an operational amplifier. , And the output side of the differential amplifier 41 is connected to the output terminal to.
  • a negative input terminal tn is connected to the gate of the field effect transistor FET1
  • a positive input terminal Tp is connected to the gate of the field effect transistor FET2.
  • the drain voltage adjustment circuit 12 of the field effect transistor FET1 on the reference current side of the current mirror circuit 31 is omitted, the drain voltage of the field effect transistor FET1 is fixed.
  • the input capacitance Ci1 of the field effect transistor FET1 is fixed.
  • a drain voltage adjustment circuit 13 is provided on the mirror current side of the current mirror circuit 31.
  • the space between the drain of the field effect transistor FET 2 and the collector of the bipolar transistor Q 32 of the current mirror circuit 31 is connected to the negative input terminal of the differential amplifier 41. Since the direct current voltage source 19 is connected to the voltage source 19, the drain potential of the field effect transistor FET2 and the potential of the direct current voltage source 19 become equal.
  • the drain voltage of the field effect transistor FET2 can be changed to change the input capacitance Ci2 of the field effect transistor FET2, as described above. The same effect as that of the second embodiment can be obtained.
  • the fourth embodiment the potential variation between the base and the emitter of a bipolar transistor cascode-connected to a field effect transistor constituting an input stage of a differential amplifier circuit is prevented. That is, in the fourth embodiment, as shown in FIG. 10, in the configuration of FIG. 6 in the first embodiment, the bases of bipolar transistors Q1 and Q2 cascode-connected to field effect transistors FET1 and FET2 are configured with an operational amplifier. The outputs of differential amplifiers 51 and 52 are connected.
  • the DC voltage source 16 is connected to the positive input terminal of the differential amplifier 51, and the emitter side of the bipolar transistor Q1 is connected to the negative input terminal. Further, the DC voltage source 19 is connected to the positive input terminal of the differential amplifier 52, and the emitter side of the bipolar transistor Q2 is connected to the negative input terminal.
  • the emitters of the bipolar transistors Q1 and Q2 cascode-connected to the field effect transistors FET1 and FET2 have their output sides connected to the bases of the bipolar transistors Q1 and Q2, respectively. It is connected to the terminal. Therefore, it is possible to cancel the fluctuation of the base-emitter potential of both bipolar transistors Q1 and Q2, and to adjust the drain voltage of field effect transistors FET1 and FET2 stably. Also in the fourth embodiment, an n-channel junction type field effect transistor can be applied instead of the npn bipolar transistors Q1 and Q2.
  • the present invention is not limited to this, and a pressure sensor using a piezoelectric element of an insulator
  • the charge detection circuit 9 of the present invention may be applied to a charge generation sensor such as a microphone, an acceleration sensor, an angular velocity sensor, or a strain gauge.
  • a charge generation sensor such as a microphone, an acceleration sensor, an angular velocity sensor, or a strain gauge.
  • one end of the charge generation sensor is connected to the positive electrode input terminal tp and the other end is connected to the negative electrode input terminal tn.
  • the input capacitance of at least one of the field effect transistors FET1 and FET2 may be adjusted by adopting the configuration of
  • drain voltage adjustment of drain voltage of at least one of two field effect transistors constituting a differential amplifier circuit is performed. It is adjusted by the circuit. Therefore, an increase in noise density can be suppressed by accurately adjusting at least one of the input capacitances of the positive and negative differential inputs.
  • SYMBOLS 1 Differential amplifier circuit, 2 ... DC voltage source, 3 ... Constant current circuit, R1, R2 ... Load resistance, FET1, FET2 ... Field effect transistor, 4 ... Differential amplifier, tp ... Positive electrode input terminal, tn ... Negative electrode input Terminal, to: Output terminal, 9: Charge detection circuit, 10: Cancellation circuit, 11: Feedback circuit, 12, 13: Drain voltage adjustment circuit, 14, 17: Active element for voltage control, 15, 18: Low pass filter, 16 , 19: DC voltage source, 21, 22: acceleration sensor, 23: carrier signal generator, 24: multiplier, 25: low bus filter, 31: current mirror circuit, Q31, Q32: bipolar transistor, 32: amplifier, 41 ... differential amplifier, 51, 52 ... differential amplifier

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Abstract

　差動増幅回路の入力側のゲイン調整を容易に行うことができる電荷検出回路を提供する。電荷発生型センサ及び容量変化型センサの何れかで構成される物理量検出センサ２１，２２の一端を差動増幅回路１の負極入力端子に接続し、他端を前記差動増幅回路１の正極入力端子に接続している。前記差動増幅回路１の出力端子と前記負極入力端子との間にはフィードバック抵抗Ｒｆ及びフィードバック容量Ｃｆを並列に接続し、且つ前記差動増幅回路１の正極入力端子と基準電圧との間にはキャンセル抵抗Ｒｃ及びキャンセル容量Ｃｃを並列に接続している。前記差動増幅回路１の正負の差動入力が個別入力される２つの電界効果トランジスタＦＥＴ１，ＦＥＴ２の少なくとも一方のドレイン電圧を調整するドレイン電圧調整回路１２，１３を設け、前記正負の差動入力の少なくとも一方のゲイン調整を可能とした。

Description

電荷検出回路
　本発明は、圧力センサ、マイクロフォン、加速度センサ、角速度センサ、歪ゲージ等の電荷発生型センサ又は容量変化型センサの電荷を検出する電荷検出回路に関する。
　電荷発生型センサとして代表的なものは、絶縁体の圧電素子を用いた歪ゲージや加速度センサなどがある。また、容量変化を検知するセンサとして錘を梁で保持して、固定電極を錘側面近傍に保持し、錘と固定電極間の容量を測定する加速度センサなどがある。これらのセンサはいずれも微小な電荷を測定しており、電荷－電圧変換のための電荷検出回路としてチャージアンプが用いられている。
　ＳＮを向上させる目的で、特許文献１及び２に記載されているように、１つの差動増幅回路を適用して、同相信号（コモンモード信号）を除去することができる。この特許文献１及び２に記載された従来例は、バイアス電圧が供給される容量変化型センサに適用した場合に、図１１に示すように、ペアとなる２つの可変容量センサ１００Ａ及び１００Ｂの一端がバイアス電圧回路１０１に接続され、他端が差動増幅回路１０２の負極入力端子及び正極入力端子に接続されている。
　差動増幅回路１０２の出力端子及び負極端子間には、フィードバックコンデンサＣｆ及びフィードバック抵抗Ｒｆが並列に接続されたフィードバック回路１０３が接続され、可変容量センサ１００Ｂと差動増幅回路１０２の正極入力端子との接続点と接地との間にキャンセルコンデンサＣｃ及びキャンセル抵抗Ｒｃを並列に接続したキャンセル回路１０４を接続し、このキャンセル回路１０４で同相ノイズをキャンセルするようにしている。
特開２００１－３２６５４８号公報 特開２００３－２５８５７７号公報
　ところで、上記特許文献１及び２に記載された従来例にあっては、１つの差動増幅回路を適用して同相信号を除去することができるものであるが、実際にどの程度同相信号が除去できるかを考察してみる。
　先ず、フィードバックコンデンサＣｆとキャンセルコンデンサＣｃとは同一静電容量である必要があるが、静電容量の製造のバラツキを考慮すると、５～１０％程度の誤差が発生してしまう。また、入力側の電荷発生型センサ又は容量変化型センサのバラツキも同程度見込まれるので、およそ、２０ｄＢの信号除去率が見込まれる。すなわち、１／１０程度の同相信号が残ることになる。
　この程度の除去率で十分な場合もあるが、高感度なセンサの場合、チャージアンプ後のゲインが百倍を超えるものもあり、回路が飽和してしまい、結果としてダイナミックレンジが減少してしまうという未解決の課題がある。
　したがって、差動増幅回路１０２の負極入力端子及び正極入力端子のマイナスゲイン及びプラスゲインの微調整が必要になる。このゲイン調整を行う場合に、図１２に示すような構成が考えられる。すなわち、差動増幅回路１０２の負極入力端子には可変容量ダイオードＤ１のアノードを接続し、この可変容量ダイオードＤ１のカソードに抵抗Ｒｂ１およびコンデンサＣｂ１からなるローパスフィルタを介して直流バイアス電圧回路１０５を接続する。また、差動増幅回路１０２の正極入力端子には可変容量ダイオードＤ２のアノードを接続し、この可変容量ダイオードＤ２のカソードに抵抗Ｒｂ２およびコンデンサＣｂ２からなるローパスフィルタを介して直流バイアス電圧回路１０６を接続する。
　この図１２のように可変容量ダイオードＤ１及びＤ２を接続して、例えば可変容量ダイオードＤ２の逆バイアス電圧Ｖｒ２を一定値に固定し、可変容量ダイオードＤ１の逆バイアス電圧Ｖｒ１を可変することにより、差動増幅回路１０２の負極入力端子及び正極入力端子の入力容量を調整することによって、ゲインの微調整が原理的には可能となる。
　そして、図１２に示す電荷検出回路を容量可変型の加速度センサに適用して、図１３に示すように、ペアの加速度センサ１００Ａ及び１００Ｂの一端には５０ｋＨｚのキャリア信号を発生するキャリア信号発生器１０７を接続する。また、加速度センサ１００Ａ及び１００Ｂの他端には図１２に示す可変容量ダイオードＤ１及びＤ２を適用したチャージアンプ１０８に接続し、このチャージアンプ１０８の可変容量ダイオードＤ１及びＤ２の静電容量を可変制御する可変容量コントロール電圧発生回路１０９を接続する。そして、チャージアンプ１０８の検出出力と、キャリア信号発生器１０７から出力されるキャリア信号とを掛算器１１０で乗算することにより、加速度センサ１００Ａ及び１００Ｂをキャリア信号でサンプリングしたチャージアンプの出力を復号する。この復号信号をカットオフ周波数が１ｋＨｚ以下に設定されたローパスフィルタ１１１を通すことにより、１ｋＨｚ以下の低周波加速度検出値を得るシステムを構成した場合を考える。
　この場合には、ノイズ電圧の周波数依存性が、図１４に示すように、１００Ｈｚ以下の周波数領域ではノイズ密度としてノイズの理論値を超えてしまう値が観測され、実用上問題のない場合もあるが、高ＳＮを求められる場合、このノイズ密度の増加は無視できない。このようにノイズ密度が増加する現象は、加速度センサ１００Ａ，１００Ｂに直流バイアスを与えて交流信号を得る場合には観察されないが、交流バイアスを用いて、直流近傍の低周波数信号を得る場合には見られることが判明した。
　このノイズの発生源は、可変容量デバイスとして用いた可変容量ダイオードＤ１及びＤ２の漏れ電流で発生しており、このままでは、高ＳＮの交流バイアス法には用いることができないという未解決の課題がある。
　そこで、本発明は、上記従来例の未解決の課題に着目してなされたものであり、可変容量ダイオードを用いることなく、差動増幅回路の入力側のゲイン調整を容易に行うことができる電荷検出回路を提供することを目的としている。
　上記目的を達成するために、本発明に係る電荷検出回路の第１の態様では、電荷発生型センサ及び容量変化型センサの何れかで構成される物理量検出センサの一端を差動増幅回路の負極入力端子に接続し、他端を前記差動増幅回路の正極入力端子に接続し、前記差動増幅回路の出力端子と前記負極入力端子との間にフィードバック抵抗及びフィードバック容量を並列に接続し、且つ前記差動増幅回路の正極入力端子と基準電圧との間にキャンセル抵抗及びキャンセル容量を並列に接続している。そして、前記差動増幅回路の正負の差動入力が個別入力される２つの電界効果トランジスタの少なくとも一方のドレイン電圧を調整するドレイン電圧調整回路を設け、前記正負の差動入力の少なくとも一方のゲイン調整を可能としている。
　この構成によると、差動増幅回路を構成する２つの電界効果トランジスタの少なくとも一方のドレイン電圧をドレイン電圧調整回路で調整することにより、差動増幅回路の正負の差動入力の少なくとも一方のゲイン調整を行う。このため、物理量検出センサに交流バイアスを与えて低周波検出信号を得る場合でもゲイン調整を正確に行ってノイズ密度の増加を抑制することができる。
　また、本発明に係る電荷検出回路の第２の態様では、前記ドレイン電圧調整回路は、前記電界効果トランジスタのドレイン電圧を調整する当該電界効果トランジスタにカスコード接続された電圧制御用能動素子と、該電圧制御用能動素子に直流電圧を供給する直流電圧源とで構成されている。
　この構成によると、電圧制御用能動素子に直流電圧源から供給する直流電圧を可変することにより、電界効果トランジスタのドレイン電圧を可変することができる。
　また、本発明に係る電荷検出回路の第３の態様では、前記ドレイン電圧調整回路は、前記電圧制御用能動素子を前記電界効果トランジスタにカスコード接続したバイポーラトランジスタで構成し、該バイポーラトランジスタのベースを差動アンプの出力側に接続し、該差動アンプの正極入力端子に直流電圧源を接続し、前記差動アンプの負極側に前記バイポーラトランジスタのエミッタ側を接続している。
　この構成によると、差動アンプによってバイポーラトランジスタのベース－エミッタ間の電位変動をキャンセルすることができる。
　また、本発明に係る電荷検出回路の第４の態様では、前記直流電圧源の出力側にローパスフィルタを接続している。
　この構成によると、ローパスフィルタで直流電圧源の直流電圧の揺らぎを抑制することができ、電界効果トランジスタのドレイン電圧の変動を防止することができる。
　また、本発明に係る電荷検出回路の第５の態様では、前記ドレイン電圧調整回路は、前記差動入力の負荷にカレントミラー回路を適用し、当該カレントミラー回路の参照電流側に接続した電界効果トランジスタのドレイン電圧を調整するカスコード接続された電圧制御用能動素子を有するドレイン電圧調整回路を備えている。
　この構成によると、負荷としてカレントミラー回路を適用した場合に、カレントミラー回路の参照電流側で、ドレイン電圧調整回路で電界効果トランジスタのドレイン電圧を調整することができる。
　また、本発明に係る電荷検出回路の第６の態様では、前記ドレイン電圧調整回路は、前記差動入力の負荷にカレントミラー回路を適用し、当該カレントミラー回路のミラー電流側に接続した電界効果トランジスタのドレインに第２の差動アンプの負極入力端子を接続し、当該第２の差動アンプの正極入力端子の電圧を制御することにより、前記ミラー電流側に接続した電界効果トランジスタのドレイン電圧を調整する。
　この構成によると、第２の差動アンプの制御側に直流電圧源を接続して、正極入力端子の電圧を制御することにより、ミラー電流側の電界効果トランジスタのドレイン電位と直流電圧源の電位とが等しくなり、直流電圧源を可変することでミラー電流側の電界効果トランジスタの入力容量を可変することができる。
　本発明によれば、電荷検出回路において、電荷発生型センサ及び容量変化型センサで構成される物理量検出センサを交流バイアス駆動する場合に、差動増幅回路を構成する２つの電界効果トランジスタの少なくとも一方のドレイン電圧をドレイン電圧調整回路で調整することにより、正負の差動入力の少なくとも一方の入力容量を正確に調整してノイズ密度の増加を抑制することができるという効果が得られる。
本発明の基礎となる差動増幅回路を示す模式図である。 本発明に係る電荷検出回路の第１の実施形態を示すブロック図である。 電界効果トランジスタのソース－ドレイン電圧と入力容量との関係を示す特性線図である。 図２における正極入力側の直流電圧と出力電圧との関係を示す特性線図である。 物理量検出センサに加速度を加えない場合における周波数とノイズ密度との関係を示す特性線図である。 図２の差動増幅回路を簡略化して示す電荷検出回路の回路図である。 従来の差動増幅回路を示す回路図である。 本発明の第２の実施形態を示す電荷検出回路の回路図である。 本発明の第３の実施形態を示す電荷検出回路の回路図である。 本発明の第４の実施形態を示す電荷検出回路の回路図である。 従来例の電荷検出回路を示す回路図である。 従来例の入力容量を可変にした電荷検出回路を示す回路図である。 従来の物理量センサを交流バイアスする場合の電荷検出回路を示す回路図である。 図１３の周波数とノイズ密度との関係を示す特性線図である。
　以下、本発明の実施の形態を図面に基づいて説明する。
　先ず、電荷検出回路を構成する差動増幅回路の基本構成を図１について説明する。
　差動増幅回路１の入力段は、図１に示すように、直流電圧源２の正極側に負荷抵抗Ｒ１及び接合型の電界効果トランジスタＦＥＴ１の直列回路と、負荷抵抗Ｒ２及び接合型の電界効果トランジスタＦＥＴ２の直列回路とが並列に接続されている。両電界効果トランジスタＦＥＴ１及びＦＥＴ２のソースが互いに接続され、定電流回路３を介して前述した直流電圧源２の負極側に接続されている。
　また、電界効果トランジスタＦＥＴ１のゲートが正極入力端子ｔｐに接続され、電界効果トランジスタＦＥＴ２のゲートが負極入力端子ｔｎに接続されている。さらに、負荷抵抗Ｒ１及び電界効果トランジスタＦＥＴ１の接続点と負荷抵抗Ｒ２及び電界効果トランジスタＦＥＴ２の接続点とに差動アンプ４として表わされる第２段以降の回路部が接続され、この差動アンプ４の出力側が出力端子ｔｏに接続されている。ここで、通常、第２段目は増幅回路で構成され、第３段目はバッファアンプで構成されている。
　そして、後述する図２に示すように、正極入力端子ｔｐ及び負極入力端子ｔｎに物理量検出センサとしての容量変化型センサであるペアの加速度センサ２１及び２２の出力側が接続される。
　上述したように、物理量センサの微小な静電容量を測定する電荷検出回路としてのチャージアンプでは、入力端子ｔｐ及びｔｎにバイアス電流を供給することは許されないので、入力端子ｔｐ及びｔｎに接続されるトランジスタとしては、バイポーラトランジスタは用いられず、ＭＯＳ型電界効果トランジスタか若しくは、接合型電界効果トランジスタが用いられる。このうちＭＯＳ型電界効果トランジスタは、１／ｆノイズが大きく、高ＳＮ仕様には接合型電界効果トランジスタが用いられる。しかしながら、ＭＯＳ型電界効果トランジスタが使えない訳ではなく、電界効果トランジスタの種類を限定する必要はない。
　そして、図１に示す入力段の電界効果トランジスタＦＥＴ１及びＦＥＴ２には、入力容量Ｃｉ１及びＣｉ２が存在する。これら入力容量Ｃｉ１及びＣｉ２は、見かけ上接地した仮想の容量と見做すことが可能なので、図１では、点線で表している。入力容量Ｃｉ１及びＣｉ２は、電界効果トランジスタＦＥＴ１及びＦＥＴ２のゲートから見た内部回路への容量なので、各電界効果トランジスタＦＥＴ１及びＦＥＴ２のゲート－ソース間容量とゲート－ドレイン間容量の和になる。
　各電界効果トランジスタＦＥＴ１及びＦＥＴ２のゲートからソースを見たとき、非常に近い距離にソース領域の高密度の多数キャリアが存在するので、入力容量Ｃｉ１及びＣｉ２の大半がこの容量となる。そのソースから徐々にドレインへ向けて移動すると、徐々に多数キャリアの密度か減少して、あるところから空乏層が広がっているように見える。この部分に着目すると、ドレイン電極まで広がった空乏層の距離は、逆バイアスを印加したときのｐｎ接合と同様に電圧で変化する。したがって、ドレイン電圧を変化させれば入力容量Ｃｉ１及びＣｉ２を調整することが可能となる。
　このため、本発明の第１の実施形態では、電界効果トランジスタＦＥＴ１及びＦＥＴ２のドレイン電圧を変化させるために、図２に示すように、電荷検出回路９を構成している。
　すなわち、電荷検出回路９は、前述した図１に示す差動増幅回路１を有し、この差動増幅回路１の正極入力端子ｔｐ及び電界効果トランジスタＦＥＴ１のゲート間の接続点と、接地との間にキャンセル抵抗Ｒｃ及びキャンセルコンデンサＣｃを並列に接続したキャンセル回路１０が接続されている。また、差動アンプ４の出力側と負極入力端子ｔｎとの間にフィードバック抵抗ＲｆとフィードバックコンデンサＣｆを並列に接続したフィードバック回路１１が接続されている。
　また、差動増幅回路１の負荷抵抗Ｒ１及びＲ２と電界効果トランジスタＦＥＴ１及びＦＥＴ２との間にそれぞれドレイン電圧を調整するドレイン電圧調整回路１２及び１３が介挿されている。
　ドレイン電圧調整回路１２は、負荷抵抗Ｒ１及び電界効果トランジスタＦＥＴ１間に、電界効果トランジスタとカスコード接続された電圧制御用能動素子１４と、この電圧制御用能動素子１４のベースにローパスフィルタ１５を介して接続された出力電圧を任意に調整可能な直流電圧源１６とで構成されている。電圧制御用能動素子１４は、ダーリントン接続されたｎｐｎ型のバイポーラトランジスタＱ１１及びＱ１２で構成されている。
　バイポーラトランジスタＱ１１は、そのコレクタが負荷抵抗Ｒ１に接続され、エミッタが電界効果トランジスタＦＥＴ１のドレインに接続されている。バイポーラトランジスタＱ１２はそのコレクタは負荷抵抗Ｒ１及びバイポーラトランジスタＱ１１のコレクタ間に接続され、エミッタがバイポーラトランジスタＱ１１のベースに接続され、ベースがローパスフィルタ１５の出力側に接続されている。
　ローパスフィルタ１５は、直流電圧源１６と電圧制御用能動素子１４との間に介挿された抵抗Ｒｄ１と、この抵抗Ｒｄ１と電圧制御用能動素子１４との接続点と接地との間に介挿されたコンデンサＣｄ１とで構成されている。
　また、ドレイン電圧調整回路１３も、ドレイン電圧調整回路１２と同様に、電界効果トランジスタＦＥＴ２にカスコード接続された電圧制御用能動素子１７と、ローパスフィルタ１８と、出力電圧を任意に調整可能な直流電圧源１９とを備えている。電圧制御用能動素子１７は、ダーリントン接続されたｎｐｎ型のバイポーラトランジスタＱ２１及びＱ２２で構成されている。
　バイポーラトランジスタＱ２１は、そのコレクタが負荷抵抗Ｒ２に接続され、エミッタが電界効果トランジスタＦＥＴ２のドレインに接続されている。バイポーラトランジスタＱ２２はそのコレクタは負荷抵抗Ｒ２及びバイポーラトランジスタＱ２１のコレクタ間に接続され、エミッタがバイポーラトランジスタＱ２１のベースに接続され、ベースがローパスフィルタ１８の出力側に接続されている。
　ローパスフィルタ１８は、直流電圧源１９と電圧制御用能動素子１７との間に介挿された抵抗Ｒｄ２と、この抵抗Ｒｄ２と電圧制御用能動素子１７との接続点と接地との間に介挿されたコンデンサＣｄ２とで構成されている。
　そして、電荷検出回路９の正極入力端子ｔｐ及び負極入力端子ｔｎに、物理量検出センサとしての容量変化型センサであるペアの加速度センサ２１及び２２の一端が接続されている。これら加速度センサ２１及び２２の他端には例えば５０ｋＨｚのキャリア信号Ｓｃを発生するキャリア信号発生器２３が接続されている。このキャリア信号Ｓｃによって各加速度センサ２１及び２２の可変容量がサンプリングされて、電荷検出回路９の正極入力端子ｔｐ及び負極入力端子ｔｎに供給される。
　加速度センサ２１及び２２は、容量変化型センサであり、錘を梁で保持して固定電極を錘側面近傍に保持し、錘と固定電極間の容量を測定して加速度を検出する。各加速度センサ２１及び２２はいずれも微小な電荷（例えば１０-18Ｃ程度）を測定している。この実施形態では、加速度センサ２１及び２２が１Ｖの時に１Ｇとなるように設定されている。
　また、電荷検出回路９の出力端子ｔｏは、掛算器２４の一方の入力側に接続され、掛算器２４の他方の入力側にキャリア信号発生器２３から出力されるキャリア信号Ｓｃが入力されている。
　この掛算器２４でキャリア信号Ｓｃによって復調された加速度信号が例えば１ｋＨｚのカットオフ周波数を有するローパスフィルタ２５で低域成分を通過させて１ｋＨｚ以下の低周波数加速度信号αを得るようにしている。
　次に、上記第１の実施形態の動作を説明する。
　加速度センサ２１及び２２に、５０ｋＨｚのキャリア信号Ｓｃを供給して加速度成分をサンプリングし、サンプリングした加速度成分を電荷検出回路９のキャンセル回路１０で同相信号ノイズをキャンセルする。また、ドレイン電圧調整回路１２及び１３で、電界効果トランジスタＦＥＴ１及びＦＥＴ２のドレイン電圧を調整して、入力容量Ｃｉ１及びＣｉ２を調整することにより、電界効果トランジスタＦＥＴ１及びＦＥＴ２の正負ゲインを別個に可変させることができ、同相信号ノイズの除去率を向上させることができる。
　このとき、差動増幅回路１の入力容量の調整を、前述した従来例のように可変容量ダイオードを用いて行うのではなく、差動増幅回路１を構成する電界効果トランジスタＦＥＴ１及びＦＥＴ２のドレイン電圧をドレイン電圧調整回路１２及び１３で調整するので、前述したように可変容量ダイオードの漏れ電流によるノイズ密度の増加を確実に抑制することができる。
　ここで、正極入力端子ｔｐがゲートに接続された電界効果トランジスタＦＥＴ１のドレイン電圧は、カスコード接続された電圧制御用能動素子１４を構成するバイポーラトランジスタＱ１１のエミッタ電位で決まる。このエミッタ電位は、直流電圧源１６の電位からｐｎ接合電圧（約０．６Ｖ）だけ下がった電位なので、直流電圧源１６の出力電圧を変化させると、電界効果トランジスタＦＥＴ１の入力容量Ｃｉ１を調整することができる。すなわち、直流電圧源１６の出力電圧を上げると入力容量Ｃｉ１が下がり、逆に直流電圧源１６の出力電圧を下げると、入力容量Ｃｉ１が上がる。
　同様に、負極入力端子ｔｎがゲートに接続された電界効果トランジスタＦＥＴ２でも、直流電圧源１９の出力電圧を変化させることにより、電界効果トランジスタＦＥＴ２の入力容量Ｃｉ２を調整することができる。すなわち、直流電圧源１９の出力電圧を上げると入力容量Ｃｉ２が下がり、逆に直流電圧源１６の出力電圧を下げると、入力容量Ｃｉ２が上がる。
　このとき、電圧制御用能動素子１４及び１７では、バイポーラトランジスタＱ１１，Ｑ１２及びＱ２１，Ｑ２２が共にダーリントン接続されているので、電流増幅率を稼ぐことができる。この分直流電圧源１６及び１９の出力電圧を小さくすることができ、直流電圧源１６及び１９の電圧変動の影響を小さくすることができる。しかも、直流電圧源１６及び１９と電圧制御用能動素子１４及び１７との間にローパスフィルタ１５及び１８が介挿されているので、直流電圧源１６及び１９の電圧変動を抑制することができる。このため、電界効果トランジスタＦＥＴ１及びＦＥＴ２のドレイン電圧を正確に調整して、入力容量Ｃｉ１及びＣｉ２を正確に調整することができる。
　電界効果トランジスタＦＥＴ１及びＦＥＴ２のソース－ドレイン間電圧と入力容量Ｃｉ１及びＣｉ２との関係は、図３に示すように、ソース－ドレイン間電圧ＶSDが０．５Ｖ程度であるときに入力容量Ｃｉ１及びＣｉ２が９．５ｐＦとなる。その後、ソース－ドレイン間電圧ＶSDが増加するに応じて入力容量Ｃｉ１及びＣｉ２が徐々に下がる二次曲線で表される特性となる。そして、ソース－ドレイン間電圧ＶSDが１．５Ｖ～４Ｖで静電容量が１ｐＦ変化している。電荷検出回路として求められる静電容量の変化量は１ｐＦであり、この条件を満足している。仮にさらに大きな可変容量が求められる場合には、電圧制御用能動素子１４，１７を並列に接続して全体容量を上げることにより、静電容量の可変幅も大きくできる。
　そこで、直流電圧源１９の直流電圧Ｖｄ２を例えば４．６Ｖに固定し、直流電圧源１６の直流電圧Ｖｄ１を約３．２５Ｖ～６．２５Ｖの範囲で変化させたときの直流電圧Ｖｄ１と出力端子ｔｏから出力される出力電圧Ｖｏを直流で測定した結果を図４に示す。このとき、前述した可変容量センサとして使用した加速度センサが１Ｖの時に１Ｇになるように設定されているので、出力電圧Ｖｏの±０．１Ｖの変化は、±０．１Ｇの調整を行ったことに相当する。このように、同相信号の除去率を変化させることで、加速度センサのゼロオフセット調整が可能となる。
　そして、上記第１の実施形態の電荷検出回路９で、加速度センサ２１及び２２に加速度を加えない状態における周波数に対するノイズ密度の関係は、図５に示すように、周波数が１００Ｈｚ以下の低周波領域で、ノイズ密度がノイズの理論値と略等しくなり、低ノイズの電荷検出回路を実現することが可能となった。
　なお、上記第１の実施形態においては、電圧制御用能動素子１４及び１７を、ダーリントン接続したｎｐｎ型のバイポーラトランジスタを適用した場合について説明したが、これに限定されるものではなく、図６に示すように、１つのｎｐｎ型のバイポーラトランジスタＱ１及びＱ２で構成するようにしてもよい。
　また、上記第１の実施形態においては、電圧制御用能動素子１４及び１７としてｎｐｎ型のバイポーラトランジスタを適用した場合について説明したが、これに限定されるものではなく、バイポーラトランジスタに代えてｎチャネルの接合型電界効果トランジスタを適用しても、上記と同様の作用効果を得ることができる。
　さらに、上記第１の実施形態においては、直流電圧源１９の出力電圧を４．６Ｖに固定した場合について説明したが、直流電圧源１９の出力電圧は任意の電圧に固定することができ、ある場合には、ドレイン電圧調整回路１３を省略することもできる。また、直流電圧源１９の出力電圧を固定する場合に限らず、直流電圧源１９の出力電圧も可変するようにしてもよい。
　ところで、差動増幅回路において、従来、低ノイズで且つ高速な差動入力を達成するために、図７に示すような差動増幅回路が提案されている。この差動増幅回路は、負荷抵抗Ｒ１及びＲ２と電界効果トランジスタＦＥＴ１及びＦＥＴ２との間に介挿したドレイン電圧調整回路１２及び１３を構成するｎｐｎ型のバイポーラトランジスタＱ３及びＱ４のベースを互いに接続し、これらバイポーラトランジスタＱ３及びＱ４のベース間の中点が、抵抗Ｒ３を介して直流電圧源２の正極側に接続されている。また、差動増幅回路は、定電流ダイオードＤｚとコンデンサＣ３との並列回路を介して接地に接続された構成を有し、バイポーラトランジスタＱ３及びＱ４を重ねてカスコード接続するようにしている。
　この従来例では、入力段の電界効果トランジスタＦＥＴ１及びＦＥＴ２は、通常、ゲートに入力される入力電圧がΔＶｉ上昇すると、ドレイン電圧ＶDがゲインをＧとしたときに、ＧΔＶｉ下がり、ドレイン及びゲート間の帰還容量がゲイン倍される所謂ミラー効果が存在する。このゲイン倍された帰還容量と負荷抵抗Ｒ１及びＲ２で初段の応答速さが決まってしまう。
　このため、入力段と、帰還容量段の２段構成で、低ノイズで且つ高速な差動入力を達成するために、バイポーラトランジスタＱ３及びＱ４を重ねてカスコード接続している。
　すなわち、入力段トランジスタとなる電界効果トランジスタＦＥＴ１及びＦＥＴ２はなるべく低抵抗（低ノイズ）な特性を得るために、大きな面積（大きな容量）を持ったもので構成し、ミラー効果を防止する目的で、バイポーラトランジスタＱ３及びＱ４のエミッタ電位で電界効果トランジスタＦＥＴ１及びＦＥＴ２のドレイン電位を固定し、なおかつ、バイポーラトランジスタＱ３及びＱ４を低容量のトランジスタで構成すれば、ゲインが発生する負荷抵抗Ｒ１及びＲ２との接続点でのミラー効果を低減することができる。また、差動特性を求められるので、２つのバイポーラトランジスタＱ３及びＱ４のエミッタ電位は同一であることが望ましい。
　つまり、図７の従来例では、２つの電界効果トランジスタＦＥＴ１及びＦＥＴ２のドレイン電位を１つの電位で固定しているので、上述した本発明の第１の実施形態のように、電界効果トランジスタＦＥＴ１及びＦＥＴ２のドレイン電圧を個別に独立して調整することはできず、一見構成が類似しているが、両者の作用効果は全く異なり、図７の従来例では、本発明の第１の実施形態の作用効果を得ることはできない。
　次に、本発明の第２の実施形態を図８について説明する。
　この第２の実施形態では、負荷抵抗Ｒ１及びＲ２を省略してカレントミラー回路を負荷としたものである。
　すなわち、第２の実施形態では、図８に示すように、前述した第１の実施形態における図２の構成において、差動増幅回路１の初段における負荷抵抗Ｒ１及びＲ２を省略し、これに代えてカレントミラー回路３１を負荷として接続している。カレントミラー回路３１は、直流電圧源２の正極側にエミッタが接続されたｐｎｐ型のバイポーラトランジスタＱ３１及びＱ３２を有し、両バイポーラトランジスタＱ３１及びＱ３２のベースが互いに接続され、これらベース間の中点がバイポーラトランジスタＱ３１のコレクタに接続された構成を有する。
　また、カレントミラー回路３１の参照電流側となるバイポーラトランジスタＱ３１と電界効果トランジスタＦＥＴ１との間には、前述した第１の実施形態と同様のドレイン電圧調整回路１２が設けられている。また、ミラー電流側となるバイポーラトランジスタＱ３２と電界効果トランジスタＦＥＴ２との間のドレイン電圧調整回路１３は省略され、これらバイポーラトランジスタＱ３２と電界効果トランジスタＦＥＴ２との接続点が増幅器３２に接続され、この増幅器３２の出力側が出力端子ｔｏに接続されている。
　この第２の実施形態では、カレントミラー回路３１によって、参照電流側のバイポーラトランジスタＱ３１に流れる電流がミラー電流側のバイポーラトランジスタＱ３２に流れることになる。
　ここで、参照電流側では、ドレイン電圧調整回路１２で電界効果トランジスタＦＥＴ１のドレイン電圧を調整することにより、入力容量Ｃｉ１を変化させることができる。一方、ミラー電流側では、電界効果トランジスタＦＥＴ２のドレイン電圧を調整するドレイン電圧調整回路１３が省略されているので、電界効果トランジスタＦＥＴ２の入力容量Ｃｉ２が固定されている。したがって、前述した第１の実施形態と同様の作用効果を得ることができる。
　次に、本発明の第３の実施形態を図９について説明する。
　この第３の実施形態では、カレントミラー回路を負荷として適用した場合に、ミラー電流側の電界効果トランジスタの入力容量を変化させるようにしたものである。
　すなわち、第３の実施形態では、図９に示すように、前述した図８の構成において、ドレイン電圧調整回路１２が省略され、これに代えて、カレントミラー回路３１のミラー電流側にドレイン電圧調整回路１３が設けられている。
　このドレイン電圧調整回路１３は、バイポーラトランジスタＱ３２と電界効果トランジスタＦＥＴ２との間の接続点をオペアンプで構成される差動アンプ４１の負極入力端子に接続し、この差動アンプ４１の正極入力端子に、直流電圧源１９を接続し、差動アンプ４１の出力側を出力端子ｔｏに接続した構成を有する。なお、電界効果トランジスタＦＥＴ１のゲートに負極入力端子ｔｎが接続され、電界効果トランジスタＦＥＴ２のゲートに正極入力端子Ｔｐが接続されている。
　この第３の実施形態においては、カレントミラー回路３１の参照電流側の電界効果トランジスタＦＥＴ１のドレイン電圧調整回路１２が省略されているので、この電界効果トランジスタＦＥＴ１のドレイン電圧が固定され、これに応じて電界効果トランジスタＦＥＴ１の入力容量Ｃｉ１が固定される。
　一方、カレントミラー回路３１のミラー電流側では、ドレイン電圧調整回路１３が設けられている。このドレイン電圧調整回路１３では、電界効果トランジスタＦＥＴ２のドレインとカレントミラー回路３１のバイポーラトランジスタＱ３２のコレクタとの間が差動アンプ４１の負極入力端子に接続され、この差動アンプ４１の正極入力端子に直流電圧源１９が接続されているので、電界効果トランジスタＦＥＴ２のドレイン電位と直流電圧源１９の電位とが等しくなる。この直流電圧源１９から出力される直流電圧を可変とすることで、電界効果トランジスタＦＥＴ２のドレイン電圧を変化させて、電界効果トランジスタＦＥＴ２の入力容量Ｃｉ２を変化させることができ、前述した第１及び第２の実施形態と同様の作用効果を得ることができる。
　次に、本発明の第４の実施形態を図１０について説明する。
　この第４の実施形態では、差動増幅回路の入力段を構成する電界効果トランジスタにカスコード接続したバイポーラトランジスタのベース－エミッタ間の電位変動を防止するようにしたものである。
　すなわち、第４の実施形態では、図１０に示すように、第１の実施形態における図６の構成において、電界効果トランジスタＦＥＴ１及びＦＥＴ２にカスコード接続されたバイポーラトランジスタＱ１及びＱ２のベースにオペアンプで構成される差動アンプ５１及び５２の出力側が接続されている。
　そして、差動アンプ５１の正極入力端子に直流電圧源１６が接続され、負極入力端子にバイポーラトランジスタＱ１のエミッタ側が接続されている。
　また、差動アンプ５２の正極入力端子に直流電圧源１９が接続され、負極入力端子にバイポーラトランジスタＱ２のエミッタ側が接続されている。
　この第４の実施形態によると、電界効果トランジスタＦＥＴ１及びＦＥＴ２にカスコード接続されたバイポーラトランジスタＱ１及びＱ２のエミッタが出力側がバイポーラトランジスタＱ１及びＱ２のベースに接続された差動アンプ５１及び５２の負極入力端子に接続されている。したがって、両バイポーラトランジスタＱ１及びＱ２のベース－エミッタ間電位の変動をキャンセルすることができ、電界効果トランジスタＦＥＴ１及びＦＥＴ２のドレイン電圧の調整を安定して行うことができる。
　なお、上記第４の実施形態においても、ｎｐｎ型のバイポーラトランジスタＱ１及びＱ２に代えて、ｎチャネルの接合型電界効果トランジスタを適用することができる。
　また、上記第１～第４の実施形態においては、容量変化型センサに本発明を適用した場合について説明したが、これに限定されるものではなく、絶縁体の圧電素子を用いた圧力センサ、マイクロフォン、加速度センサ、角速度センサ、歪みゲージ等の電荷発生型センサに本発明の電荷検出回路９を適用するようにしてもよい。この場合には、電荷発生型センサの一端を正極入力端子ｔｐに接続し、他端を負極入力端子ｔｎに接続する構成とすることを除いては前述した第１～第４の実施形態と同様の構成とすることにより、電界効果トランジスタＦＥＴ１及びＦＥＴ２の少なくとも一方の入力容量を調整すればよい。
産業上の利用の可能性
　本発明では、電荷発生型センサ及び容量変化型センサで構成される物理量検出センサを交流バイアス駆動する場合に、差動増幅回路を構成する２つの電界効果トランジスタの少なくとも一方のドレイン電圧をドレイン電圧調整回路で調整するようにしている。このため、正負の差動入力の少なくとも一方の入力容量を正確に調整してノイズ密度の増加を抑制することができる。
　１…差動増幅回路、２…直流電圧源、３…定電流回路、Ｒ１，Ｒ２…負荷抵抗、ＦＥＴ１，ＦＥＴ２…電界効果トランジスタ、４…差動アンプ、ｔｐ…正極入力端子、ｔｎ…負極入力端子、ｔｏ…出力端子、９…電荷検出回路、１０…キャンセル回路、１１…フィードバック回路、１２，１３…ドレイン電圧調整回路、１４，１７…電圧制御用能動素子、１５，１８…ローパスフィルタ、１６，１９…直流電圧源、２１，２２…加速度センサ、２３…キャリア信号発生器、２４…掛算器、２５…ローバスフィルタ、３１…カレントミラー回路、Ｑ３１，Ｑ３２…バイポーラトランジスタ、３２…増幅器、４１…差動アンプ、５１，５２…差動アンプ

Claims (6)

  1. 　電荷発生型センサ及び容量変化型センサの何れかで構成される物理量検出センサの一端を差動増幅回路の負極入力端子に接続し、他端を前記差動増幅回路の正極入力端子に接続し、
    　前記差動増幅回路の出力端子と前記負極入力端子との間にフィードバック抵抗及びフィードバック容量を並列に接続し、且つ前記差動増幅回路の正極入力端子と基準電圧との間にキャンセル抵抗及びキャンセル容量を並列に接続し、
    　前記差動増幅回路の正負の差動入力が個別入力される２つの電界効果トランジスタの少なくとも一方のドレイン電圧を調整するドレイン電圧調整回路を設け、前記正負の差動入力の少なくとも一方のゲイン調整を可能としたことを特徴とする電荷検出回路。
  2. 　前記ドレイン電圧調整回路は、前記電界効果トランジスタのドレイン電圧を調整する当該電界効果トランジスタにカスコード接続された電圧制御用能動素子と、該電圧制御用能動素子に直流電圧を供給する直流電圧源とで構成されていることを特徴とする請求項１に記載の電荷検出回路。
  3. 　前記ドレイン電圧調整回路は、前記電圧制御用能動素子を前記電界効果トランジスタにカスコード接続したバイポーラトランジスタで構成し、該バイポーラトランジスタのベースを差動アンプの出力側に接続し、該差動アンプの正極入力端子に直流電圧源を接続し、前記差動アンプの負極側に前記バイポーラトランジスタのエミッタ側を接続したことを特徴とする請求項２に記載の電荷検出回路。
  4. 　前記直流電圧源の出力側にローパスフィルタを接続したことを特徴とする請求項２又は３に記載の電荷検出回路。
  5. 　前記ドレイン電圧調整回路は、前記差動入力の負荷にカレントミラー回路を適用し、当該カレントミラー回路の参照電流側に接続した電界効果トランジスタのドレイン電圧を調整するカスコード接続された電圧制御用能動素子を有するドレイン電圧調整回路を備えていることを特徴とする請求項１に記載の電荷検出回路。
  6. 　前記ドレイン電圧調整回路は、前記差動入力の負荷にカレントミラー回路を適用し、当該カレントミラー回路のミラー電流側に接続した電界効果トランジスタのドレインに第２の差動アンプの負極入力端子を接続し、当該第２の差動アンプの正極入力端子の電圧を制御することにより、前記ミラー電流側に接続した電界効果トランジスタのドレイン電圧を調整することを特徴とする請求項１に記載の電荷検出回路。
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