WO2015190030A1

WO2015190030A1 - 演算増幅器及びこれを使用したチャージアンプ

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Publication number: WO2015190030A1
Application number: PCT/JP2015/002357
Authority: WO
Inventors: 鈴木　健
Original assignee: 富士電機株式会社; 富士電機機器制御株式会社
Priority date: 2014-06-12
Filing date: 2015-05-08
Publication date: 2015-12-17
Also published as: JPWO2015190030A1

Abstract

　速度性能を損なうことなく、インピーダンスの高い入力型とし、さらに発生ノイズを抑制することができる演算増幅器及びこれを適用したチャージアンプを提供する。エミッタを互いに接続してコンプリメンタリ接続されたバイポーラトランジスタとバイアス用のダイオードを有し、並列配置された第１のバッファ(１１)及び第２のバッファ(１２)と、両バッファ間におけるエミッタ間の接続点間に接続された抵抗(Ｒｅ)と、第１及び第２のバッファを正極電源ライン及び負極電源ラインに接続する第１の電流電圧変換回路(１３)及び第２の電流電圧変換回路(１４)と、ダイオードに流れる電流を制御する第１及び第２の接合型電界効果トランジスタ(Ｑ１５)，(Ｑ２５)と、第１及び第２の電流電圧変換回路の出力に接続された出力段(１５)とを備え、第１及び第２の接合型電界効果トランジスタのゲートを入力端子としている。

Description

演算増幅器及びこれを使用したチャージアンプ

　本発明は、高速且つ入力バイアス電流が低く、さらに低ノイズ特性を有する演算増幅器及びこれを使用したチャージアンプに関する。

　微小な容量変化を抑制する原理を用いたセンサとして、近年開発・研究がなされているものにＭＥＭＳ（Ｍｉｃｒｏ　Ｅｌｅｃｔｒｏ　Ｍｅｃｈａｎｉｃａｌ　Ｓｙｓｔｅｍ）構造を利用した各種物理量を検出する各種物理量センサがある。
　容量可変型物理量センサは、非常にシンプルで錘とこの錘を支持する微小なばねとをＳｉプロセスなどで作成し、錘に対向する形で固定電極を設ける構成としている。錘はバネで支持されているので、外力に対してある程度自由に移動することが可能となり、外力が加わると結果として錘と固定電極間の静電容量が変化することになる。この静電容量をチャージアンプで読み取ることで錘の変位を検知するのがＭＥＭＳを利用した容量可変型物理量センサの原理である。

　このように容量変化を観測するために演算増幅器を用いてチャージアンプを構成すると、高周波でノイズが低下する。高いＳＮを確保するためには、１００ｋＨｚ以上で容量変化を測定することが望ましい。ＳＮが上昇するおよその傾向として、１桁のＳＮ向上のためには１桁の高周波化が必要なる。逆に言うと、高周波での動作が可能な回路構成をとれば、高ＳＮ化が可能になることを示している。

　高周波で動作が可能な演算増幅器として知られているものに電流帰還型演算増幅器が存在する。この電流帰還型演算増幅器は、単純化した場合に、図１２に示す構成となる。すなわち、エミッタ同士が互いに接続されたコンプリメンタリなｎｐｎ型のバイポーラトランジスタＱ１０１及びｐｎｐ型のバイポーラトランジスタＱ１０２を直列に接続したバッファＢＵを有する。

　このバッファＢＵは、バイポーラトランジスタＱ１０１のコレクタが正極側電源ラインＬｐにダイオードＤ１０１を順方向に介して接続され、バイポーラトランジスタＱ１０２のコレクタが負極側電源ラインＬｎにダイオードＤ１０２を順方向に介して接続されている。
　バイポーラトランジスタＱ１０１及びＱ１０２のベース間には２つのダイオードＤ１０３及びＤ１０４が順方向に直列に接続されている。ここで、ダイオードＤ１０３のアノードが正極側電源ラインＬｐに接続された定電流源ＣＩ１０１に接続され、ダイオードＤ１０４のカソードが負極側電源ラインＬｎに接続された定電流源ＣＩ１０２に接続されている。

　そして、ダイオードＤ１０３のカソード及びＤ１０４のアノードの接続点が正極側入力端子＋ｔｉｎに接続されている。また、バイポーラトランジスタＱ１０１及びＱ１０２のエミッタ間の接続点が負側入力端子－ｔｉｎに接続されている。
　さらに、バッファＢＵのバイポーラトランジスタＱ１０１のコレクタとダイオードＤ１０１のカソードとの接続点が、出力段を構成するｐｎｐ型のバイポーラトランジスタＱ１０３のベースに接続されている。同様にバッファＢＵのバイポーラトランジスタＱ１０２のコレクタとダイオードＤ１０２のアノードとの接続点が出力段を構成するｎｐｎ型のバイポーラトランジスタＱ１０４のベースに接続されている。

　バイポーラトランジスタＱ１０３及びＱ１０４はコレクタ同士が互いに接続され、バイポーラトランジスタＱ１０３のエミッタが正極側電源ラインＬｐに接続され、バイポーラトランジスタＱ１０４のエミッタが負極側電源ラインＬｎに接続されている。
　さらに、バイポーラトランジスタＱ１０３及びＱ１０４のコレクタ間の接続点が高いインピーダンスを持つ出力段バッファＢＵ２を介して出力端子ｔｏｕｔに接続されている。なお、バイポーラトランジスタＱ１０３及びＱ１０４のコレクタ間の接続点及び出力段バッファＢＵ２の入力側間と接地との間に抵抗Ｒ１０１及びキャパシタＣ１０１の並列回路が接続されている。

　さらに、負極側入力端子－ｔｉｎと接地との間に負荷抵抗Ｒが接続され、この負荷抵抗Ｒと負極側入力端子－ｔｉｎとの接続点が帰還抵抗Ｒｆを介してバッファアンプＢＵ２の出力側に接続されて電流帰還型演算増幅器が構成されている。
　この電流帰還型演算増幅器では、正極側入力端子＋ｔｉｎの入力電圧が上昇した場合、負荷抵抗Ｒに流れ込む電流の増加分がそのまま折り返されて高いインピーダンスを持つ出力段バッファＢＵ２の電位を上昇させる。入力端子＋ｔｉｎ及び－ｔｉｎの電位が等しくなると電流増加分が消失するので、その電位で出力は安定する。電流帰還型演算増幅器では、電流の切り替えで増幅を行っており、高速である理由は、バイポーラトランジスタの電流は電圧より速く切り替えることが可能なためである。

　ところで、上記構成の電流帰還型演算増幅器は微小な容量変化を検出するチャージアンプには適用することができない。その理由は、２つある。先ず、第１の理由は、負極側入力端子－ｔｉｎのインピーダンスが非常に低く（およそ１０～１００Ω）、且つ原理上、確実に電流を流さなければゲインが得られない点である。第２の理由は、正極側入力端子＋ｔｉｎのインピーダンスもチャージアンプに適用できるまでに高くない点である。

　一方、演算増幅器の定常動作時の消費電力を低減しながらスルーレートを改善するために、差動入力信号のレベルを変換して差動出力するレベル変換回路と、レベル変換回路の差動出力に入力が直列接続された差動増幅器と、差動増幅器の正極側及び負極側に接続した電流電圧変換回路とを備えて演算増幅器を構成したものが提案されている（特許文献１及び２参照）。この場合、差動増幅器は、２つのｐチャネルＭＯＳ型電界効果トランジスタ（以下「ｐＭＯＳ」とも称する）を並列接続すると共に、２つのｎチャネルＭＯＳ型電界効果トランジスタ（以下「ｎＭＯＳ」とも称する）を並列接続し、並列接続された各ｐＭＯＳ及びｎＭＯＳのソースを直接又は抵抗を介して接続した構成とされている。
　この演算増幅器では、２つの入力端子がｐＭＯＳのゲートに接続されているので、両入力端子を高インピーダンスとすることができ、前述した図１２の演算増幅器における第１の理由及び第２の理由を解消することができる。

特開２００９－１７１４７９号公報米国特許第７９８２５３７号明細書

　しかしながら、上記特許文献１及び２に記載の従来例では、演算増幅器を構成する差動増幅器、レベル変換回路及び電流電圧変換回路がＮＭＯＳ及びＰＭＯＳで構成されている関係で、１／ｆノイズによる発生ノイズが大きく、高いＳＮを得るためには適しておらず、微小容量変化を検出するチャージアンプには適用することができないという未解決の課題がある。
　そこで、本発明は上記従来例の未解決の課題に着目してなされたものであり、速度性能を損なうことなく、インピーダンスの高い入力型とし、さらに発生ノイズを抑制することができる演算増幅器及びこれを使用したチャージアンプを提供することを目的としている。

　上記目的を達成するために、本発明に係る演算増幅器の一態様は、正極電源ラインと負極電源ラインとの間に順方向に電流が流れるように直列に介挿されたダイオードと、互いのエミッタ間を接続し、前記逝去電源ライン側のダイオードのアノードにベースを接続したｎｐｎバイポーラトランジスタ及び前記負極電源ライン側のダイオードのカソードにベースを接続したｐｎｐバイポーラトランジスタとを有する第１及び第２のバッファと、前記第１及び第２のバッファにおける前記ｎｐｎバイポーラトランジスタ及び前記ｐｎｐバイポーラトランジスタのエミッタ間の接続点間に介挿された抵抗と、前記第１及び第２のバッファにおける前記ｎｐｎバイポーラトランジスタ及び前記ｐｎｐバイポーラトランジスタのコレクタのうち高い電位側を接続する前記正極電源ラインに接続した第１の電流電圧変換回路と、当該コレクタのうち低い電位側を接続する前記負極電源ラインに接続した第２の電流電圧変換回路と、前記第１及び第２のバッファにおけるダイオードの前記アノード及び前記ｎｐｎバイポーラトランジスタのベースの接続点にソースを接続し、前記正極電源ライン側にドレインを接続したｎチャネルの第１及び第２の接合型電界効果トランジスタと、前記第１及び第２の電流電圧変換回路の出力と電気的に接続され、かつ、該第１及び第２の電流電圧変換回路によって制御される出力段とを備えている。そして、前記第１及び第２の接合型電界効果トランジスタのゲートを入力端子とするとともに、前記出力段の出力を出力端子に電気的に接続して電圧帰還型差動増幅器構成としている。
　また、本発明に係るチャージアンプの一態様は、積分回路を構成する演算増幅器として少なくとも上記演算増幅器を適用している。

　本発明によれば、第１及び第２のバッファを構成するｎｐｎバイポーラトランジスタのベース又はｐｎｐバイポーラトランジスタのベースとダイオードとの接続点に第１及び第２の接合型電界効果トランジスタを接続し、これら第１及び第２の接合型電界効果トランジスタのゲートを入力端子としたので、高速性能を損なうことなく、入力インピーダンスを高くし、さらにノイズを確実に抑制することができる演算増幅器を提供することができる。
　また、上記効果を有する演算増幅器を積分回路を構成する演算増幅器として適用してチャージアンプが構成されるので、動作速度を確保しながら外来ノイズの影響を確実に抑制することができるチャージアンプを提供することができる。

本発明に係る演算増幅器の第１の実施形態を示す回路図である。接合型電界効果トランジスタの電流を１ｍＡとしたときのバイポーラトランジスタ電流と電圧ノイズ密度との関係を示す特性線図である。接合型電界効果トランジスタの電流を１０ｍＡとしたときのバイポーラトランジスタ電流と電圧ノイズ密度との関係を示す特性線図である。第１の実施形態の変形例を示す回路図である。第１の実施形態の演算増幅器を使用したチャージアンプを示す回路図である。従来のチャージアンプを示す回路図である。本実施形態と従来例のチャージアンプの周波数特性を示す図であって、（ａ）は周波数とゲインとの関係を示す特性線図、（ｂ）は周波数と位相との関係を示す特性線図である。本実施形態と従来例のチャージアンプの出力特性を示す特性線図である。チャージアンプの周波数とノイズとの関係を示す特性線図である。第１の実施形態の演算増幅器を使用した差動型チャージアンプを示す回路図である。カスコードトランジスタが有る場合及び無い場合の電源電圧依存特性を示す特性線図である。従来の演算増幅器を示す回路図である。

　次に、図面を参照して、本発明の一実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
　また、以下に示す実施の形態は、本発明の技術的思想を具体化するための装置を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。

　まず、本発明の一の態様を表す演算増幅器の第１の実施形態について説明する。
　演算増幅器１は、図１に示すように、正極側電源ラインＬｐに、並列配置された第１のバッファ１１及び第２のバッファ１２が第１の電流電圧変換回路１３を介して接続されているとともに、第２の電流電圧変換回路１４を介して負極側電源ラインＬｎに接続されている。
　また、第１のバッファ１１と第１の電流電圧変換回路１３との間の接続点と第１のバッファ１１と第２の電流電圧変換回路１４との間の接続点とが個別に出力段１５に接続されている。

　第１のバッファ１１は、エミッタが互いに接続されたコンプリメンタリ接続のｎｐｎ型バイポーラトランジスタＱ１１とｐｎｐ型バイポーラトランジスタＱ１２とを有する。ｎｐｎ型バイポーラトランジスタＱ１１のコレクタは第１の電流電圧変換回路１３に接続され、ｐｎｐ型バイポーラトランジスタＱ１２のコレクタは第２の電流電圧変換回路１４に接続されている。
　さらに、ｎｐｎ型バイポーラトランジスタＱ１１のベース及びｐｎｐ型バイポーラトランジスタＱ１２のベースがバイアス回路２１に接続されてＢ級プッシュプル回路を構成している。
　バイアス回路２１は、それぞれダイオードとして動作するｎｐｎ型バイポーラトランジスタＱ１３及びｐｎｐ型バイポーラトランジスタＱ１４を有する。

　ｎｐｎ型バイポーラトランジスタＱ１３のコレクタは、第１のｎチャネル接合型電界効果トランジスタＱ１５とカスコード接続されたｎｐｎ型バイポーラトランジスタＱ１６を介して正極側電源ラインＬｐに接続されるとともに、ｎｐｎ型バイポーラトランジスタＱ１１のベースに接続されている。
　ｐｎｐ型バイポーラトランジスタＱ１４のコレクタはカレントミラー回路２２を介して負極側電源ラインＬｎに接続されているとともに、ｐｎｐ型バイポーラトランジスタＱ１２のベースに接続されている。

　また、ｎｐｎ型バイポーラトランジスタＱ１３のベースがｎｐｎ型バイポーラトランジスタＱ１３のコレクタ及びｎｐｎ型バイポーラトランジスタＱ１１のベースとの接続点に接続されている。同様に、ｐｎｐ型バイポーラトランジスタＱ１４のベースがｐｎｐ型バイポーラトランジスタＱ１４のコレクタ及びｐｎｐ型バイポーラトランジスタＱ１２のベース間の接続点に接続されている。ここで、ダイオードとして動作するｎｐｎ型バイポーラトランジスタＱ１３のコレクタ及びベースがアノードとなり、エミッタがカソードとなる。また、ダイオードとして動作するｐｎｐ型バイポーラトランジスタＱ１４のエミッタがアノードとなり、コレクタ及びベースがカソードとなる。
　そして、第１のｎチャネル接合型電界効果トランジスタＱ１５のゲートに正極側入力端子＋ｔｉｎが接続されている。また、カスコード接続されたｎｐｎ型バイポーラトランジスタＱ１６のベースには電源回路２３が接続され、この電源回路２３によってｎｐｎ型バイポーラトランジスタＱ１６のベース電位がグランド電位と電源電位との中間電位Ｖｃａｓ１に設定されている。

　第２のバッファ１２も上述した第１のバッファ１１と同様の構成を有し、エミッタが互いに接続されたコンプリメンタリ接続のｎｐｎ型バイポーラトランジスタＱ２１及びｐｎｐ型バイポーラトランジスタＱ２２を有する。ｎｐｎ型バイポーラトランジスタＱ２１のコレクタは電流電圧変換回路１３を介して正極側電源ラインＬｐに接続されている。また、ｐｎｐ型バイポーラトランジスタＱ２２のコレクタは第２の電流電圧変換回路１４を介して負極側電源ラインＬｎに接続されている。
　さらに、ｎｐｎ型バイポーラトランジスタＱ２１のベース及びｐｎｐ型バイポーラトランジスタＱ２２のベースがバイアス回路２４に接続されてＢ級プッシュプル回路を構成している。

　バイアス回路２４は、それぞれダイオードとして動作するｎｐｎ型バイポーラトランジスタＱ２３及びｐｎｐ型バイポーラトランジスタＱ２４を有する。
　ｎｐｎ型バイポーラトランジスタＱ２３のコレクタは、第２のｎチャネル接合型電界効果トランジスタＱ２５とカスコード接続されたｎｐｎ型バイポーラトランジスタＱ２６を介して正極側電源ラインＬｐに接続されるとともに、ｎｐｎ型バイポーラトランジスタＱ２１のベースに接続されている。

　ｐｎｐ型バイポーラトランジスタＱ２４のコレクタはカレントミラー回路２２を介して負極側電源ラインＬｎに接続されているとともに、ｐｎｐ型バイポーラトランジスタＱ２２のベースに接続されている。また、ｎｐｎ型バイポーラトランジスタＱ２３のベースがｎｐｎ型バイポーラトランジスタＱ２３のコレクタ及びｎｐｎ型バイポーラトランジスタＱ２１のベースとの接続点に接続されている。同様に、ｐｎｐ型バイポーラトランジスタＱ２４のベースがｐｎｐ型バイポーラトランジスタＱ２４のコレクタ及びｐｎｐ型バイポーラトランジスタＱ２２のベース間の接続点に接続されている。ここで、ダイオードとして動作するｎｐｎ型バイポーラトランジスタＱ２３のコレクタ及びベースがアノードとなり、エミッタがカソードとなる。また、ダイオードとして動作するｐｎｐ型バイポーラトランジスタＱ２４のエミッタがアノードとなり、コレクタ及びベースがカソードとなる。

　そして、第１のバッファ１１のｎｐｎ型バイポーラトランジスタＱ１１及びｐｎｐ型バイポーラトランジスタＱ１２のエミッタ間の接続点と、第２のバッファ１２のｎｐｎ型バイポーラトランジスタＱ２１及びｐｎｐ型バイポーラトランジスタＱ２２のエミッタ間の接続点とがエミッタ接続抵抗Ｒｅを介して接続されている。
　また、第１の接合型電界効果トランジスタＱ２５のゲートに負極側入力端子－ｔｉｎが接続されている。さらに、カスコード接続されたｎｐｎ型バイポーラトランジスタ２６のベースには電源回路２５が接続され、この電源回路２５によってｎｐｎ型バイポーラトランジスタ２６のベース電位がグランド電位と電源電位との中間電位Ｖｃａｓ２に固定されている。

　なお、カスコード接続されたｎｐｎ型バイポーラトランジスタＱ１６及びＱ２６の固定電位Ｖｃａｓ１及びＶｃａｓ２は、その下限電圧を、ｎチャネル接合型電界効果トランジスタＱ１５及びＱ２５の動作（スレッシュホールド電圧：Ｖｔｈ）を考慮し、最低でもＶｔｈ＋１Ｖに設定し、上限電圧は（電源電圧－１）Ｖを確保するように設定する。
　第１の電流電圧変換回路１３は、エミッタが正極側電源ラインＬｐに接続され、コレクタが第１のバッファ１１に接続されたｐｎｐ型バイポーラトランジスタＱ３１と、エミッタが正極側電源ラインＬｐに接続され、コレクタが第２のバッファ１２に接続されたｐｎｐ型バイポーラトランジスタＱ３２とを有する。これらｐｎｐ型バイポーラトランジスタＱ３１及びＱ３２のベースが互いに接続され、両ベースの接続点がｐｎｐ型バイポーラトランジスタＱ３２のコレクタに接続されてカレントミラー回路が構成されている。

　また、第２の電流電圧変換回路１４は、エミッタが負極側電源ラインＬｎに接続され、コレクタが第１のバッファ１１に接続されたｎｐｎ型バイポーラトランジスタＱ３３と、エミッタが負極側電源ラインＬｎに接続され、コレクタが第２のバッファ１２に接続されたｎｐｎ型バイポーラトランジスタＱ３４とを有する。これらｎｐｎ型バイポーラトランジスタＱ３３及びＱ３４のベースが互いに接続され、両ベースの接続点がｎｐｎ型バイポーラトランジスタＱ３４のコレクタに接続されてカレントミラー回路が構成されている。

　カレントミラー回路２２は、定電流源３１と負極側電源ラインＬｎとの間に介挿されたｎｐｎ型バイポーラトランジスタＱ３５と、このｎｐｎ型バイポーラトランジスタのベースにベースが接続されたｎｐｎ型バイポーラトランジスタＱ３６及びＱ３７とを有する。
　ｎｐｎ型バイポーラトランジスタＱ３５は、コレクタ及びベースが定電流Ｉｒｅｆを供給する定電流源３１に接続され、エミッタが負極側電源ラインＬｎに接続されている。

　ｎｐｎ型バイポーラトランジスタＱ３６は、ｎｐｎ型バイポーラトランジスタＱ３５のベースにベースが接続され、コレクタが第１のバッファ１１のｐｎｐ型バイポーラトランジスタＱ１２のベースとｐｎｐ型バイポーラトランジスタＱ１４のコレクタ及びベースとに接続され、エミッタが負極側電源ラインＬｎに接続されている。
　ｎｐｎ型バイポーラトランジスタＱ３７は、ｎｐｎ型バイポーラトランジスタＱ３５のベースにベースが接続され、コレクタが第２のバッファ１２のｐｎｐ型バイポーラトランジスタＱ２２のベースとｐｎｐ型バイポーラトランジスタＱ２４のコレクタ及びベースとに接続され、エミッタが負極側電源ラインＬｎに接続されている。

　出力段１５は、正極側電源ラインＬｐに接続された電圧を電流に変換する第１の電圧電流変換回路４１と、負極側電源ラインＬｎに接続された電圧を電流に変換する第２の電圧電流変換回路４２とを備えている。
　第１の電圧電流変換回路４１は、ｐｎｐ型バイポーラトランジスタＱ４１及びＱ４２を有する。ｐｎｐ型バイポーラトランジスタＱ４１は、エミッタが正極側電源ラインＬｐに接続され、ベースが第１のバッファ１１及び第１の電流電圧変換回路１３間の接続点に接続され、コレクタが第２の電圧電流変換回路４２のｎｐｎ型バイポーラトランジスタＱ４３のコレクタに接続されている。
　ｐｎｐ型バイポーラトランジスタＱ４２は、エミッタが正極側電源ラインＬｐに接続され、コレクタ及びベースがｐｎｐ型バイポーラトランジスタＱ４１のベースと第１のバッファ１１及び第１の電流電圧変換回路１３間の接続点との間に接続されている。

　第２の電圧電流変換回路４２は、ｎｐｎ型バイポーラトランジスタＱ４３及びＱ４４を有する。ｎｐｎ型バイポーラトランジスタＱ４３は、コレクタが前述した第１の電圧電流変換回路４１のｐｎｐ型バイポーラトランジスタＱ４１のコレクタに接続され、エミッタが負極側電源ラインＬｎに接続され、ベースが第１のバッファ１１及び第２の電流電圧変換回路１４間の接続点に接続されている。
　ｎｐｎ型バイポーラトランジスタＱ４４は、エミッタが負極側電源ラインＬｎに接続され、コレクタ及びベースがｎｐｎ型バイポーラトランジスタＱ４３のベースと第１のバッファ１１及び第２の電流電圧変換回路１４間の接続点との間に接続されている。

　また、第１の電圧電流変換回路４１のｐｎｐ型バイポーラトランジスタＱ４１のコレクタ及び第２の電圧電流変換回路のｎｐｎ型バイポーラトランジスタＱ４３のコレクタ間の接続点が出力端子ｔｏｕｔに接続されているとともに、キャパシタＣを介して第２のバッファ１２のバイアス回路２４におけるバイポーラトランジスタＱ２３及びＱ２４のエミッタ間の接続点に接続されている。
　そして、少なくとも第１のバッファ１１、第２のバッファ１２、第１の電流電圧変換回路１３、第２の電流電圧変換回路１４、出力段１５、接合型電界効果トランジスタＱ１５，Ｑ２５及びカレントミラー回路２２を含んで電圧帰還型差動増幅器が構成されている。

　次に、上記第１の実施形態の動作を説明する。
　上記第１の実施形態では、コンプリメンタリなバイポーラトランジスタＱ１１，Ｑ１２及びＱ２１，Ｑ２２を用いた第１のバッファ１１及び第２のバッファ１２のコレクタ電流をそれぞれ第１の電流電圧変換回路１３及び第２の電流電圧変換回路１４を構成するカレントミラー回路で折り返した構造を持つ。したがって、正極側入力端子＋ｔｉｎの電圧が上昇した場合、エミッタ接続抵抗Ｒｅに流れ込む電流の増加分がそのまま折り返されて高いインピーダンスを持つ出力段１５のバッファ（Ｑ４１及びＱ４３）の電位を上昇させる。

　正極側入力端子＋ｔｉｎと負極側入力端子－ｔｉｎの電位が等しくなると電流増加分が消失するので、その電位で出力は安定する。本実施形態では、電流の切り替えで増幅を行っており、バイポーラトランジスタの電流は電圧より早く切り替えることが可能なため高速動作が可能となる。
　このとき、第１のバッファ１１及び第２のバッファ１２を設けて、これらを電流経路とすることで電圧帰還の演算増幅器を実現している。エミッタ接続抵抗Ｒｅで接続された４つのトランジスタＱ１１，Ｑ１２及びＱ２１，Ｑ２２と電源側に配置された第１の電流電圧変換回路１３及び第２の電流電圧変換回路１４を構成するカレントミラー回路とは電流動作しているために非常に高速である。最終的に出力段１５のバイポーラトランジスタＱ４１，Ｑ４３で電圧変換されるために、この部分で速度制限を受けるが、各バイポーラトランジスタの面積とバイアス電流を最適に設定することで高速な増幅が可能となる。

　そして、入力端子＋ｔｉｎ及び－ｔｉｎをｎチャネル接合型電界効果トランジスタＱ１５及びＱ２５のゲートに接続することにより、入力インピーダンスを高めることができるとともに、バイポーラトランジスタを使用して第１バッファ１１及び第２バッファ１２、第１電流電圧変換回路１３及び第２電流電圧変換回路１４、出力段１５を構成することにより、高速性能はほとんど損なわれること無く、電圧帰還型演算増幅器を構成することが可能となる。
　また、高ＳＮを実現するためには、演算増幅器自体の低ノイズ化が重要となる。そのためにはトランジスタに与えるバイアス電流値を適切に設定することが重要である。特に、チャージアンプに用いる場合には高周波の電圧ノイズ密度が重要なので、まずこれについて述べる。

　無帰還の場合、演算増幅器の自己ノイズは全てのデバイスで発生するノイズの総和で与えられるが、通常帰還をかけてゲインを限定して使用する。この場合、負帰還ループの外側にあるデバイスから発生するノイズは負帰還により修正されるので、負帰還の効果がある周波数帯域では無視することができる。したがって、ノイズを考慮するときには、帰還ループ内のデバイスが発生するノイズのみに着目すればよい。したがって、正極側入力端子＋ｔｉｎから負極側入力端子－ｔｉｎまでのデバイスから発生するノイズを考慮すればよい。具体的には、図１でＱ１５－Ｑ１１－Ｒｅ－Ｑ２１－Ｑ２５の電流経路で、もう1つは、Ｑ１５－Ｑ１３－Ｑ１４－Ｑ１２－Ｒｅ－Ｑ２２－Ｑ２４－Ｑ２３－Ｑ２５の電流経路である。
　接合型電界効果トランジスタＱ１５及びＱ２５の電圧ノイズＶｆｅｔは周波数の関数であり、以下の式（１）で表すことができる。

　ここで、ｋはボルツマン定数、ｇ_{ｍＪＦＥＴ}は接合型電界効果トランジスタの相互コンダクタンス、Ｔは絶対温度である。また、Ｋ_ＪＦＥＴは接合型電界効果トランジスタの形状に起因する定数であって、それぞれのプロセスによって変化する。
　また、バイポーラトランジスタの電圧ノイズは以下の式（２）で表すことができる。

　ここで、ｇ_ｍＢＪＴはバイポーラトランジスタの相互コンダクタンス、ｒ_ｂはベース抵抗（通常5Ω程度）である。
　また、抵抗の電圧ノイズは、Ｒを抵抗値として以下の式（３）で表すことができる。

　小信号でのダイオードの抵抗ｒ_ｄは、ｑを素電荷、Ｉ_ｄをダイオードを流れる電流として

にて表すことができるが、これはモデル上のもので、物理的な抵抗ではない。したがって、熱ノイズへの寄与は考えなくて良い。
　以上より、ノイズを加算すればよいのだが、バイポーラトランジスタＱ１１，Ｑ１２（Ｑ２１、Ｑ２２）は並列なので半分のノイズになることに注意する。結果としてトータルノイズＶｎは、以下の式（５）で表すことができる。

　ここで、２Ｋ_ＪＦＥＴ／ｆは１／ｆノイズであり、適切な接合型電界効果トランジスタを選択すれば、測定周波数で問題となるノイズを発生させないようにできる。その他の項は抵抗成分の和になっており、抵抗による熱ノイズを計算していることになる。
　一般的な接合型電界効果トランジスタのコンダクタンスｇｍはＩｓ／１Ｖ（Ｉｓはソース電流）程度であり、高性能なものでもＩｓ／０．２Ｖなのに対して、バイポーラトランジスタのコンダクタンスｇｍは良く知られているようにＩｃ／２６ｍＶである。これは同じ電流を流した時に接合型電界効果トランジスタの換算抵抗は、バイポーラトランジスタに比べて１０～４０倍高いことを示している。

　たとえば、高性能な接合型電界効果トランジスタで、１ｍＡのソース電流のとき、およそ５ｍＳ（前記（５）式の抵抗換算で約２７０Ω）の相互コンダクタンスを持っている接合型電界効果トランジスタを使用したときを例に考える。
　図２は接合型電界効果トランジスタの電流Ｉ_ＪＦＥＴが１ｍＡのときに図１の演算増幅器が持つ電圧ノイズ密度を、（５）式の１／ｆノイズ項を無視して計算した結果である。この図２から明らかなように、バイポーラトランジスタの電流Ｉ_ＢＰＴが接合型電界効果トランジスタの電流Ｉ_ＪＦＥＴの１／１０である０．１ｍＡ以上では、ほぼ一定値をとるが、その値より小さくすると、急激にノイズ増加する。図３は接合型電界効果トランジスタの電流Ｉ_ＪＦＥＴを１０ｍＡにした場合であるが、やはりバイポーラトランジスタの電流Ｉ_ＢＰＴを接合型電界効果トランジスタの電流Ｉ_ＪＦＥＴの１／１０の１ｍＡ以下にした場合、急激にノイズが上昇する。

　ノイズ設計は以下のように行う。まず、求める機器のノイズ量から接合型電界効果トランジスタの電流を定める。このことは図２及び図３では平坦部のノイズを設定することにあたる。ここでは２例しか計算していないが、図２の接合型電界効果トランジスタの電流Ｉ_ＪＦＥＴが１ｍＡの場合、２．２ｎＶ／√Ｈｚ、図３の接合型電界効果トランジスタの電流Ｉ_ＪＦＥＴが１０ｍＡの場合１ｎＶ／√Ｈｚになる。

　次にバイポーラトランジスタの電流値を決める。このバイポーラトランジスタの電流Ｉ_ＢＰＴは、図２及び図３からも明らかなように接合型電界効果トランジスタの電流Ｉ_ＪＦＥＴ以上に設定してもノイズは低下せず、温度上昇などの消費電流が増加することによる弊害が多くなる。普通、ノイズを低下させるには電流量を下げるようにするが、バイポーラトランジスタの電流量が接合型電界効果トランジスタの電流Ｉ_ＪＦＥＴの１／１０以下になるとノイズが増大するため低ノイズの演算増幅器としての意味が無くなる。このため、バイポーラトランジスタの電流Ｉ_ＢＰＴは接合型電界効果トランジスタの電流Ｉ_ＪＦＥＴと同等か僅かに小さい値に設定することにより、電圧ノイズ密度を抑制しながら消費電流の増加による温度上昇の弊害を抑制することができる。

　ところで、ｎチャネル接合型電界効果トランジスタＱ１５及びＱ２５に代えてＭＯＳ型電界効果トランジスタを適用する場合には、ＭＯＳ型電界効果トランジスタの１／ｆノイズが大きいことから、電圧ノイズ密度を抑制することができず、低ノイズ特性の演算増幅器を構成することができない。しかも、各バイポーラトランジスタに代えてＭＯＳ型電界効果トランジスタを適用した場合には、電圧ノイズ密度がさらに増加することになり、低ノイズ特性の演算増幅器を構成することは全くできない。

　また、本実施形態では、第１のバッファ１１のコンプリメンタリ接続したバイポーラトランジスタＱ１１及びＱ１２のエミッタ間の接続点と第２のバッファ１２のコンプリメンタリ接続したバイポーラトランジスタＱ２１及びＱ２２のエミッタ間の接続点とをエミッタ接続抵抗Ｒｅを介して接続している。このように、エミッタ接続抵抗Ｒｅを配置することにより、コンプリメンタリ接続される４つのバイポーラトランジスタＱ１１，Ｑ１２及びＱ２１，Ｑ２２の特性にバラツキがある程度大きい場合でもよりエミッタ接続抵抗Ｒｅによって特性のバラツキを吸収して安定した回路とすることができる。

　ちなみに、エミッタ接続抵抗Ｒｅを省略して、コンプリメンタリ接続したバイポーラトランジスタＱ１１及びＱ１２のエミッタ間の接続点とコンプリメンタリ接続したバイポーラトランジスタＱ２１及びＱ２２のエミッタ間の接続点とを直接接続した場合には、バイポーラトランジスタＱ１１，Ｑ１２及びＱ２１，Ｑ２２の特性のバラツキに応じて接続部を流れる電流が安定せず、正常な動作が損なわれることになる。

　さらに、本実施形態では、ｎチャネル接合型電界効果トランジスタＱ１５及びＱ２５の正極側電源ラインＬｐ側にｎｐｎ型バイポーラトランジスタＱ１６及びＱ２６をカスコード接続し、バイポーラトランジスタＱ１６及びＱ２６のベース電位をグランド電位と電源電位との中間電位に固定している。
　このため、第１のバッファ１１及び第２のバッファ１２のバイアス回路２１及び２４のバイアス電圧が正極側電源ラインＬｐからの電源電圧変動の影響を受けることを防止することができ、第１のバッファ１１と第１の電流電圧変換回路１３及び第２の電流電圧変換回路１４との間の接続点から出力される出力電圧の変動を抑制することができる。

　なお、上記第１の実施形態においては、ｎチャネル接合型電界効果トランジスタＱ１５及びＱ２５と正極側電源ラインＬｐとの間に同極性のｎｐｎ型バイポーラトランジスタＱ１６及びＱ２６を接続した場合について説明したが、これに限定されるものではなく、ｎチャネル接合型電界効果トランジスタＱ１５及びＱ２５と異極性のｐチャネル接合型電界効果トランジスタを適用するようにしてもよい。

　また、上記第１の実施形態では、ｎチャネル接合型電界効果トランジスタＱ１５及びＱ２５と正極側電源ラインＬｐとの間にｎｐｎ型バイポーラトランジスタＱ１６及びＱ２６をカスコード接続した場合について説明した。しかしながら、本発明では、上記構成に限定されるものではなく、ｎｐｎ型バイポーラトランジスタＱ１６及びＱ２６に代えて定電流源を適用するようにしても良い。

　また、上記第１の実施形態においては、ｎチャネル接合型電界効果トランジスタＱ１５及びＱ２５、ｎｐｎ型バイポーラトランジスタＱ１６及びＱ２６を第１のバッファ１１及び第２のバッファ１２と正極側電源ラインＬｐとの間に介挿した。しかしながら、本発明では、上記構成に限定されるものではなく、図４に示すように、第１のバッファ１１及び第２のバッファ１２のバイアス回路２１及び２４と正極側電源ラインＬｐとの間にカレントミラー回路２２を介挿し、第１のバッファ１１及び第２のバッファ１２のバイアス回路２１及び２４と負極側電源ラインＬｎとの間にｐチャネル接合型電界効果トランジスタＱ５１及びＱ５２を介挿し、これらｐチャネル接合型電界効果トランジスタＱ５１及びＱ５２に同極性のｐｎｐ型バイポーラトランジスタＱ５３及びＱ５４をカスコード接続するようにしてもよい。この場合も前述した第１の実施形態と同様の作用効果を得ることができる。勿論、ｐｎｐ型バイポーラトランジスタＱ５３及びＱ５４に代えてｐチャネル接合型電界効果トランジスタを適用するようにしてもよい。

　次に、本発明の第２の実施形態を図５に基づいて説明する。
　この第２の実施形態は、前述した第１の実施形態における演算増幅器１を使用してチャージアンプを構成したものである。
　この第２の実施形態では、演算増幅器１の負極側入力端子－ｔｉｎすなわちｎチャネル接合型電界効果トランジスタＱ２５のゲートが可変容量センサの例えば１ｐＦの微小容量の可変容量Ｃ_ＳＥＮＳを介して入力端子ｔｉｎに接続されている。ここで、可変容量センサとしては、ＭＥＭＳ（Ｍｉｃｒｏ　Ｅｌｅｃｔｒｏ　Ｍｅｃｈａｎｉｃａｌ　Ｓｙｓｔｅｍ）構造を利用した加速度、振動等の物理量を検出するセンサが適用されている。

　また、可変容量Ｃ_ＳＥＮＳとｎチャネル接合型電界効果トランジスタＱ２５のゲートとの接続点と、出力端子ｔｏｕｔと出力段１５との接続点との間にフィードバック用の抵抗Ｒｆ及びキャパシタＣｆの並列回路が接続されてチャージアンプ５０が構成されている。これら抵抗Ｒｆ及びキャパシタＣｆによって演算増幅器１の出力信号が負極側入力端子－ｔｉｎに負帰還されている。

　このように、演算増幅器１を使用してチャージアンプ５０を構成することにより、動作領域における出力端子ｔｏｕｔから出力される出力電圧Ｖｏｕｔと、入力端子ｔｉｎに入力される入力電圧Ｖｉｎとの関係は、

で表される。
　したがって、入力電圧Ｖｉｎを一定値に制御すれば、可変容量Ｃ_ＳＥＮＳの変化量に比例した出力電圧Ｖｏｕｔを得ることができる。

　この第２の実施形態によると、前述した第１の実施形態における高速性能を有しながら低ノイズ特性を有する演算増幅器１を利用してチャージアンプ５０を構成しているので、演算増幅器１の高速性能及び低ノイズ性能を引き継いだチャージアンプとなる。
　この第２の実施形態におけるチャージアンプ５０の高速性能を確認するために、図６に示す従来型のチャージアンプ１１０との性能比較を行った。ここで、従来型のチャージアンプ１１０の構成は、ｎチャネル接合型電界効果トランジスタＱ１１１及びＱ１１２と抵抗Ｒ１１１及びＲ１１２の直列回路を並列に接続した差動増幅回路１１１を有する。この差動増幅回路１１１は、抵抗Ｒ１１１及びＲ１１２のｎチャネル接合型電界効果トランジスタＱ１１１及びＱ１１２とは反対側が互いに接続されて正極側電源ラインＬｐに接続されている。また、ｎチャネル接合型電界効果トランジスタＱ１１１及びＱ１１２のソースが互いに接続されて定電流源１１３を介して負極側電源ラインＬｎに接続されている。

　また、差動増幅回路１１１の差動出力が演算増幅器１１４の反転入力端子及び非反転入力端子に接続され、この演算増幅器１１４の出力側に出力端子ｔｏｕｔが接続されている。
　さらに、ｎチャネル接合型電界効果トランジスタＱ１１１のゲートは接地され、ｎチャネル接合型電界効果トランジスタＱ１１２のゲートが可変容量センサの可変容量Ｃ_ＳＥＮＳを介して入力端子ｔｉｎに接続され、可変容量Ｃ_ＳＥＮＳ及びｎチャネル接合型電界効果トランジスタＱ１１２のゲートとの間の接続点と演算増幅器１１４の出力側との間にフィードバック用の抵抗Ｒｆ及びキャパシタＣｆの並列回路が接続されている。

　そして、図５に示す本発明のチャージアンプ５０と図６に示す従来型のチャージアンプ１１０の入力端子ｔｉｎに、それぞれ８Ｖで１０ＭＨｚの入力電圧Ｖｉｎを印加した場合の出力波形のゲイン及び位相を測定した。
　これらゲイン及び位相の測定結果を、図７（ａ）及び（ｂ）に示す。図７（ａ）のように、従来型のチャージアンプ１１０では、ゲインは破線図示のように周波数が１ＭＨｚを超えると緩やかに低下し始めるが、本発明のチャージアンプ５０ではゲインが実線図示のように周波数が例えば６０ＭＨｚを超えると急峻に低下する。

　また、図７（ｂ）のように、位相については、従来型のチャージアンプ５０では周波数が５００ｋＨｚを超えると低下し始めるが、本発明のチャージアンプ５０では例えば３ＭＨｚを超えると緩やかに低下し始める。
　この結果、本発明のチャージアンプ５０では、入力電圧Ｖｉｎの周波数が１０ＭＨｚである場合でも、位相遅れ時間が３ｎｓｅｃ程度でゲインの低下もなく十分に動作することが確認された。しかしながら、従来型のチャージアンプ１１０では、位相遅れ時間が１６ｎｓｅｃでゲインも６１％に低下してしまい十分な動作を行うことができない。

　また、出力電圧Ｖｏｕｔについては、図８に示すように、本発明のチャージアンプ５０では、実線図示のように±４Ｖの範囲で変化する出力波形となるが、従来型のチャージアンプ１１０の場合には破線図示のように±２Ｖの範囲で変化する出力波形となり、本発明のチャージアンプ５０の半分の出力電圧となる。
　さらに、本発明のチャージアンプ５０を可変容量測定へ適用した場合のノイズ特性は、図９に示すようになる。従来型のチャージアンプ１１０のノイズ特性も、同じ入力のｎチャネル接合型電界効果トランジスタを適用すれば本発明と殆どかわらないノイズ特性が得られる。図９で、１０ｋＨｚ以上のノイズが変化しない平坦な部分は演算増幅器自体のノイズが支配的な部分であり、同一ゲインで延長した図中の細い点線で示したノイズが大きなノイズの中に隠れて存在している。

　そして、１００ｋＨｚ以下で増大していくノイズは、帰還抵抗Ｒｆによるもので、チャージアンプを構成する場合に避けられない。したがって、可変容量センサに応用する場合は図に示した平坦部が現れる周波数領域で使用すれば最も低ノイズの特性を得られることになる。
　従来型のチャージアンプ１１０では、１０ＭＨｚではゲイン及び位相特性が悪化するので、１ＭＨｚ以下で使用しなければならない。また、１０ｋＨｚ以下では帰還抵抗ノイズが増大するので、丁度中心周波数の１００ｋＨｚ程度で使用するのが望ましいことになる。しかしながら、この条件は帰還抵抗Ｒｆの抵抗値として１０００ＭｅｇΩを確保できる場合である。１０００ＭｅｇΩの高抵抗は、工業的には作成可能であるが、実際に使用する場合には、経年劣化及び基板若しくはウェハの寄生抵抗の影響による抵抗低下が発生する可能性が高く、不安定な回路となってしまう。

　本発明では、上述したように、従来型に比べて周波数でおよそ１桁の高速化が可能となっている。このことは測定周波数が１ＭＨｚでも十分な余裕を持って動作可能なことを意味し、ひいては帰還抵抗Ｒｆによるノイズ増加にも余裕を持つことができる。図９において太い破線は、帰還抵抗Ｒｆを１００ＭｅｇΩに設定した場合のノイズ特性を示す。１００ＭｅｇΩに設定した場合、ノイズが上昇する周波数は１００ｋＨｚとなるが１ＭＨｚの動作点に対してはまだ余裕がある。経年劣化による抵抗低下も３０ＭｅｇΩまでは許容されるので、実用上問題のないチャージアンプを提供することができる。

　次に、本発明の第３の実施形態を図１０について説明する。
　この第３の実施形態では、前述した第１の実施形態における演算増幅器を使用して差動型のチャージアンプを構成したものである。
　すなわち、第３の実施形態では、上述した第２の実施形態と同様に、上述した第１の実施形態の演算増幅器１の反転入力側端子と出力側端子との間にフィードバック用の抵抗Ｒｆ及びキャパシタＣｆの並列回路が接続されている。

　また、演算増幅器１の反転入力端子及び非反転入力端子に、一方の可変容量が増加すると他方の可変容量が減少する差動構造を有する可変容量センサ６０の一方の可変容量Ｃ_ＳＥＮＳＭ及び他方の可変容量Ｃ_ＳＥＮＳＰが接続されている。
　この可変容量センサ６０は、ＭＥＭＳ（Ｍｉｃｒｏ　Ｅｌｅｃｔｒｏ　Ｍｅｃｈａｎｉｃａｌ　Ｓｙｓｔｅｍ）構造を利用した加速度、振動等の物理量を検出するセンサが適用され、可変容量Ｃ_ＳＥＮＳＭ及びＣ_ＳＥＮＳＰはともに例えば１ｐＦと微小容量とされている。そして、可変容量Ｃ_ＳＥＮＳＭと演算増幅器１の反転入力端子との間と接地との間に例えば１０ｐＦのキャパシタＣｐｐが接続され、同様に、可変容量Ｃ_ＳＥＮＳＰと演算増幅器１の非反転入力端子との間と接地との間に例えば１０ｐＦのキャパシタＣｐｍが接続されている。

　各可変容量Ｃ_ＳＥＮＳＭ及びＣ_ＳＥＮＳＰの演算増幅器１とは反対側の電極には例えば１００ｋＨｚで±８Ｖの交流キャリア信号を出力する交流発振器６１が接続されている。
　また、演算増幅器１の出力側には復調回路としての掛け算器６２が接続され、この掛け算器６２に交流発振器６１の交流キャリア信号が入力されている。この掛け算器６２で復調された容量検出信号は抵抗Ｒ１及びキャパシタＣ１で構成されるローパスフィルタ６３によってノイズ除去して出力端子Ｔｏｕｔから出力される。

　また、可変容量センサ６０の可変容量Ｃ_ＳＥＮＳＰと演算増幅器１の非反転入力端子との間と接地との間に調整用のトリマキャパシタＣｐｉｎと抵抗Ｒｐｉｎとの並列回路が接続されている。ここで、トリマキャパシタＣｐｉｎは、チャージアンプ５０の出力となる掛け算器６２の入力信号に含まれる１００ｋＨｚのキャリア信号が最小になるように調整するものである。
　このようにチャージアンプ５０を構成すると、出力端子Ｔｏｕｔに接続されるローパスフィルタ６３のカットオフ周波数（例えば７２．３Ｈｚ）以下の容量変化を測定することができる。

　この第３の実施形態の回路構成において、演算増幅器１を構成する接合型電界効果トランジスタＱ１５及びＱ２５にカスコード接続するバイポーラトランジスタＱ１６及びＱ２６が有る場合と無い場合の電源電圧依存性として、演算増幅器１に供給される動作電源であるＶｄｄの電圧を変化させて出力電圧を測定した。なお、可変容量センサ６０には外力を加えず、静止状態を保った。この測定結果を図１１に示す。
　この図１１から明らかなように、カスコード接続したトランジスタがある場合、動作電源Ｖｄｄの電圧を変化させても出力値に変化は見られず、“０”Ｖを維持するが、カスコード接続したトランジスタが無い場合には、動作電源Ｖｄｄの電圧の１Ｖの変化でおよそ１．５ｍＶの出力変化が見られた。

　この現象は差動型チャージアンプのプラスとマイナスの入力容量が異なることに起因して発生する現象である。完全な容量バランスが取れた場合には、このような現象は発生しないことは回路シミュレーションにより確認できるが、実際の回路では、可変容量センサ６０の容量ばらつきや、プラスとマイナスのゲインを決定している容量などのばらつきが存在する。このばらつきをトリマキャパシタＣｐｉｎでゲイン調整してゼロ点を決めているが、演算増幅器１の入力容量がｎチャネル接合型電界効果トランジスタＱ１５及びＱ２５のソースドレイン電圧に依存しているために、カスコード接続したトランジスタの無い場合、電源電圧を変化させると容量バランス、すなわちゲインバランスが崩れてしまうことに起因して上述のような出力変化の現象が発生する。
　シミュレーションで容量バランスを検討した結果、本実施形態では０．１ｐＦ程度の容量アンバランスがあることが判った。この程度のアンバランスは製造上容易に発生してしまう。

　一方、高分解能の可変容量センサの場合、５ｕＶ程度の分解能が必要になる。したがって、カスコード接続したトランジスタの無い場合、本実施例では許容される電源電圧変動は５ｍＶ程度となる。このような電源は、たとえば鉛蓄電池などで実現できるが、センサ機器の小型化が困難になってしまう。
　したがって、高分解能センサに応用する場合には、前述した第１の実施形態のように、ｎチャネル接合型電界効果トランジスタＱ１５及びＱ２５のドレイン側すなわち正極側電源ラインＬｐ側に同極性のトランジスタをカスコード接続することにより、電源電圧の変動の影響を抑制することが望ましい。

　１…演算増幅器、Ｌｐ…正極側電源ライン、Ｌｎ…負極側電源ライン、１１…第１のバッファ、１２…第２のバッファ、１３…第１の電流電圧変換回路、１４…第２の電流電圧変換回路、１５…出力段、Ｑ１１～Ｑ１４…バイポーラトランジスタ、Ｑ１５…接合型電界効果トランジスタ、Ｑ１６…カスコード接続したバイポーラトランジスタ、Ｑ２１～Ｑ２４…バイポーラトランジスタ、２１，２４…バイアス回路、２２…カレントミラー回路、Ｒｅ…エミッタ接続抵抗、Ｑ２５…接合型電界効果トランジスタ、Ｑ２６…カスコード接続したバイポーラトランジスタ、＋ｔｉｎ…正極側入力端子、－ｔｉｎ…負極側入力端子、Ｑ３１～Ｑ３７…バイポーラトランジスタ、４１，４２…定電流回路、Ｑ４１～Ｑ４４…バイポーラトランジスタ、５０…チャージアンプ、Ｃ_ＳＥＮＳ…可変容量、６０…可変容量センサ、６１…交流発振器、６２…掛け算器、６３…ローパスフィルタ

Claims

　正極電源ラインと負極電源ラインとの間に順方向に電流が流れるように直列に接続されたダイオードと、互いのエミッタ間を接続し、前記正極電源ライン側のダイオードのアノードにベースを接続したｎｐｎバイポーラトランジスタ及び前記負極電源ライン側のダイオードのカソードにベースを接続したｐｎｐバイポーラトランジスタとを有する第１及び第２のバッファと、
　前記第１及び第２のバッファにおける前記ｎｐｎバイポーラトランジスタ及び前記ｐｎｐバイポーラトランジスタのエミッタ間の接続点間に接続された抵抗と、
　前記第１及び第２のバッファにおける前記ｎｐｎバイポーラトランジスタ及び前記ｐｎｐバイポーラトランジスタのコレクタのうち高い電位側を接続する前記正極電源ラインに接続した第１の電流電圧変換回路と、当該コレクタのうち低い電位側を接続する前記負極電源ラインに接続した第２の電流電圧変換回路と、
　前記第１及び第２のバッファにおけるダイオードの前記アノード及び前記ｎｐｎバイポーラトランジスタのベースの接続点にソースを接続し、前記正極電源ライン側にドレインを接続したｎチャネルの第１及び第２の接合型電界効果トランジスタと、
　前記第１及び第２の電流電圧変換回路の出力と電気的に接続され、かつ、該第１及び第２の電流電圧変換回路によって制御される出力段とを備え、
　前記第１及び第２の接合型電界効果トランジスタのゲートを入力端子とするとともに、前記出力段の出力を出力端子に電気的に接続して電圧帰還型差動増幅器構成としたことを特徴とする演算増幅器。
　前記第１及び第２の接合型電界効果トランジスタのドレインと正極電源ラインとの間に当該第１及び第２の接合型電界効果トランジスタと同極性のトランジスタをカスコード接続し、当該トランジスタの制御端子の電位をグランド電位と電源電位との中間電位に固定したことを特徴とする請求項１に記載の演算増幅器。
　前記ダイオードはダイオード接続したバイポーラトランジスタで構成されていることを特徴とする請求項１又は２に記載の演算増幅器。
　正極電源ラインと負極電源ラインとの間に順方向に電流が流れるように直列に介挿されたダイオードと、互いのエミッタ間を接続し、前記正極電源ライン側のダイオードのアノードにベースを接続したｎｐｎバイポーラトランジスタ及び前記負極電源ライン側のダイオードのカソードにベースを接続したｐｎｐバイポーラトランジスタとを有する第１及び第２のバッファと、
　前記第１及び第２のバッファにおける前記ｎｐｎバイポーラトランジスタ及び前記ｐｎｐバイポーラトランジスタのエミッタ間の接続点間に介挿された抵抗と、
　前記第１及び第２のバッファにおける前記ｎｐｎバイポーラトランジスタ及び前記ｐｎｐバイポーラトランジスタのコレクタのうち高い電位側を接続する前記正極電源ラインに接続した第１の電流電圧変換回路と、当該コレクタのうち低い電位側を接続する前記負極電源ラインに接続した第２の電流電圧変換回路と、
　前記第１及び第２のバッファにおけるダイオードの前記カソード及び前記ｎｐｎバイポーラトランジスタのベースの接続点にソースを接続し、前記負極電源ライン側にドレインを接続したｐチャネルの第１及び第２の接合型電界効果トランジスタと、
　前記第１及び第２の電流電圧変換回路の出力と電気的に接続され、かつ、該第１及び第２の電流電圧変換回路によって制御される出力段とを備え、
　前記第１及び第２の接合型電界効果トランジスタのゲートを入力端子とするとともに、前記出力段の出力を出力端子に電気的に接続して電圧帰還型差動増幅器構成としたことを特徴とする演算増幅器。
　前記第１及び第２の接合型電界効果トランジスタのドレインと負極電源ラインとの間に当該第１及び第２の接合型電界効果トランジスタと同極性のトランジスタをカスコード接続し、当該トランジスタの制御端子の電位をグランド電位と電源電位との中間電位に固定したことを特徴とする請求項４に記載の演算増幅器。
　前記ダイオードはダイオード接続したバイポーラトランジスタで構成されていることを特徴とする請求項４又は５に記載の演算増幅器。
　前記第１及び第２のバッファにおける各バイポーラトランジスタを流れる電流を、前記第１及び第２の接合型電界効果トランジスタを流れる電流の１／１０～１の範囲となるノイズ抑制電流値に設定したことを特徴とする請求項１乃至６の何れか１項に記載の演算増幅器。
　前記第１及び第２の電流電圧変換回路はそれぞれカレントミラー回路で構成されていることを特徴とする請求項１乃至７の何れか１項に記載の演算増幅器。
　積分回路を構成する演算増幅器として前記請求項１乃至８の何れかに記載の演算増幅器を適用したことを特徴とするチャージアンプ。
　物理量変化に応じた静電容量変化を生じる可動電極及び固定電極で構成される電極部を一対備えた差動構造の物理量センサと、前記一対の電極部における可動電極及び固定電極の一方に供給するバイアス電圧を生成するバイアス電圧生成回路とを備え、前記一対の電極部における可動電極及び固定電極の他方が入力端子に入力されて前記一対の電極部における可動電極及び固定電極間の微小静電容量の差分を前記演算増幅器の第１及び第２の接合型電界効果トランジスタのゲートに入力したことを特徴とする請求項９に記載のチャージアンプ。