JP6673645B2 - 差動増幅器 - Google Patents
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Description
これにより、第2電流源の両端間の電圧が第1電流源の両端間の電圧に近づくこととなり、同相信号除去比の改善の効果を高め、あるいは、同相入力範囲をより広げることができる。
この構成により、第1電流源の両端間電圧と、第2電流源の両端間電圧を、差動入力信号の同相入力電圧レベルに依存せずに、精度よく均一化することができる。
「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。
同様に、「部材Cが、部材Aと部材Bの間に設けられた状態」とは、部材Aと部材C、あるいは部材Bと部材Cが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
I1=IC1+IC2 …(1)
IC1=IC3+IB34 …(2)
IC2=IC4+IB5 …(3)
IC3=IC4 …(4)
V1=VIN+VBE+VBE …(5)
図5(a)にはこの関係が示される。第1電流源CS1の両端間電圧VCE1は、式(6)で与えられる。
VCE1=VCC−V1=VCC−(VIN+2×VBE) …(6)
第2電流源CS2は、図3に示すようにカレントミラー回路で構成されるため、同相入力電圧VINが増大すると、第12トランジスタQ12のコレクタエミッタ間電圧VCE1が小さくなり、アーリー効果によってテイル電流I1が減少する。図5(b)はこの関係を示す。
VCE2=VCC−V2 …(7)
ここでV2は、第8トランジスタQ8のベースエミッタ間電圧と等しいため、第2電流源CS2の両端間電圧VCE2は、入力電圧VINに依存せずに実質的に一定となる。したがって第2電流源CS2におけるアーリー効果は実質的に無視することができ、I2、すなわち第5トランジスタQ5のコレクタ電流IC5は一定であり、したがって第5トランジスタQ5のベース電流IB5も一定となる。
IB5≒IB34 …(8)
その結果、IC1≒IC2が成り立ち、ベース電流IB5とIB34のミスマッチに起因するオフセット電圧を大幅に低減することができる。
図7は、第1変形例に係る差動増幅器100aの回路図である。この差動増幅器100aは、PNP型バイポーラトランジスタとNPN型バイポーラトランジスタを置換し、天地を反転した構成である。
差動増幅器100は、バイCMOSプロセスで構成されてもよく、この場合、いくつかのトランジスタはMOSFET(Metal Oxide Semiconductor Field Effect Transistor)で構成することができ、ベースをゲート、コレクタをドレイン、エミッタをソースと読み替え、PNP型をPチャンネル、NPN型をNチャンネルと読み替えればよい。たとえば第1トランジスタQ1、第2トランジスタQ2および第6トランジスタQ6、第7トランジスタQ7をMOSFETで構成してもよいし、第1電流源CS1および第2電流源CS2のトランジスタをMOSFETで構成してもよい。
差動入力段110において、第8トランジスタQ8、第9トランジスタQ9、第3電流源CS3、第4電流源CS4を省略し、第1トランジスタQ1、第2トランジスタQ2のベース(あるいはゲート)に、差動入力信号Vp,Vnが直接入力されてもよい。
バランス回路122の構成は、実施の形態で説明したそれには限定されない。図8は、第4変形例に係る差動増幅器100bの回路図である。図8のバランス回路122bは、トランジスタQ15、Q16をさらに含む。トランジスタQ15のベースは、第8トランジスタQ8のベースと接続され、トランジスタQ16のベースは、第9トランジスタQ9のベースと接続される。この構成によれば、バランス回路122bと第2電流源CS2の接続点の電位V2は、第1電流源CS1と入力差動対112の接続点の電位V1と等しくVIN+VBE×2となる。
バランス回路122は別の構成であってもよい。たとえばバランス回路122は、差動入力信号Vp,Vnの同相成分を検出し、同相成分に応じて第2電流源CS2との接続点の電圧V2を変化させてもよい。あるいは差動入力信号Vp,Vnの一方にもとづいて、電位V2を変化させてもよい。
Claims (7)
- 差動入力信号を受ける差動入力端子のペアと、前記差動入力信号を差動増幅する差動入力段と、前記差動入力段の出力信号を増幅する増幅段と、を備え、
前記差動入力段は、
それぞれのベースが、前記差動入力端子のペアと接続される入力バイポーラトランジスタのペアと、
前記入力バイポーラトランジスタのペアのエミッタの信号を受けるバイポーラトランジスタの入力差動対と、
バイポーラトランジスタで構成され、前記入力差動対に対して負荷として設けられたカレントミラー回路と、
前記入力差動対にテイル電流を供給する第1電流源と、を含み、
前記増幅段は、
そのベースが前記差動入力段の出力と接続されるバイポーラトランジスタである増幅トランジスタと、
前記増幅トランジスタにバイアス電流を供給する第2電流源と、
前記増幅トランジスタと前記第2電流源の間に挿入され、前記入力バイポーラトランジスタのペアのエミッタの電圧に応じて、前記第2電流源との接続点の電位を変化させるバランス回路と、
を含み、
前記バランス回路は、
前記入力差動対と同極性であるバイポーラトランジスタの第1ペアと、
前記入力差動対と同極性であるバイポーラトランジスタの第2ペアと、
を含み、
前記第1ペアのエミッタ同士が前記第2電流源に接続され、前記第1ペアのコレクタ同士が前記増幅トランジスタに接続され、
前記第2ペアそれぞれのベースに前記差動入力信号が入力され、前記第2ペアそれぞれのエミッタが、前記第1ペアそれぞれのベースと接続され、
前記第2ペアは、それぞれのエミッタと接続される電流源のペアによってバイアスされることを特徴とする差動増幅器。 - 前記バランス回路は、前記入力バイポーラトランジスタのペアのエミッタの電圧に応じて、前記第2電流源との接続点の電位を、前記第1電流源と前記入力差動対の接続点の電位に近づけることを特徴とする請求項1に記載の差動増幅器。
- 前記第1電流源と前記第2電流源は同一の構造を有することを特徴とする請求項1または2に記載の差動増幅器。
- 前記第1電流源と前記第2電流源はそれぞれ、同型・同極性であり、共通の信号によりバイアスされるトランジスタを含むことを特徴とする請求項1から3のいずれかに記載の差動増幅器。
- 前記入力バイポーラトランジスタのペアおよび前記入力差動対はPNP型バイポーラトランジスタで構成され、
前記カレントミラー回路は、NPN型バイポーラトランジスタで構成され、
前記増幅トランジスタはNPN型バイポーラトランジスタで構成され、
前記バランス回路を構成する前記トランジスタのペアはPNP型バイポーラトランジスタで構成されることを特徴とする請求項1に記載の差動増幅器。 - 前記入力バイポーラトランジスタのペアおよび前記入力差動対はNPN型バイポーラトランジスタで構成され、
前記カレントミラー回路は、PNP型バイポーラトランジスタで構成され、
前記増幅トランジスタはPNP型バイポーラトランジスタで構成され、
前記バランス回路を構成する前記トランジスタのペアはNPN型バイポーラトランジスタで構成されることを特徴とする請求項1に記載の差動増幅器。 - ひとつの半導体基板に一体集積化されることを特徴とする請求項1から6のいずれかに記載の差動増幅器。
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