JP3210524B2 - 差動入力型電圧制御電流源回路及びこれを用いた差動フィルタ回路 - Google Patents
差動入力型電圧制御電流源回路及びこれを用いた差動フィルタ回路Info
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- JP3210524B2 JP3210524B2 JP08315494A JP8315494A JP3210524B2 JP 3210524 B2 JP3210524 B2 JP 3210524B2 JP 08315494 A JP08315494 A JP 08315494A JP 8315494 A JP8315494 A JP 8315494A JP 3210524 B2 JP3210524 B2 JP 3210524B2
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Description
【０００１】
【産業上の利用分野】この発明は、特に波形処理や信号
処理等を行う際に使用される差動入力型電圧制御電流源
回路及びこれを用いた差動フィルタ回路に関する。
処理等を行う際に使用される差動入力型電圧制御電流源
回路及びこれを用いた差動フィルタ回路に関する。
【０００２】
【従来の技術】図５に従来から知られている差動フィル
タ回路を示す。この差動フィルタ回路は特開平５−３０
４４３８号公報に記載されているものであり、差動増幅
回路Ａ１、Ａ２それぞれを含む２段のフィルタ回路Ｆ
１、Ｆ２で構成されている。このような差動フィルタ回
路の基本構成を用いて、例えば１次低域通過フィルタ回
路を実現するためには、上記差動増幅回路Ａ１、Ａ２に
代えて図６に示すような周知の対数変換回路を用いるこ
とが考えられる。
タ回路を示す。この差動フィルタ回路は特開平５−３０
４４３８号公報に記載されているものであり、差動増幅
回路Ａ１、Ａ２それぞれを含む２段のフィルタ回路Ｆ
１、Ｆ２で構成されている。このような差動フィルタ回
路の基本構成を用いて、例えば１次低域通過フィルタ回
路を実現するためには、上記差動増幅回路Ａ１、Ａ２に
代えて図６に示すような周知の対数変換回路を用いるこ
とが考えられる。
【０００３】図６の対数変換回路は「Mikio Koyama, "
A 2.5V Active Low-Pass Filter Using All-n-p-n Gilb
ert Cells With all-Vp-pLiner Input Range" ,IEEE J.
Solid-State Circuit, vol.28,No.12,pp1246-1253,Dec.
1993」に記載されており、この対数変換回路は、正及び
負の電圧入力端Ｖ＋、Ｖ−と正及び負の電流出力端Ｉ
＋、Ｉ−とを有する差動入力型電圧制御電流源回路Ｇ
と、所望の特性を得るための付加回路とから構成されて
いる。また、差動入力型電圧制御電流源回路Ｇは次のよ
うに構成されている。正の電圧入力端Ｖ＋にはｎｐｎト
ランジスタＱ11のベースが接続されている。このトラン
ジスタＱ11のコレクタと第１の基準電源Ｖ１との間には
電流源Ｉ11が接続されている。負の電圧入力端Ｖ−には
ｎｐｎトランジスタＱ12のベースが接続されている。こ
のトランジスタＱ12のコレクタと第１の基準電源Ｖ１と
の間には電流源Ｉ12が接続されている。上記トランジス
タＱ11とＱ12のエミッタ間には抵抗Ｒ11が接続され、コ
レクタ間には容量Ｃ11が接続されている。上記トランジ
スタＱ11のコレクタにはｎｐｎトランジスタＱ13のベー
スが接続されている。このトランジスタＱ13のコレクタ
は第１の基準電源Ｖ１に接続されている。上記トランジ
スタＱ12のコレクタにはｎｐｎトランジスタＱ14のベー
スが接続されている。このトランジスタＱ14のコレクタ
は第１の基準電源Ｖ１に接続されている。上記トランジ
スタＱ13、Ｑ14の各エミッタは、レベルシフト回路とし
て作用するダイオード接続されたｎｐｎトランジスタＱ
15、Ｑ16それぞれを介してｎｐｎトランジスタＱ17、Ｑ
18の各ベース及び電流源Ｉ13、Ｉ14の各一端に接続され
ている。上記両電流源Ｉ13、Ｉ14の他端は第２の基準電
源Ｖ２に接続されている。上記両トランジスタＱ17、Ｑ
18の各コレクタは上記トランジスタＱ11、Ｑ12の各エミ
ッタに接続されており、エミッタは共通に接続されてい
る。そして、トランジスタＱ17、Ｑ18の共通エミッタ
は、バイアス回路として作用する抵抗Ｒ12及びダイオー
ド接続されたｎｐｎトランジスタＱ19からなる回路を介
して第２の基準電源Ｖ２に接続されている。ｎｐｎトラ
ンジスタＱ20、Ｑ21の各ベースは上記トランジスタＱ1
8、Ｑ17の各ベースに接続されている。上記両トランジ
スタＱ20、Ｑ21のエミッタは共通に接続され、各コレク
タは負及び正の電流出力端Ｉ−、Ｉ＋にそれぞれ接続さ
れている。上記両トランジスタＱ20、Ｑ21の共通エミッ
タと第２の基準電源Ｖ２との間には電流源Ｉ15が接続さ
れている。
A 2.5V Active Low-Pass Filter Using All-n-p-n Gilb
ert Cells With all-Vp-pLiner Input Range" ,IEEE J.
Solid-State Circuit, vol.28,No.12,pp1246-1253,Dec.
1993」に記載されており、この対数変換回路は、正及び
負の電圧入力端Ｖ＋、Ｖ−と正及び負の電流出力端Ｉ
＋、Ｉ−とを有する差動入力型電圧制御電流源回路Ｇ
と、所望の特性を得るための付加回路とから構成されて
いる。また、差動入力型電圧制御電流源回路Ｇは次のよ
うに構成されている。正の電圧入力端Ｖ＋にはｎｐｎト
ランジスタＱ11のベースが接続されている。このトラン
ジスタＱ11のコレクタと第１の基準電源Ｖ１との間には
電流源Ｉ11が接続されている。負の電圧入力端Ｖ−には
ｎｐｎトランジスタＱ12のベースが接続されている。こ
のトランジスタＱ12のコレクタと第１の基準電源Ｖ１と
の間には電流源Ｉ12が接続されている。上記トランジス
タＱ11とＱ12のエミッタ間には抵抗Ｒ11が接続され、コ
レクタ間には容量Ｃ11が接続されている。上記トランジ
スタＱ11のコレクタにはｎｐｎトランジスタＱ13のベー
スが接続されている。このトランジスタＱ13のコレクタ
は第１の基準電源Ｖ１に接続されている。上記トランジ
スタＱ12のコレクタにはｎｐｎトランジスタＱ14のベー
スが接続されている。このトランジスタＱ14のコレクタ
は第１の基準電源Ｖ１に接続されている。上記トランジ
スタＱ13、Ｑ14の各エミッタは、レベルシフト回路とし
て作用するダイオード接続されたｎｐｎトランジスタＱ
15、Ｑ16それぞれを介してｎｐｎトランジスタＱ17、Ｑ
18の各ベース及び電流源Ｉ13、Ｉ14の各一端に接続され
ている。上記両電流源Ｉ13、Ｉ14の他端は第２の基準電
源Ｖ２に接続されている。上記両トランジスタＱ17、Ｑ
18の各コレクタは上記トランジスタＱ11、Ｑ12の各エミ
ッタに接続されており、エミッタは共通に接続されてい
る。そして、トランジスタＱ17、Ｑ18の共通エミッタ
は、バイアス回路として作用する抵抗Ｒ12及びダイオー
ド接続されたｎｐｎトランジスタＱ19からなる回路を介
して第２の基準電源Ｖ２に接続されている。ｎｐｎトラ
ンジスタＱ20、Ｑ21の各ベースは上記トランジスタＱ1
8、Ｑ17の各ベースに接続されている。上記両トランジ
スタＱ20、Ｑ21のエミッタは共通に接続され、各コレク
タは負及び正の電流出力端Ｉ−、Ｉ＋にそれぞれ接続さ
れている。上記両トランジスタＱ20、Ｑ21の共通エミッ
タと第２の基準電源Ｖ２との間には電流源Ｉ15が接続さ
れている。
【０００４】このような構成の差動入力型電圧制御電流
源回路Ｇを用いて対数変換を得るための付加回路とし
て、正及び負の電流出力端Ｉ＋、Ｉ−と第１の基準電源
Ｖ１との間に電流源Ｉ16、Ｉ17及び容量Ｃ12が接続され
ており、また、差動入力型電圧制御電流源回路Ｇの正の
電圧入力端Ｖ＋には入力信号ｖinが供給され、負の電流
出力端Ｉ−からの出力が負の電圧入力端Ｖ−に帰還され
ている。
源回路Ｇを用いて対数変換を得るための付加回路とし
て、正及び負の電流出力端Ｉ＋、Ｉ−と第１の基準電源
Ｖ１との間に電流源Ｉ16、Ｉ17及び容量Ｃ12が接続され
ており、また、差動入力型電圧制御電流源回路Ｇの正の
電圧入力端Ｖ＋には入力信号ｖinが供給され、負の電流
出力端Ｉ−からの出力が負の電圧入力端Ｖ−に帰還され
ている。
【０００５】図６に示すような構成の対数変換回路は、
低電圧動作が可能であり、直線性に優れている。そこ
で、図６の対数変換回路を構成する差動入力型電圧制御
電流源回路Ｇを使用して１次低域通過フィルタ回路を実
現することは容易に考えられる。図７は上記図６中の差
動入力型電圧制御電流源回路を２個使用して１次低域通
過フィルタ回路を構成した場合の回路図である。図中の
Ｇ１、Ｇ２は第１、第２の差動入力型電圧制御電流源回
路を示しており、それぞれｇｍＡの利得を有する。第１
の差動入力型電圧制御電流源回路Ｇ１の正及び負の電圧
入力端Ｖ＋、Ｖ−間には入力信号ｖinが供給される。ま
た第１の基準電源Ｖ１と負の電流出力端Ｉ−との間には
ｐｎｐトランジスタＱ31のコレクタ・エミッタ間が接続
されている。同様に第１の基準電源Ｖ１と正の電流出力
端Ｉ＋との間にはｐｎｐトランジスタＱ32のコレクタ・
エミッタ間が接続されている。また、正及び負の電流出
力端Ｉ＋、Ｉ−間には容量Ｃ21が接続されている。上記
負の電流出力端Ｉ−にはｎｐｎトランジスタＱ33のベー
スが接続されている。このトランジスタＱ33のコレクタ
は第１の基準電源Ｖ１に接続され、エミッタと第２の基
準電源Ｖ２との間には電流源Ｉ21が接続されている。同
様に、上記正の電流出力端Ｉ＋にはｎｐｎトランジスタ
Ｑ34のベースが接続され、このトランジスタＱ34のコレ
クタは第１の基準電源Ｖ１に接続され、エミッタと第２
の基準電源Ｖ２との間には電流源Ｉ22が接続されてい
る。上記トランジスタＱ33、Ｑ34の各エミッタには抵抗
Ｒ21、Ｒ２２の各一端が接続されている。上記両抵抗Ｒ
２１、Ｒ22の他端は共通に接続され、この共通接続点に
はｐｎｐトランジスタＱ35のベースが接続されている。
上記トランジスタＱ35のエミッタは第２の基準電源Ｖ２
に接続されている。また、エミッタが第１の基準電源Ｖ
１に接続され、ベース・コレクタが短絡されたｐｎｐト
ランジスタＱ36は、ベースが上記トランジスタＱ31、Ｑ
32のベースにそれぞれ接続されている。上記トランジス
タＱ36の共通ベース・コレクタと上記トランジスタＱ35
のエミッタとの間には、ダイオード接続されたｎｐｎト
ランジスタＱ37が接続されている。そして、第２の差動
入力型電圧制御電流源回路Ｇ２の正及び負の電圧入力端
Ｖ＋、Ｖ−間には上記トランジスタＱ34、Ｑ33のエミッ
タ相互間の信号が供給され、正及び負の電流出力端Ｉ
＋、Ｉ−は第１の差動入力型電圧制御電流源回路Ｇ１の
負及び正の電流出力端Ｉ−、Ｉ＋に接続されている。ま
た、フィルタ出力は上記トランジスタＱ34、Ｑ33のエミ
ッタ相互間から差動出力Ｆ−、Ｆ＋として取り出され
る。
低電圧動作が可能であり、直線性に優れている。そこ
で、図６の対数変換回路を構成する差動入力型電圧制御
電流源回路Ｇを使用して１次低域通過フィルタ回路を実
現することは容易に考えられる。図７は上記図６中の差
動入力型電圧制御電流源回路を２個使用して１次低域通
過フィルタ回路を構成した場合の回路図である。図中の
Ｇ１、Ｇ２は第１、第２の差動入力型電圧制御電流源回
路を示しており、それぞれｇｍＡの利得を有する。第１
の差動入力型電圧制御電流源回路Ｇ１の正及び負の電圧
入力端Ｖ＋、Ｖ−間には入力信号ｖinが供給される。ま
た第１の基準電源Ｖ１と負の電流出力端Ｉ−との間には
ｐｎｐトランジスタＱ31のコレクタ・エミッタ間が接続
されている。同様に第１の基準電源Ｖ１と正の電流出力
端Ｉ＋との間にはｐｎｐトランジスタＱ32のコレクタ・
エミッタ間が接続されている。また、正及び負の電流出
力端Ｉ＋、Ｉ−間には容量Ｃ21が接続されている。上記
負の電流出力端Ｉ−にはｎｐｎトランジスタＱ33のベー
スが接続されている。このトランジスタＱ33のコレクタ
は第１の基準電源Ｖ１に接続され、エミッタと第２の基
準電源Ｖ２との間には電流源Ｉ21が接続されている。同
様に、上記正の電流出力端Ｉ＋にはｎｐｎトランジスタ
Ｑ34のベースが接続され、このトランジスタＱ34のコレ
クタは第１の基準電源Ｖ１に接続され、エミッタと第２
の基準電源Ｖ２との間には電流源Ｉ22が接続されてい
る。上記トランジスタＱ33、Ｑ34の各エミッタには抵抗
Ｒ21、Ｒ２２の各一端が接続されている。上記両抵抗Ｒ
２１、Ｒ22の他端は共通に接続され、この共通接続点に
はｐｎｐトランジスタＱ35のベースが接続されている。
上記トランジスタＱ35のエミッタは第２の基準電源Ｖ２
に接続されている。また、エミッタが第１の基準電源Ｖ
１に接続され、ベース・コレクタが短絡されたｐｎｐト
ランジスタＱ36は、ベースが上記トランジスタＱ31、Ｑ
32のベースにそれぞれ接続されている。上記トランジス
タＱ36の共通ベース・コレクタと上記トランジスタＱ35
のエミッタとの間には、ダイオード接続されたｎｐｎト
ランジスタＱ37が接続されている。そして、第２の差動
入力型電圧制御電流源回路Ｇ２の正及び負の電圧入力端
Ｖ＋、Ｖ−間には上記トランジスタＱ34、Ｑ33のエミッ
タ相互間の信号が供給され、正及び負の電流出力端Ｉ
＋、Ｉ−は第１の差動入力型電圧制御電流源回路Ｇ１の
負及び正の電流出力端Ｉ−、Ｉ＋に接続されている。ま
た、フィルタ出力は上記トランジスタＱ34、Ｑ33のエミ
ッタ相互間から差動出力Ｆ−、Ｆ＋として取り出され
る。
【０００６】
【発明が解決しようとする課題】ここで、上記図７の１
次低域通過フィルタ回路において、通常は電源電圧とな
る基準電源Ｖ１の値が変動した場合を考えてみる。電圧
制御電流源回路Ｇ２の正の電圧入力端Ｖ＋におけるＤＣ
バイアスＶ+DC はＲ21、Ｒ22、トランジスタＱ31、Ｑ3
2、Ｑ35、Ｑ36、Ｑ37からなる同相帰還回路で決定さ
れ、基準電源Ｖ２の値を０（接地電圧）とすると、次式
で与えられる。
次低域通過フィルタ回路において、通常は電源電圧とな
る基準電源Ｖ１の値が変動した場合を考えてみる。電圧
制御電流源回路Ｇ２の正の電圧入力端Ｖ＋におけるＤＣ
バイアスＶ+DC はＲ21、Ｒ22、トランジスタＱ31、Ｑ3
2、Ｑ35、Ｑ36、Ｑ37からなる同相帰還回路で決定さ
れ、基準電源Ｖ２の値を０（接地電圧）とすると、次式
で与えられる。
【０００７】 Ｖ+DC ＝Ｖ１−ＶBEQ36 −ＶBEQ37 −ＶBEQ35 … １ ただし、ＶBEQ36 、ＶBEQ37 、ＶBEQ35 はそれぞれトラ
ンジスタＱ36、Ｑ37、Ｑ35の各ベース・エミッタ間電圧
である。いま、Ｖ１の電位が上昇したときを考えると、
Ｖ＋は図６中のトランジスタＱ11のベースに接続されて
いるので、このベース電位が上昇することになる。とこ
ろが、このトランジスタＱ11のコレクタ電位ＶCQ11を求
めると、次式のようになる。
ンジスタＱ36、Ｑ37、Ｑ35の各ベース・エミッタ間電圧
である。いま、Ｖ１の電位が上昇したときを考えると、
Ｖ＋は図６中のトランジスタＱ11のベースに接続されて
いるので、このベース電位が上昇することになる。とこ
ろが、このトランジスタＱ11のコレクタ電位ＶCQ11を求
めると、次式のようになる。
【０００８】 ＶCQ11＝ＶBEQ19 ＋ＶBEQ17 ＋ＶBEQ15 ＋ＶBEQ13 … ２ ただし、ＶBEQ19 、ＶBEQ17 、ＶBEQ15 、ＶBEQ13 はそ
れぞれトランジスタＱ19、Ｑ17、Ｑ15、Ｑ13の各ベース
・エミッタ間電圧である。ここでは、計算を簡単にする
ために、トランジスタＱ19が十分に動作できる程度に抵
抗Ｒ12の値が大きく設定されているとする。上記１、２
式より、トランジスタＱ11のベース電位は上昇するが、
コレクタ電位はＶ１に無関係で一定であるから、Ｖ１が
上昇していくと、そのうちトランジスタＱ11が飽和して
しまい、正常なフィルタ特性を示さなくなる。
れぞれトランジスタＱ19、Ｑ17、Ｑ15、Ｑ13の各ベース
・エミッタ間電圧である。ここでは、計算を簡単にする
ために、トランジスタＱ19が十分に動作できる程度に抵
抗Ｒ12の値が大きく設定されているとする。上記１、２
式より、トランジスタＱ11のベース電位は上昇するが、
コレクタ電位はＶ１に無関係で一定であるから、Ｖ１が
上昇していくと、そのうちトランジスタＱ11が飽和して
しまい、正常なフィルタ特性を示さなくなる。
【０００９】一方、Ｖ１の電位が低下したときを考える
と、トランジスタＱ11のベース電位が低下し、同時にエ
ミッタ電位も低下していく。ところが、トランジスタＱ
11のエミッタにコレクタが接続されているトランジスタ
Ｑ17のベース電位ＶBQ17は、上記と同様に考えると次式
で与えられる。
と、トランジスタＱ11のベース電位が低下し、同時にエ
ミッタ電位も低下していく。ところが、トランジスタＱ
11のエミッタにコレクタが接続されているトランジスタ
Ｑ17のベース電位ＶBQ17は、上記と同様に考えると次式
で与えられる。
【００１０】ＶBQ17＝ＶBEQ19 ＋ＶBEQ17 … ３ 上記１、３式より、Ｖ１が低下していくとトランジスタ
Ｑ17のコレクタ電位は低下するが、トランジスタＱ17の
ベース電位はＶ１には無関係なために、今度はトランジ
スタＱ17が飽和してしまい、やはり正常なフィルタ特性
を示さなくなる。すなわち、図７のフィルタ回路では、
電源電圧変動の影響が大きいという欠点がある。
Ｑ17のコレクタ電位は低下するが、トランジスタＱ17の
ベース電位はＶ１には無関係なために、今度はトランジ
スタＱ17が飽和してしまい、やはり正常なフィルタ特性
を示さなくなる。すなわち、図７のフィルタ回路では、
電源電圧変動の影響が大きいという欠点がある。
【００１１】一方、図７のフィルタ回路が動作するのに
必要な電源電圧Ｖ１の最小値Ｖ1MINは次式で与えられ
る。 Ｖ1MIN＝ＶBEQ21 ＋ＶCEQ17 ＋ＶBEQ11 ＋ＶBEQ36 ＋ＶBEQ37 ＋ＶBEQ35 … ４ ただし、ＶCEQ17 はトランジスタＱ17が正常動作可能な
コレクタ・エミッタ間電圧である。通常、トランジスタ
のＶBEは約 0.7Ｖであり、ＶCEは 0.3Ｖであるので、上
記４式においてそれぞれこの値を代入すると、次式が得
られる。
必要な電源電圧Ｖ１の最小値Ｖ1MINは次式で与えられ
る。 Ｖ1MIN＝ＶBEQ21 ＋ＶCEQ17 ＋ＶBEQ11 ＋ＶBEQ36 ＋ＶBEQ37 ＋ＶBEQ35 … ４ ただし、ＶCEQ17 はトランジスタＱ17が正常動作可能な
コレクタ・エミッタ間電圧である。通常、トランジスタ
のＶBEは約 0.7Ｖであり、ＶCEは 0.3Ｖであるので、上
記４式においてそれぞれこの値を代入すると、次式が得
られる。
【００１２】 Ｖ1MIN＝ 0.7Ｖ＋ 0.3Ｖ＋ 0.7Ｖ＋ 0.7Ｖ＋ 0.7Ｖ＋ 0.7Ｖ＝ 3.8Ｖ … ５ すなわち、図７のフィルタ回路の最小電源電圧は 3.8Ｖ
となり、これ以下の電圧では使用することができないと
いう欠点がある。
となり、これ以下の電圧では使用することができないと
いう欠点がある。
【００１３】この発明は上記のような事情を考慮してな
されたものであり、その目的は、電源電圧変動の影響を
受けず、低電圧でも動作する差動入力型電圧制御電流源
回路及び差動フィルタ回路を提供することである。
されたものであり、その目的は、電源電圧変動の影響を
受けず、低電圧でも動作する差動入力型電圧制御電流源
回路及び差動フィルタ回路を提供することである。
【００１４】
【課題を解決するための手段】この発明の差動入力型電
圧制御電流源回路は、ベースが正の電圧入力端に接続さ
れた第１極性の第１のトランジスタと、上記第１のトラ
ンジスタのコレクタと第１の基準電源との間に接続され
た第１の電流源と、ベースが負の電圧入力端に接続され
た第１極性の第２のトランジスタと、上記第２のトラン
ジスタのコレクタと上記第１の基準電源との間に接続さ
れた第２の電流源と、上記第１のトランジスタのエミッ
タと帰還出力端との間に接続された第１の抵抗と、上記
第２のトランジスタのエミッタと上記帰還出力端との間
に接続された第２の抵抗と、ベースが上記第１のトラン
ジスタのコレクタに接続されコレクタが上記第１の基準
電源に接続された第１極性の第３のトランジスタと、一
端が上記第３のトランジスタのエミッタに接続された第
１のレベルシフト回路と、上記第１のレベルシフト回路
の他端と第２の基準電源との間に接続された第３の電流
源と、コレクタが上記第１のトランジスタのエミッタに
接続されベースが上記第１のレベルシフト回路の他端に
接続された第１極性の第４のトランジスタと、ベースが
上記第２のトランジスタのコレクタに接続されコレクタ
が上記第１の基準電源に接続された第１極性の第５のト
ランジスタと、一端が上記第５のトランジスタのエミッ
タに接続された第２のレベルシフト回路と、上記第２の
レベルシフト回路の他端と上記第２の基準電源との間に
接続された第４の電流源と、コレクタが上記第２のトラ
ンジスタのエミッタに接続されベースが上記第２のレベ
ルシフト回路の他端に接続されエミッタが上記第４のト
ランジスタのエミッタと接続された第１極性の第６のト
ランジスタと、上記第４及び第６のトランジスタの共通
エミッタと上記第２の基準電源との間に接続されたバイ
アス回路と、ベースが上記第４のトランジスタのベース
に接続されコレクタが正の電流出力端に接続されエミッ
タがバイアス電流入力端に接続された第１極性の第７の
トランジスタと、ベースが上記第６のトランジスタのベ
ースに接続されコレクタが負の電流出力端に接続されエ
ミッタが上記バイアス電流入力端に接続された第１極性
の第８のトランジスタとから構成されている。
圧制御電流源回路は、ベースが正の電圧入力端に接続さ
れた第１極性の第１のトランジスタと、上記第１のトラ
ンジスタのコレクタと第１の基準電源との間に接続され
た第１の電流源と、ベースが負の電圧入力端に接続され
た第１極性の第２のトランジスタと、上記第２のトラン
ジスタのコレクタと上記第１の基準電源との間に接続さ
れた第２の電流源と、上記第１のトランジスタのエミッ
タと帰還出力端との間に接続された第１の抵抗と、上記
第２のトランジスタのエミッタと上記帰還出力端との間
に接続された第２の抵抗と、ベースが上記第１のトラン
ジスタのコレクタに接続されコレクタが上記第１の基準
電源に接続された第１極性の第３のトランジスタと、一
端が上記第３のトランジスタのエミッタに接続された第
１のレベルシフト回路と、上記第１のレベルシフト回路
の他端と第２の基準電源との間に接続された第３の電流
源と、コレクタが上記第１のトランジスタのエミッタに
接続されベースが上記第１のレベルシフト回路の他端に
接続された第１極性の第４のトランジスタと、ベースが
上記第２のトランジスタのコレクタに接続されコレクタ
が上記第１の基準電源に接続された第１極性の第５のト
ランジスタと、一端が上記第５のトランジスタのエミッ
タに接続された第２のレベルシフト回路と、上記第２の
レベルシフト回路の他端と上記第２の基準電源との間に
接続された第４の電流源と、コレクタが上記第２のトラ
ンジスタのエミッタに接続されベースが上記第２のレベ
ルシフト回路の他端に接続されエミッタが上記第４のト
ランジスタのエミッタと接続された第１極性の第６のト
ランジスタと、上記第４及び第６のトランジスタの共通
エミッタと上記第２の基準電源との間に接続されたバイ
アス回路と、ベースが上記第４のトランジスタのベース
に接続されコレクタが正の電流出力端に接続されエミッ
タがバイアス電流入力端に接続された第１極性の第７の
トランジスタと、ベースが上記第６のトランジスタのベ
ースに接続されコレクタが負の電流出力端に接続されエ
ミッタが上記バイアス電流入力端に接続された第１極性
の第８のトランジスタとから構成されている。
【００１５】また、この発明の差動フィルタ回路は、ベ
ースが正の電圧入力端に接続された第１極性の第１のト
ランジスタと、上記第１のトランジスタのコレクタと第
１の基準電源との間に接続された第１の電流源と、ベー
スが負の電圧入力端に接続された第１極性の第２のトラ
ンジスタと、上記第２のトランジスタのコレクタと上記
第１の基準電源との間に接続された第２の電流源と、上
記第１のトランジスタのエミッタと帰還出力端との間に
接続された第１の抵抗と、上記第２のトランジスタのエ
ミッタと上記帰還出力端との間に接続された第２の抵抗
と、ベースが上記第１のトランジスタのコレクタに接続
されコレクタが上記第１の基準電源に接続された第１極
性の第３のトランジスタと、一端が上記第３のトランジ
スタのエミッタに接続された第１のレベルシフト回路
と、上記第１のレベルシフト回路の他端と第２の基準電
源との間に接続された第３の電流源と、コレクタが上記
第１のトランジスタのエミッタに接続されベースが上記
第１のレベルシフト回路の他端に接続された第１極性の
第４のトランジスタと、ベースが上記第２のトランジス
タのコレクタに接続されコレクタが上記第１の基準電源
に接続された第１極性の第５のトランジスタと、一端が
上記第５のトランジスタのエミッタに接続された第２の
レベルシフト回路と、上記第２のレベルシフト回路の他
端と上記第２の基準電源との間に接続された第４の電流
源と、コレクタが上記第２のトランジスタのエミッタに
接続されベースが上記第２のレベルシフト回路の他端に
接続されエミッタが上記第４のトランジスタのエミッタ
と接続された第１極性の第６のトランジスタと、上記第
４及び第６のトランジスタの共通エミッタと上記第２の
基準電源との間に接続されたバイアス回路と、ベースが
上記第４のトランジスタのベースに接続されコレクタが
正の電流出力端に接続されエミッタがバイアス電流入力
端に接続された第１極性の第７のトランジスタと、ベー
スが上記第６のトランジスタのベースに接続されコレク
タが負の電流出力端に接続されエミッタが上記バイアス
電流入力端に接続された第１極性の第８のトランジスタ
とを有する第１及び第２の差動入力型電圧制御電流源回
路と、上記第１の差動入力型電圧制御電流源回路の正及
び負の電圧入力端間に差動信号を供給する入力手段と、
エミッタが上記第１の基準電源に接続されコレクタが上
記第１の差動入力型電圧制御電流源回路の負の電流出力
端に接続された第２極性の第９のトランジスタと、エミ
ッタが上記第１の基準電源に接続されコレクタが上記第
１の差動入力型電圧制御電流源回路の正の電流出力端に
接続された第２極性の第１０のトランジスタと、上記第
１の差動入力型電圧制御電流源回路の負及び正の電流出
力端間に等価的に接続された第１の容量と、上記第１の
差動入力型電圧制御電流源回路のバイアス電流入力端と
上記第２の基準電源との間に接続された第５の電流源
と、上記第２の差動入力型電圧制御電流源回路の正の電
圧入力端及び負の電流出力端を上記第１の差動入力型電
圧制御電流源回路の正の電流出力端に接続する第１の接
続手段と、上記第２の差動入力型電圧制御電流源回路の
負の電圧入力端及び正の電流出力端を上記第１の差動入
力型電圧制御電流源回路の負の電流出力端に接続する第
２の接続手段と、上記第２の差動入力型電圧制御電流源
回路のバイアス電流入力端と上記第２の基準電源との間
に接続された第６の電流源と、ベースが上記第２の差動
入力型電圧制御電流源回路の帰還出力端に接続されコレ
クタが上記第１の基準電源に接続された第１極性の第１
１のトランジスタと、ベースが第３の基準電源に接続さ
れエミッタが上記第１１のトランジスタのエミッタと共
通に接続された第１極性の第１２のトランジスタと、上
記第１１及び第１２のトランジスタの共通エミッタと上
記第２の基準電源との間に接続された第７の電流源と、
エミッタが上記第１の基準電源に接続されベース及びコ
レクタが上記第９及び第１０のトランジスタのベース及
び上記第１２のトランジスタのコレクタに接続された第
２極性の第１３のトランジスタとから構成されている。
ースが正の電圧入力端に接続された第１極性の第１のト
ランジスタと、上記第１のトランジスタのコレクタと第
１の基準電源との間に接続された第１の電流源と、ベー
スが負の電圧入力端に接続された第１極性の第２のトラ
ンジスタと、上記第２のトランジスタのコレクタと上記
第１の基準電源との間に接続された第２の電流源と、上
記第１のトランジスタのエミッタと帰還出力端との間に
接続された第１の抵抗と、上記第２のトランジスタのエ
ミッタと上記帰還出力端との間に接続された第２の抵抗
と、ベースが上記第１のトランジスタのコレクタに接続
されコレクタが上記第１の基準電源に接続された第１極
性の第３のトランジスタと、一端が上記第３のトランジ
スタのエミッタに接続された第１のレベルシフト回路
と、上記第１のレベルシフト回路の他端と第２の基準電
源との間に接続された第３の電流源と、コレクタが上記
第１のトランジスタのエミッタに接続されベースが上記
第１のレベルシフト回路の他端に接続された第１極性の
第４のトランジスタと、ベースが上記第２のトランジス
タのコレクタに接続されコレクタが上記第１の基準電源
に接続された第１極性の第５のトランジスタと、一端が
上記第５のトランジスタのエミッタに接続された第２の
レベルシフト回路と、上記第２のレベルシフト回路の他
端と上記第２の基準電源との間に接続された第４の電流
源と、コレクタが上記第２のトランジスタのエミッタに
接続されベースが上記第２のレベルシフト回路の他端に
接続されエミッタが上記第４のトランジスタのエミッタ
と接続された第１極性の第６のトランジスタと、上記第
４及び第６のトランジスタの共通エミッタと上記第２の
基準電源との間に接続されたバイアス回路と、ベースが
上記第４のトランジスタのベースに接続されコレクタが
正の電流出力端に接続されエミッタがバイアス電流入力
端に接続された第１極性の第７のトランジスタと、ベー
スが上記第６のトランジスタのベースに接続されコレク
タが負の電流出力端に接続されエミッタが上記バイアス
電流入力端に接続された第１極性の第８のトランジスタ
とを有する第１及び第２の差動入力型電圧制御電流源回
路と、上記第１の差動入力型電圧制御電流源回路の正及
び負の電圧入力端間に差動信号を供給する入力手段と、
エミッタが上記第１の基準電源に接続されコレクタが上
記第１の差動入力型電圧制御電流源回路の負の電流出力
端に接続された第２極性の第９のトランジスタと、エミ
ッタが上記第１の基準電源に接続されコレクタが上記第
１の差動入力型電圧制御電流源回路の正の電流出力端に
接続された第２極性の第１０のトランジスタと、上記第
１の差動入力型電圧制御電流源回路の負及び正の電流出
力端間に等価的に接続された第１の容量と、上記第１の
差動入力型電圧制御電流源回路のバイアス電流入力端と
上記第２の基準電源との間に接続された第５の電流源
と、上記第２の差動入力型電圧制御電流源回路の正の電
圧入力端及び負の電流出力端を上記第１の差動入力型電
圧制御電流源回路の正の電流出力端に接続する第１の接
続手段と、上記第２の差動入力型電圧制御電流源回路の
負の電圧入力端及び正の電流出力端を上記第１の差動入
力型電圧制御電流源回路の負の電流出力端に接続する第
２の接続手段と、上記第２の差動入力型電圧制御電流源
回路のバイアス電流入力端と上記第２の基準電源との間
に接続された第６の電流源と、ベースが上記第２の差動
入力型電圧制御電流源回路の帰還出力端に接続されコレ
クタが上記第１の基準電源に接続された第１極性の第１
１のトランジスタと、ベースが第３の基準電源に接続さ
れエミッタが上記第１１のトランジスタのエミッタと共
通に接続された第１極性の第１２のトランジスタと、上
記第１１及び第１２のトランジスタの共通エミッタと上
記第２の基準電源との間に接続された第７の電流源と、
エミッタが上記第１の基準電源に接続されベース及びコ
レクタが上記第９及び第１０のトランジスタのベース及
び上記第１２のトランジスタのコレクタに接続された第
２極性の第１３のトランジスタとから構成されている。
【００１６】さらにこの発明の差動フィルタ回路は、ベ
ースが正の電圧入力端に接続された第１極性の第１のト
ランジスタと、上記第１のトランジスタのコレクタと第
１の基準電源との間に接続された第１の電流源と、ベー
スが負の電圧入力端に接続された第１極性の第２のトラ
ンジスタと、上記第２のトランジスタのコレクタと上記
第１の基準電源との間に接続された第２の電流源と、上
記第１のトランジスタのエミッタと帰還出力端との間に
接続された第１の抵抗と、上記第２のトランジスタのエ
ミッタと上記帰還出力端との間に接続された第２の抵抗
と、ベースが上記第１のトランジスタのコレクタに接続
されコレクタが上記第１の基準電源に接続された第１極
性の第３のトランジスタと、一端が上記第３のトランジ
スタのエミッタに接続された第１のレベルシフト回路
と、上記第１のレベルシフト回路の他端と第２の基準電
源との間に接続された第３の電流源と、コレクタが上記
第１のトランジスタのエミッタに接続されベースが上記
第１のレベルシフト回路の他端に接続された第１極性の
第４のトランジスタと、ベースが上記第２のトランジス
タのコレクタに接続されコレクタが上記第１の基準電源
に接続された第１極性の第５のトランジスタと、一端が
上記第５のトランジスタのエミッタに接続された第２の
レベルシフト回路と、上記第２のレベルシフト回路の他
端と上記第２の基準電源との間に接続された第４の電流
源と、コレクタが上記第２のトランジスタのエミッタに
接続されベースが上記第２のレベルシフト回路の他端に
接続されエミッタが上記第４のトランジスタのエミッタ
と接続された第１極性の第６のトランジスタと、上記第
４及び第６のトランジスタの共通エミッタと上記第２の
基準電源との間に接続されたバイアス回路と、ベースが
上記第４のトランジスタのベースに接続されコレクタが
正の電流出力端に接続されエミッタがバイアス電流入力
端に接続された第１極性の第７のトランジスタと、ベー
スが上記第６のトランジスタのベースに接続されコレク
タが負の電流出力端に接続されエミッタが上記バイアス
電流入力端に接続された第１極性の第８のトランジスタ
とを有する第１及び第２の差動入力型電圧制御電流源回
路と、上記第１の差動入力型電圧制御電流源回路の正及
び負の電圧入力端間に差動信号を供給する入力手段と、
上記第１の基準電源と上記第１の差動入力型電圧制御電
流源回路の負の電流出力端との間に接続された第５の電
流源と、上記第１の基準電源と上記第１の差動入力型電
圧制御電流源回路の正の電流出力端との間に接続された
第６の電流源と、上記第１の差動入力型電圧制御電流源
回路の負及び正の電流出力端間に等価的に接続された第
１の容量と、コレクタが上記第１の差動入力型電圧制御
電流源回路のバイアス電流入力端に接続されエミッタが
上記第２の基準電源に接続された第１極性の第９のトラ
ンジスタと、コレクタが上記第１の基準電源に接続され
ベースが上記第２の差動入力型電圧制御電流源回路の帰
還出力端に接続された第１極性の第１１のトランジスタ
と、コレクタ及びベースが上記第９のトランジスタのベ
ース及び上記第１１のトランジスタのエミッタに接続さ
れエミッタが上記第２の基準電源に接続された第１極性
の第１１のトランジスタと、上記第２の差動入力型電圧
制御電流源回路の正の電圧入力端及び負の電流出力端を
上記第１の差動入力型電圧制御電流源回路の正の電流出
力端に接続する第１の接続手段と、上記第２の差動入力
型電圧制御電流源回路の負の電圧入力端及び正の電流出
力端を上記第１の差動入力型電圧制御電流源回路の負の
電流出力端に接続する第２の接続手段と、コレクタが上
記第２の差動入力型電圧制御電流源回路のバイアス電流
入力端に接続されベースが上記第９及び第１１のトラン
ジスタの共通ベースと接続されエミッタが上記第２の基
準電源に接続された第１極性の第１２のトランジスタと
から構成されている。
ースが正の電圧入力端に接続された第１極性の第１のト
ランジスタと、上記第１のトランジスタのコレクタと第
１の基準電源との間に接続された第１の電流源と、ベー
スが負の電圧入力端に接続された第１極性の第２のトラ
ンジスタと、上記第２のトランジスタのコレクタと上記
第１の基準電源との間に接続された第２の電流源と、上
記第１のトランジスタのエミッタと帰還出力端との間に
接続された第１の抵抗と、上記第２のトランジスタのエ
ミッタと上記帰還出力端との間に接続された第２の抵抗
と、ベースが上記第１のトランジスタのコレクタに接続
されコレクタが上記第１の基準電源に接続された第１極
性の第３のトランジスタと、一端が上記第３のトランジ
スタのエミッタに接続された第１のレベルシフト回路
と、上記第１のレベルシフト回路の他端と第２の基準電
源との間に接続された第３の電流源と、コレクタが上記
第１のトランジスタのエミッタに接続されベースが上記
第１のレベルシフト回路の他端に接続された第１極性の
第４のトランジスタと、ベースが上記第２のトランジス
タのコレクタに接続されコレクタが上記第１の基準電源
に接続された第１極性の第５のトランジスタと、一端が
上記第５のトランジスタのエミッタに接続された第２の
レベルシフト回路と、上記第２のレベルシフト回路の他
端と上記第２の基準電源との間に接続された第４の電流
源と、コレクタが上記第２のトランジスタのエミッタに
接続されベースが上記第２のレベルシフト回路の他端に
接続されエミッタが上記第４のトランジスタのエミッタ
と接続された第１極性の第６のトランジスタと、上記第
４及び第６のトランジスタの共通エミッタと上記第２の
基準電源との間に接続されたバイアス回路と、ベースが
上記第４のトランジスタのベースに接続されコレクタが
正の電流出力端に接続されエミッタがバイアス電流入力
端に接続された第１極性の第７のトランジスタと、ベー
スが上記第６のトランジスタのベースに接続されコレク
タが負の電流出力端に接続されエミッタが上記バイアス
電流入力端に接続された第１極性の第８のトランジスタ
とを有する第１及び第２の差動入力型電圧制御電流源回
路と、上記第１の差動入力型電圧制御電流源回路の正及
び負の電圧入力端間に差動信号を供給する入力手段と、
上記第１の基準電源と上記第１の差動入力型電圧制御電
流源回路の負の電流出力端との間に接続された第５の電
流源と、上記第１の基準電源と上記第１の差動入力型電
圧制御電流源回路の正の電流出力端との間に接続された
第６の電流源と、上記第１の差動入力型電圧制御電流源
回路の負及び正の電流出力端間に等価的に接続された第
１の容量と、コレクタが上記第１の差動入力型電圧制御
電流源回路のバイアス電流入力端に接続されエミッタが
上記第２の基準電源に接続された第１極性の第９のトラ
ンジスタと、コレクタが上記第１の基準電源に接続され
ベースが上記第２の差動入力型電圧制御電流源回路の帰
還出力端に接続された第１極性の第１１のトランジスタ
と、コレクタ及びベースが上記第９のトランジスタのベ
ース及び上記第１１のトランジスタのエミッタに接続さ
れエミッタが上記第２の基準電源に接続された第１極性
の第１１のトランジスタと、上記第２の差動入力型電圧
制御電流源回路の正の電圧入力端及び負の電流出力端を
上記第１の差動入力型電圧制御電流源回路の正の電流出
力端に接続する第１の接続手段と、上記第２の差動入力
型電圧制御電流源回路の負の電圧入力端及び正の電流出
力端を上記第１の差動入力型電圧制御電流源回路の負の
電流出力端に接続する第２の接続手段と、コレクタが上
記第２の差動入力型電圧制御電流源回路のバイアス電流
入力端に接続されベースが上記第９及び第１１のトラン
ジスタの共通ベースと接続されエミッタが上記第２の基
準電源に接続された第１極性の第１２のトランジスタと
から構成されている。
【００１７】
【作用】差動入力信号が供給される第１、第２のトラン
ジスタのエミッタ間の抵抗として第１、第２の抵抗に分
割し、第１、第２の抵抗の接続点から帰還出力端を取り
出し、この帰還出力端を利用して同相帰還をかけること
ができる。
ジスタのエミッタ間の抵抗として第１、第２の抵抗に分
割し、第１、第２の抵抗の接続点から帰還出力端を取り
出し、この帰還出力端を利用して同相帰還をかけること
ができる。
【００１８】
【実施例】以下、図面を参照して本発明を実施例により
説明する。図１はこの発明を１次低域通過フィルタ回路
に実施した場合の第１の実施例回路の構成を示してい
る。このフィルタ回路には、それぞれ正及び負の電圧入
力端Ｖ＋、Ｖ−、正及び負の電流出力端Ｉ＋、Ｉ−、帰
還出力端ＰＲ及びバイアス電流入力端ＩＥを有する第
１、第２の差動入力型電圧制御電流源回路Ｇ11、Ｇ12が
設けられている。なお、上記両差動入力型電圧制御電流
源回路Ｇ11、Ｇ12の詳細な構成については後述する。
説明する。図１はこの発明を１次低域通過フィルタ回路
に実施した場合の第１の実施例回路の構成を示してい
る。このフィルタ回路には、それぞれ正及び負の電圧入
力端Ｖ＋、Ｖ−、正及び負の電流出力端Ｉ＋、Ｉ−、帰
還出力端ＰＲ及びバイアス電流入力端ＩＥを有する第
１、第２の差動入力型電圧制御電流源回路Ｇ11、Ｇ12が
設けられている。なお、上記両差動入力型電圧制御電流
源回路Ｇ11、Ｇ12の詳細な構成については後述する。
【００１９】上記第１の差動入力型電圧制御電流源回路
Ｇ11の正及び負の電圧入力端Ｖ＋、Ｖ−間には入力信号
ｖinが供給される。第１の基準電源Ｖ１と負の電流出力
端Ｉ−との間にはｐｎｐトランジスタＱ31のコレクタ・
エミッタ間が接続されている。同様に第１の基準電源Ｖ
１と正の電流出力端Ｉ＋との間にはｐｎｐトランジスタ
Ｑ32のコレクタ・エミッタ間が接続されている。また、
正及び負の電流出力端Ｉ＋、Ｉ−間には容量Ｃ21が接続
されている。バイアス電流入力端ＩＥと第２の基準電源
Ｖ２との間には電流源Ｉ31が接続されている。この第１
の差動入力型電圧制御電流源回路Ｇ11の帰還出力端ＰＲ
はどこにも接続されず、開放状態にされている。
Ｇ11の正及び負の電圧入力端Ｖ＋、Ｖ−間には入力信号
ｖinが供給される。第１の基準電源Ｖ１と負の電流出力
端Ｉ−との間にはｐｎｐトランジスタＱ31のコレクタ・
エミッタ間が接続されている。同様に第１の基準電源Ｖ
１と正の電流出力端Ｉ＋との間にはｐｎｐトランジスタ
Ｑ32のコレクタ・エミッタ間が接続されている。また、
正及び負の電流出力端Ｉ＋、Ｉ−間には容量Ｃ21が接続
されている。バイアス電流入力端ＩＥと第２の基準電源
Ｖ２との間には電流源Ｉ31が接続されている。この第１
の差動入力型電圧制御電流源回路Ｇ11の帰還出力端ＰＲ
はどこにも接続されず、開放状態にされている。
【００２０】上記第２の差動入力型電圧制御電流源回路
Ｇ12の正及び負の電圧入力端Ｖ＋、Ｖ−間には上記トラ
ンジスタＱ32、Ｑ31のエミッタ間の電位差が差動入力信
号として供給される。そして、負の電流出力端Ｉ−は第
１の差動入力型電圧制御電流源回路Ｇ11の正の電流出力
端Ｉ＋に、正の電流出力端Ｉ＋は第１の差動入力型電圧
制御電流源回路Ｇ11の負の電流出力端Ｉ−にそれぞれ接
続されている。また、バイアス電流入力端ＩＥと第２の
基準電源Ｖ２との間には電流源Ｉ32が接続されている。
この第２の差動入力型電圧制御電流源回路Ｇ12の帰還出
力端ＰＲはｎｐｎトランジスタＱ38のベースに接続され
ている。このトランジスタＱ38のコレクタは第１の基準
電源Ｖ１に接続されている。上記トランジスタＱ38のエ
ミッタにはｎｐｎトランジスタＱ39のエミッタが接続さ
れている。このトランジスタＱ39のベースには第３の基
準電源Ｖ３が接続されており、上記両トランジスタＱ3
8、Ｑ39の共通エミッタと第２の基準電源Ｖ２との間に
は電流源Ｉ33が接続されている。上記トランジスタＱ39
のコレクタにはｐｎｐトランジスタＱ40のコレクタ及び
ベースが接続されている。このトランジスタＱ40のコレ
クタ・ベース共通接続点はさらに上記トランジスタＱ3
1、32Ｑの各ベースに接続され、エミッタは第１の基準
電源Ｖ１に接続されている。そして、フィルタ出力は上
記トランジスタＱ31、Ｑ32のコレクタ相互間から差動出
力Ｆ−、Ｆ＋として取り出される。
Ｇ12の正及び負の電圧入力端Ｖ＋、Ｖ−間には上記トラ
ンジスタＱ32、Ｑ31のエミッタ間の電位差が差動入力信
号として供給される。そして、負の電流出力端Ｉ−は第
１の差動入力型電圧制御電流源回路Ｇ11の正の電流出力
端Ｉ＋に、正の電流出力端Ｉ＋は第１の差動入力型電圧
制御電流源回路Ｇ11の負の電流出力端Ｉ−にそれぞれ接
続されている。また、バイアス電流入力端ＩＥと第２の
基準電源Ｖ２との間には電流源Ｉ32が接続されている。
この第２の差動入力型電圧制御電流源回路Ｇ12の帰還出
力端ＰＲはｎｐｎトランジスタＱ38のベースに接続され
ている。このトランジスタＱ38のコレクタは第１の基準
電源Ｖ１に接続されている。上記トランジスタＱ38のエ
ミッタにはｎｐｎトランジスタＱ39のエミッタが接続さ
れている。このトランジスタＱ39のベースには第３の基
準電源Ｖ３が接続されており、上記両トランジスタＱ3
8、Ｑ39の共通エミッタと第２の基準電源Ｖ２との間に
は電流源Ｉ33が接続されている。上記トランジスタＱ39
のコレクタにはｐｎｐトランジスタＱ40のコレクタ及び
ベースが接続されている。このトランジスタＱ40のコレ
クタ・ベース共通接続点はさらに上記トランジスタＱ3
1、32Ｑの各ベースに接続され、エミッタは第１の基準
電源Ｖ１に接続されている。そして、フィルタ出力は上
記トランジスタＱ31、Ｑ32のコレクタ相互間から差動出
力Ｆ−、Ｆ＋として取り出される。
【００２１】図２の（ａ）は上記第１、第２の差動入力
型電圧制御電流源回路Ｇ11、Ｇ12の詳細な回路構成を示
している。この回路Ｇ11、Ｇ12は基本的には前記図６中
のものとほぼ同様に構成されているので、図６と対応す
る箇所には同じ符号を付して説明を行う。正の電圧入力
端Ｖ＋にはｎｐｎトランジスタＱ11のベースが接続され
ている。このトランジスタＱ11のコレクタと第１の基準
電源Ｖ１との間には電流源Ｉ11が接続されている。負の
電圧入力端Ｖ−にはｎｐｎトランジスタＱ12のベースが
接続されている。このトランジスタＱ12のコレクタと第
１の基準電源Ｖ１との間には電流源Ｉ12が接続されてい
る。上記トランジスタＱ11とＱ12のエミッタ間には抵抗
Ｒ15とＲ16とが直列接続され、その直列接続点は帰還出
力端ＰＲに接続されている。上記トランジスタＱ11とＱ
12のコレクタ間には容量Ｃ11が接続されている。上記ト
ランジスタＱ11のコレクタにはｎｐｎトランジスタＱ13
のベースが接続されている。このトランジスタＱ13のコ
レクタは第１の基準電源Ｖ１に接続されている。上記ト
ランジスタＱ12のコレクタにはｎｐｎトランジスタＱ14
のベースが接続されている。このトランジスタＱ14のコ
レクタは第１の基準電源Ｖ１に接続されている。上記ト
ランジスタＱ13、Ｑ14の各エミッタは、それぞれレベル
シフト回路として作用し、図２（ｂ）に示すようにダイ
オード接続されたｎｐｎトランジスタＱ15、Ｑ16それぞ
れを介してｎｐｎトランジスタＱ17、Ｑ18の各ベース及
び電流源Ｉ13、Ｉ14の各一端に接続されている。上記両
電流源Ｉ13、Ｉ14の他端は第２の基準電源Ｖ２に接続さ
れている。上記両トランジスタＱ17、Ｑ18の各コレクタ
は上記トランジスタＱ11、Ｑ12の各エミッタに接続され
ており、エミッタは共通に接続されている。そして、ト
ランジスタＱ17、Ｑ18の共通エミッタは、バイアス回路
として作用する抵抗Ｒ12及び図２（ｂ）に示すようにダ
イオード接続されたｎｐｎトランジスタＱ19とからなる
回路を介して第２の基準電源Ｖ２に接続されている。ｎ
ｐｎトランジスタＱ20、Ｑ21の各ベースは上記トランジ
スタＱ18、Ｑ17の各ベースに接続されている。上記両ト
ランジスタＱ20、Ｑ21のエミッタはバイアス電流入力端
ＩＥに接続され、各コレクタは負及び正の電流出力端Ｉ
−、Ｉ＋にそれぞれ接続されている。なお、図示のよう
に上記２個のトランジスタＱ20、Ｑ21の組み合せは、必
要に応じて増加することができる。また、上記抵抗Ｒ1
5、Ｒ16の値は前記図６中の抵抗Ｒ11の１／２にそれぞ
れ設定されている。
型電圧制御電流源回路Ｇ11、Ｇ12の詳細な回路構成を示
している。この回路Ｇ11、Ｇ12は基本的には前記図６中
のものとほぼ同様に構成されているので、図６と対応す
る箇所には同じ符号を付して説明を行う。正の電圧入力
端Ｖ＋にはｎｐｎトランジスタＱ11のベースが接続され
ている。このトランジスタＱ11のコレクタと第１の基準
電源Ｖ１との間には電流源Ｉ11が接続されている。負の
電圧入力端Ｖ−にはｎｐｎトランジスタＱ12のベースが
接続されている。このトランジスタＱ12のコレクタと第
１の基準電源Ｖ１との間には電流源Ｉ12が接続されてい
る。上記トランジスタＱ11とＱ12のエミッタ間には抵抗
Ｒ15とＲ16とが直列接続され、その直列接続点は帰還出
力端ＰＲに接続されている。上記トランジスタＱ11とＱ
12のコレクタ間には容量Ｃ11が接続されている。上記ト
ランジスタＱ11のコレクタにはｎｐｎトランジスタＱ13
のベースが接続されている。このトランジスタＱ13のコ
レクタは第１の基準電源Ｖ１に接続されている。上記ト
ランジスタＱ12のコレクタにはｎｐｎトランジスタＱ14
のベースが接続されている。このトランジスタＱ14のコ
レクタは第１の基準電源Ｖ１に接続されている。上記ト
ランジスタＱ13、Ｑ14の各エミッタは、それぞれレベル
シフト回路として作用し、図２（ｂ）に示すようにダイ
オード接続されたｎｐｎトランジスタＱ15、Ｑ16それぞ
れを介してｎｐｎトランジスタＱ17、Ｑ18の各ベース及
び電流源Ｉ13、Ｉ14の各一端に接続されている。上記両
電流源Ｉ13、Ｉ14の他端は第２の基準電源Ｖ２に接続さ
れている。上記両トランジスタＱ17、Ｑ18の各コレクタ
は上記トランジスタＱ11、Ｑ12の各エミッタに接続され
ており、エミッタは共通に接続されている。そして、ト
ランジスタＱ17、Ｑ18の共通エミッタは、バイアス回路
として作用する抵抗Ｒ12及び図２（ｂ）に示すようにダ
イオード接続されたｎｐｎトランジスタＱ19とからなる
回路を介して第２の基準電源Ｖ２に接続されている。ｎ
ｐｎトランジスタＱ20、Ｑ21の各ベースは上記トランジ
スタＱ18、Ｑ17の各ベースに接続されている。上記両ト
ランジスタＱ20、Ｑ21のエミッタはバイアス電流入力端
ＩＥに接続され、各コレクタは負及び正の電流出力端Ｉ
−、Ｉ＋にそれぞれ接続されている。なお、図示のよう
に上記２個のトランジスタＱ20、Ｑ21の組み合せは、必
要に応じて増加することができる。また、上記抵抗Ｒ1
5、Ｒ16の値は前記図６中の抵抗Ｒ11の１／２にそれぞ
れ設定されている。
【００２２】図２の（ａ）に示すように構成された第
１、第２の差動入力型電圧制御電流源回路Ｇ11、Ｇ12
は、差動入力信号に応じて電流を差動形式で出力する。
ここで、図１のフィルタ回路の出力Ｆ−、Ｆ＋における
ＤＣバイアスについて考えてみる。いま、上記出力Ｆ
−、Ｆ＋のＤＣバイアス電位が何等かの理由で同時にΔ
Ｖ上昇したとすると、その電位上昇分は第２の差動入力
型電圧制御電流源回路Ｇ12内のトランジスタＱ11、Ｑ12
のベースから抵抗Ｒ15、Ｒ16及び帰還出力端ＰＲを介し
てトランジスタＱ38のベースに伝えられる。トランジス
タＱ38はトランジスタＱ39と共に差動増幅対を構成して
いるので、トランジスタＱ38のベース電位が上昇するこ
とによってトランジスタＱ39のコレクタ電流は減少す
る。また、トランジスタＱ40とＱ31及びＱ32はカレント
ミラー回路を構成しているので、結局、トランジスタＱ
31、Ｑ32のコレクタ電流が減少し、出力Ｆ−、Ｆ＋のＤ
Ｃバイアス電位が下がるように帰還がかかることにな
る。そして、最終的には出力Ｆ−、Ｆ＋のＤＣバイアス
電位ＶFDC は次式の値で安定する。
１、第２の差動入力型電圧制御電流源回路Ｇ11、Ｇ12
は、差動入力信号に応じて電流を差動形式で出力する。
ここで、図１のフィルタ回路の出力Ｆ−、Ｆ＋における
ＤＣバイアスについて考えてみる。いま、上記出力Ｆ
−、Ｆ＋のＤＣバイアス電位が何等かの理由で同時にΔ
Ｖ上昇したとすると、その電位上昇分は第２の差動入力
型電圧制御電流源回路Ｇ12内のトランジスタＱ11、Ｑ12
のベースから抵抗Ｒ15、Ｒ16及び帰還出力端ＰＲを介し
てトランジスタＱ38のベースに伝えられる。トランジス
タＱ38はトランジスタＱ39と共に差動増幅対を構成して
いるので、トランジスタＱ38のベース電位が上昇するこ
とによってトランジスタＱ39のコレクタ電流は減少す
る。また、トランジスタＱ40とＱ31及びＱ32はカレント
ミラー回路を構成しているので、結局、トランジスタＱ
31、Ｑ32のコレクタ電流が減少し、出力Ｆ−、Ｆ＋のＤ
Ｃバイアス電位が下がるように帰還がかかることにな
る。そして、最終的には出力Ｆ−、Ｆ＋のＤＣバイアス
電位ＶFDC は次式の値で安定する。
【００２３】ＶFDC ＝Ｖ３＋ＶBEQ11 … ６ ただし、ＶBEQ11 はトランジスタＱ11のベース・エミッ
タ間電圧である。この６式より、ＤＣバイアス電位ＶFD
C は電源電圧である基準電源Ｖ１とは無関係になり、電
源電圧の変動の影響を受けなくなることがわかる。ま
た、基準電源Ｖ３の値は他の基準電源とは独立している
ので、ＤＣバイアス電位ＶFDC が任意に設定できること
になる。また、動作に必要な基準電源Ｖ１の最小値Ｖ1M
INは、トランジスタＱ11、Ｑ12のベース電位がＶ３で任
意に設定できることから、図２（ａ）の差動入力型電圧
制御電流源回路で決定され、次式で与えられる。
タ間電圧である。この６式より、ＤＣバイアス電位ＶFD
C は電源電圧である基準電源Ｖ１とは無関係になり、電
源電圧の変動の影響を受けなくなることがわかる。ま
た、基準電源Ｖ３の値は他の基準電源とは独立している
ので、ＤＣバイアス電位ＶFDC が任意に設定できること
になる。また、動作に必要な基準電源Ｖ１の最小値Ｖ1M
INは、トランジスタＱ11、Ｑ12のベース電位がＶ３で任
意に設定できることから、図２（ａ）の差動入力型電圧
制御電流源回路で決定され、次式で与えられる。
【００２４】 Ｖ1MIN＝ＶBEQ19 ＋ＶCEQ17 ＋ＶBEQ11 ＋ＶCEQ32 … ７ 前記と同様にＶBEの値を 0.7Ｖ、ＶCEの値を 0.3Ｖと
し、この値を上記７式に代入すると、上記Ｖ1MINの値は
次のようになる。
し、この値を上記７式に代入すると、上記Ｖ1MINの値は
次のようになる。
【００２５】 Ｖ1MIN＝ 0.7Ｖ＋ 0.3Ｖ＋ 0.7Ｖ＋ 0.3Ｖ＝２Ｖ … ８ この値は従来の 3.8Ｖと比較すると 1.8Ｖほど改善され
ている。図３はこの発明を１次低域通過フィルタ回路に
実施した場合の第２の実施例回路の構成を示している。
このフィルタ回路の場合にも、それぞれ図２に示すよう
な構成の第１、第２の差動入力型電圧制御電流源回路Ｇ
11、Ｇ12が設けられている。第１の差動入力型電圧制御
電流源回路Ｇ11の正及び負の電圧入力端Ｖ＋、Ｖ−間に
は入力信号ｖinが供給される。第１の基準電源Ｖ１と負
の電流出力端Ｉ−との間には電流源Ｉ41が接続されてい
る。同様に第１の基準電源Ｖ１と正の電流出力端Ｉ＋と
の間には電流源Ｉ42が接続されている。また、正及び負
の電流出力端Ｉ＋、Ｉ−間には容量Ｃ21が接続されてい
る。さらに、バイアス電流入力端ＩＥと第２の基準電源
Ｖ２との間にはｎｐｎトランジスタＱ41のコレクタ・エ
ミッタ間が接続されている。この第１の差動入力型電圧
制御電流源回路Ｇ11の帰還出力端ＰＲはどこにも接続さ
れず、開放状態にされている。
ている。図３はこの発明を１次低域通過フィルタ回路に
実施した場合の第２の実施例回路の構成を示している。
このフィルタ回路の場合にも、それぞれ図２に示すよう
な構成の第１、第２の差動入力型電圧制御電流源回路Ｇ
11、Ｇ12が設けられている。第１の差動入力型電圧制御
電流源回路Ｇ11の正及び負の電圧入力端Ｖ＋、Ｖ−間に
は入力信号ｖinが供給される。第１の基準電源Ｖ１と負
の電流出力端Ｉ−との間には電流源Ｉ41が接続されてい
る。同様に第１の基準電源Ｖ１と正の電流出力端Ｉ＋と
の間には電流源Ｉ42が接続されている。また、正及び負
の電流出力端Ｉ＋、Ｉ−間には容量Ｃ21が接続されてい
る。さらに、バイアス電流入力端ＩＥと第２の基準電源
Ｖ２との間にはｎｐｎトランジスタＱ41のコレクタ・エ
ミッタ間が接続されている。この第１の差動入力型電圧
制御電流源回路Ｇ11の帰還出力端ＰＲはどこにも接続さ
れず、開放状態にされている。
【００２６】上記第２の差動入力型電圧制御電流源回路
Ｇ12の正及び負の電圧入力端Ｖ＋、Ｖ−間には上記電流
源Ｉ41、Ｉ42の電流出力端側の電位差が差動入力信号と
して供給される。そして、負の電流出力端Ｉ−は第１の
差動入力型電圧制御電流源回路Ｇ11の正の電流出力端Ｉ
＋に、正の電流出力端Ｉ＋は第１の差動入力型電圧制御
電流源回路Ｇ11の負の電流出力端Ｉ−にそれぞれ接続さ
れている。また、バイアス電流入力端ＩＥと第２の基準
電源Ｖ２との間にはｎｐｎトランジスタＱ42のコレクタ
・エミッタ間が接続されている。この第２の差動入力型
電圧制御電流源回路Ｇ12の帰還出力端ＰＲはｎｐｎトラ
ンジスタＱ43のベースに接続されている。このトランジ
スタＱ43のコレクタは第１の基準電源Ｖ１に接続され、
エミッタにはｎｐｎトランジスタＱ44のコレクタ及びベ
ースが接続されている。また、このトランジスタＱ44の
ベースには上記トランジスタＱ41、Ｑ42のベースが接続
されている。また、トランジスタＱ44のエミッタは基準
電源Ｖ２に接続されている。そして、フィルタ出力は上
記電流源Ｉ41、Ｉ42の電流出力端側から差動出力Ｆ−、
Ｆ＋として取り出される。
Ｇ12の正及び負の電圧入力端Ｖ＋、Ｖ−間には上記電流
源Ｉ41、Ｉ42の電流出力端側の電位差が差動入力信号と
して供給される。そして、負の電流出力端Ｉ−は第１の
差動入力型電圧制御電流源回路Ｇ11の正の電流出力端Ｉ
＋に、正の電流出力端Ｉ＋は第１の差動入力型電圧制御
電流源回路Ｇ11の負の電流出力端Ｉ−にそれぞれ接続さ
れている。また、バイアス電流入力端ＩＥと第２の基準
電源Ｖ２との間にはｎｐｎトランジスタＱ42のコレクタ
・エミッタ間が接続されている。この第２の差動入力型
電圧制御電流源回路Ｇ12の帰還出力端ＰＲはｎｐｎトラ
ンジスタＱ43のベースに接続されている。このトランジ
スタＱ43のコレクタは第１の基準電源Ｖ１に接続され、
エミッタにはｎｐｎトランジスタＱ44のコレクタ及びベ
ースが接続されている。また、このトランジスタＱ44の
ベースには上記トランジスタＱ41、Ｑ42のベースが接続
されている。また、トランジスタＱ44のエミッタは基準
電源Ｖ２に接続されている。そして、フィルタ出力は上
記電流源Ｉ41、Ｉ42の電流出力端側から差動出力Ｆ−、
Ｆ＋として取り出される。
【００２７】上記図３の実施例において、出力Ｆ−、Ｆ
＋のＤＣバイアス電位が何等かの理由で同時にΔＶ上昇
したとすると、トランジスタＱ43のベース電位が上昇
し、エミッタ電位も上昇して、トランジスタＱ44のコレ
クタ電流が増加する。ここで、トランジスタＱ44とＱ41
及びＱ42はカレントミラー回路を構成しているので、ト
ランジスタＱ41、Ｑ42のコレクタ電流も増加する。この
コレクタ電流はトランジスタＱ20、Ｑ21のコレクタ電流
を増加させるので、出力Ｆ−、Ｆ＋のＤＣバイアス電位
が下がるように帰還がかかることになる。そして、最終
的には出力Ｆ−、Ｆ＋のＤＣバイアス電位ＶFDC は次式
の値で安定する。
＋のＤＣバイアス電位が何等かの理由で同時にΔＶ上昇
したとすると、トランジスタＱ43のベース電位が上昇
し、エミッタ電位も上昇して、トランジスタＱ44のコレ
クタ電流が増加する。ここで、トランジスタＱ44とＱ41
及びＱ42はカレントミラー回路を構成しているので、ト
ランジスタＱ41、Ｑ42のコレクタ電流も増加する。この
コレクタ電流はトランジスタＱ20、Ｑ21のコレクタ電流
を増加させるので、出力Ｆ−、Ｆ＋のＤＣバイアス電位
が下がるように帰還がかかることになる。そして、最終
的には出力Ｆ−、Ｆ＋のＤＣバイアス電位ＶFDC は次式
の値で安定する。
【００２８】 ＶFDC ＝ＶBEQ44 ＋ＶBEQ43 ＋ＶBEQ11 … ９ ただし、ＶBEQ44 、ＶBEQ43 、ＶBEQ11 はトランジスタ
Ｑ44、Ｑ43、Ｑ11のベース・エミッタ間電圧である。こ
の９式においても、ＤＣバイアス電位ＶFDC は電源電圧
である基準電源Ｖ１とは無関係になり、やはり電源電圧
の変動の影響を受けない。また、動作に必要な基準電源
Ｖ１の最小値Ｖ1MINは、同相帰還手段であるトランジス
タＱ44、Ｑ43、Ｑ11で決定され、次式で与えられる。
Ｑ44、Ｑ43、Ｑ11のベース・エミッタ間電圧である。こ
の９式においても、ＤＣバイアス電位ＶFDC は電源電圧
である基準電源Ｖ１とは無関係になり、やはり電源電圧
の変動の影響を受けない。また、動作に必要な基準電源
Ｖ１の最小値Ｖ1MINは、同相帰還手段であるトランジス
タＱ44、Ｑ43、Ｑ11で決定され、次式で与えられる。
【００２９】 Ｖ1MIN＝ＶBEQ44 ＋ＶBEQ43 ＋ＶBEQ11 ＋ＶCEI42 … １０ ただし、ＶBEはトランジスタの各ベース・エミッタ間電
圧であり、ＶCEI42 は電流源Ｉ42をトランジスタを用い
たカレントミラー回路で構成した場合にトランジスタが
正常に動作するのに必要なコレクタ・エミッタ間電圧で
ある。そして、前記と同様にＶBE＝ 0.7Ｖ、ＶCE＝ 0.3
Ｖを代入すると、Ｖ1MINの値は次のようになる。
圧であり、ＶCEI42 は電流源Ｉ42をトランジスタを用い
たカレントミラー回路で構成した場合にトランジスタが
正常に動作するのに必要なコレクタ・エミッタ間電圧で
ある。そして、前記と同様にＶBE＝ 0.7Ｖ、ＶCE＝ 0.3
Ｖを代入すると、Ｖ1MINの値は次のようになる。
【００３０】 Ｖ1MIN＝ 0.7Ｖ＋ 0.7Ｖ＋ 0.7Ｖ＋ 0.3Ｖ＝ 2.4Ｖ … １１ この値は従来の 3.8Ｖと比較すると 1.4Ｖほど改善され
ている。すなわち、この実施例によれば、電源電圧変動
の影響を受けず、低電圧でも動作するという効果を得る
ことができる他に以下のような効果も得ることができ
る。第１に、電流源Ｉ41、Ｉ42はＩ11、Ｉ12と同様に、
電源から供給する形式のものであるので、実際の回路を
考えた場合に同一のカレントミラー回路で組むことがで
き、プロセスの影響による各電流源のばらつきを最小限
に押さえることができる。第２に、図１中のトランジス
タＱ38、Ｑ39からなる差動増幅対を組む必要がなく、か
つ、基準電源Ｖ３を必要としないため、この差動増幅対
及び基準電源Ｖ３を構成するための回路部品を削減する
ことができ、素子数の削減を図ることができる。
ている。すなわち、この実施例によれば、電源電圧変動
の影響を受けず、低電圧でも動作するという効果を得る
ことができる他に以下のような効果も得ることができ
る。第１に、電流源Ｉ41、Ｉ42はＩ11、Ｉ12と同様に、
電源から供給する形式のものであるので、実際の回路を
考えた場合に同一のカレントミラー回路で組むことがで
き、プロセスの影響による各電流源のばらつきを最小限
に押さえることができる。第２に、図１中のトランジス
タＱ38、Ｑ39からなる差動増幅対を組む必要がなく、か
つ、基準電源Ｖ３を必要としないため、この差動増幅対
及び基準電源Ｖ３を構成するための回路部品を削減する
ことができ、素子数の削減を図ることができる。
【００３１】上記両実施例において、差動入力型電圧制
御電流源回路内のトランジスタＱ15、Ｑ16は電圧のレベ
ルシフトを行うために設けられており、これはレベルシ
フトができる回路や素子ならば他のものでもよく、ま
た、レベルシフトが不要な場合にはこれを省略すること
もできる。さらに、抵抗Ｒ12とトランジスタＱ19とは、
トランジスタＱ17、Ｑ18のエミッタ電位を決定するため
のものであり、所望するエミッタバイアス電位が得られ
るものであるならば他のインピーダンス素子や回路を使
用することができる。
御電流源回路内のトランジスタＱ15、Ｑ16は電圧のレベ
ルシフトを行うために設けられており、これはレベルシ
フトができる回路や素子ならば他のものでもよく、ま
た、レベルシフトが不要な場合にはこれを省略すること
もできる。さらに、抵抗Ｒ12とトランジスタＱ19とは、
トランジスタＱ17、Ｑ18のエミッタ電位を決定するため
のものであり、所望するエミッタバイアス電位が得られ
るものであるならば他のインピーダンス素子や回路を使
用することができる。
【００３２】図４は、図１もしくは図３の実施例で使用
可能な差動入力型電圧制御電流源回路の他の回路構成を
示している。正及び負の電圧入力端Ｖ＋、Ｖ−にはｎｐ
ｎトランジスタＱ51、Ｑ52の各ベースが接続されてい
る。上記トランジスタＱ51、Ｑ52のエミッタ相互間には
２個の抵抗Ｒ31、Ｒ32が直列接続されている。また、上
記両抵抗Ｒ31、Ｒ32の直列接続点は帰還出力端ＰＲに接
続されている。上記トランジスタＱ51、Ｑ52の各エミッ
タと接地電圧との間には電流源Ｉ51、Ｉ52が接続されて
いる。基準電源Ｖ１には、ダイオード接続されたｎｐｎ
トランジスタＱ53のアノードが接続されている。このト
ランジスタＱ53のカソードには、それぞれダイオード接
続された２個のｎｐｎトランジスタＱ54、Ｑ55のアノー
ドが接続され、両トランジスタＱ54、Ｑ55の各カソード
は上記トランジスタＱ51、Ｑ52の各コレクタに接続され
ている。また、上記トランジスタＱ55、Ｑ54の各カソー
ドにはｎｐｎトランジスタＱ56、Ｑ57の各ベースが接続
されている。上記両トランジスタＱ56、Ｑ57は各エミッ
タがバイアス電流入力端ＩＥに共通に接続され、各コレ
クタは負及び正の電流出力端Ｉ−、Ｉ＋にそれぞれ接続
されている。
可能な差動入力型電圧制御電流源回路の他の回路構成を
示している。正及び負の電圧入力端Ｖ＋、Ｖ−にはｎｐ
ｎトランジスタＱ51、Ｑ52の各ベースが接続されてい
る。上記トランジスタＱ51、Ｑ52のエミッタ相互間には
２個の抵抗Ｒ31、Ｒ32が直列接続されている。また、上
記両抵抗Ｒ31、Ｒ32の直列接続点は帰還出力端ＰＲに接
続されている。上記トランジスタＱ51、Ｑ52の各エミッ
タと接地電圧との間には電流源Ｉ51、Ｉ52が接続されて
いる。基準電源Ｖ１には、ダイオード接続されたｎｐｎ
トランジスタＱ53のアノードが接続されている。このト
ランジスタＱ53のカソードには、それぞれダイオード接
続された２個のｎｐｎトランジスタＱ54、Ｑ55のアノー
ドが接続され、両トランジスタＱ54、Ｑ55の各カソード
は上記トランジスタＱ51、Ｑ52の各コレクタに接続され
ている。また、上記トランジスタＱ55、Ｑ54の各カソー
ドにはｎｐｎトランジスタＱ56、Ｑ57の各ベースが接続
されている。上記両トランジスタＱ56、Ｑ57は各エミッ
タがバイアス電流入力端ＩＥに共通に接続され、各コレ
クタは負及び正の電流出力端Ｉ−、Ｉ＋にそれぞれ接続
されている。
【００３３】なお、この発明は上記実施例に限定される
ものではなく、種々の変形が可能であることはいうまで
もない。例えば図１及び図３に示した第１、第２の実施
例ではこの発明を１次低域通過フィルタ回路に実施した
場合を説明したが、これを多段にカスケード接続して高
次の低域通過フィルタ回路を構成することもできる。す
なわち、後段の差動入力型電圧制御電流源回路の帰還出
力端の出力を用いて前段の差動入力型電圧制御電流源回
路に同相帰還をかけることによって高次低域通過フィル
タ回路を構成することができる。また、差動入力型電圧
制御電流源回路が多段にカスケード接続し、各段の差動
入力型電圧制御電流源回路の正及び負の電流出力端間に
等価的に所望する特性に対応した容量を接続し、任意段
の差動入力型電圧制御電流源回路の正及び負の電流出力
端を所望する特性に対応して任意の前段の差動入力型電
圧制御電流源回路に帰還し、特定段の差動入力型電圧制
御電流源回路の帰還出力端と特定の基準電源とを比較し
て得られる誤差出力を当該出力の属する差動入力型電圧
制御電流源回路の正もしくは負の電圧入力端に同相帰還
することによって多次差動フィルタ回路を構成すること
ができる。
ものではなく、種々の変形が可能であることはいうまで
もない。例えば図１及び図３に示した第１、第２の実施
例ではこの発明を１次低域通過フィルタ回路に実施した
場合を説明したが、これを多段にカスケード接続して高
次の低域通過フィルタ回路を構成することもできる。す
なわち、後段の差動入力型電圧制御電流源回路の帰還出
力端の出力を用いて前段の差動入力型電圧制御電流源回
路に同相帰還をかけることによって高次低域通過フィル
タ回路を構成することができる。また、差動入力型電圧
制御電流源回路が多段にカスケード接続し、各段の差動
入力型電圧制御電流源回路の正及び負の電流出力端間に
等価的に所望する特性に対応した容量を接続し、任意段
の差動入力型電圧制御電流源回路の正及び負の電流出力
端を所望する特性に対応して任意の前段の差動入力型電
圧制御電流源回路に帰還し、特定段の差動入力型電圧制
御電流源回路の帰還出力端と特定の基準電源とを比較し
て得られる誤差出力を当該出力の属する差動入力型電圧
制御電流源回路の正もしくは負の電圧入力端に同相帰還
することによって多次差動フィルタ回路を構成すること
ができる。
【００３４】
【発明の効果】以上説明したようにこの発明によれば、
電源電圧変動の影響を受けず、低電圧でも動作させるこ
とができる。
電源電圧変動の影響を受けず、低電圧でも動作させるこ
とができる。
【図１】この発明の第１の実施例による１次低域通過フ
ィルタ回路の回路図。
ィルタ回路の回路図。
【図２】図１のフィルタ回路で使用される差動入力型電
圧制御電流源回路の回路図及びダイオード接続されたト
ランジスタの回路図。
圧制御電流源回路の回路図及びダイオード接続されたト
ランジスタの回路図。
【図３】この発明の第２の実施例による１次低域通過フ
ィルタ回路の回路図。
ィルタ回路の回路図。
【図４】図１もしくは図３のフィルタ回路で使用される
差動入力型電圧制御電流源回路の他の例を示す回路図。
差動入力型電圧制御電流源回路の他の例を示す回路図。
【図５】従来の差動フィルタ回路の回路図。
【図６】周知の対数変換回路の回路図。
【図７】図６の差動入力型電圧制御電流源回路を使用し
て構成される１次低域通過フィルタ回路の回路図。
て構成される１次低域通過フィルタ回路の回路図。
Ｇ11…第１の差動入力型電圧制御電流源回路、Ｇ12…第
２の差動入力型電圧制御電流源回路、Ｑ11〜Ｑ21，Ｑ3
1，Ｑ32，Ｑ38〜Ｑ44，Ｑ51〜Ｑ57…ｎｐｎトランジス
タ、Ｉ11〜Ｉ14，Ｉ31，Ｉ32，Ｉ41，Ｉ42…電流源、Ｒ
15，Ｒ16，Ｒ31，Ｒ32…抵抗、Ｃ21…容量、Ｖ１…第１
の基準電源、Ｖ２…第２の基準電源、Ｖ３…第３の基準
電源。
２の差動入力型電圧制御電流源回路、Ｑ11〜Ｑ21，Ｑ3
1，Ｑ32，Ｑ38〜Ｑ44，Ｑ51〜Ｑ57…ｎｐｎトランジス
タ、Ｉ11〜Ｉ14，Ｉ31，Ｉ32，Ｉ41，Ｉ42…電流源、Ｒ
15，Ｒ16，Ｒ31，Ｒ32…抵抗、Ｃ21…容量、Ｖ１…第１
の基準電源、Ｖ２…第２の基準電源、Ｖ３…第３の基準
電源。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03H 11/04 H03F 3/34 H03H 11/12
Claims (5)
- 【請求項１】 ベースが正の電圧入力端に接続された第
１極性の第１のトランジスタと、 上記第１のトランジスタのコレクタと第１の基準電源と
の間に接続された第１の電流源と、 ベースが負の電圧入力端に接続された第１極性の第２の
トランジスタと、 上記第２のトランジスタのコレクタと上記第１の基準電
源との間に接続された第２の電流源と、 上記第１のトランジスタのエミッタと帰還出力端との間
に接続された第１の抵抗と、 上記第２のトランジスタのエミッタと上記帰還出力端と
の間に接続された第２の抵抗と、 ベースが上記第１のトランジスタのコレクタに接続され
コレクタが上記第１の基準電源に接続された第１極性の
第３のトランジスタと、 一端が上記第３のトランジスタのエミッタに接続された
第１のレベルシフト回路と、 上記第１のレベルシフト回路の他端と第２の基準電源と
の間に接続された第３の電流源と、 コレクタが上記第１のトランジスタのエミッタに接続さ
れベースが上記第１のレベルシフト回路の他端に接続さ
れた第１極性の第４のトランジスタと、 ベースが上記第２のトランジスタのコレクタに接続され
コレクタが上記第１の基準電源に接続された第１極性の
第５のトランジスタと、 一端が上記第５のトランジスタのエミッタに接続された
第２のレベルシフト回路と、 上記第２のレベルシフト回路の他端と上記第２の基準電
源との間に接続された第４の電流源と、 コレクタが上記第２のトランジスタのエミッタに接続さ
れベースが上記第２のレベルシフト回路の他端に接続さ
れエミッタが上記第４のトランジスタのエミッタと接続
された第１極性の第６のトランジスタと、 上記第４及び第６のトランジスタの共通エミッタと上記
第２の基準電源との間に接続されたバイアス回路と、 ベースが上記第４のトランジスタのベースに接続されコ
レクタが正の電流出力端に接続されエミッタがバイアス
電流入力端に接続された第１極性の第７のトランジスタ
と、 ベースが上記第６のトランジスタのベースに接続されコ
レクタが負の電流出力端に接続されエミッタが上記バイ
アス電流入力端に接続された第１極性の第８のトランジ
スタとを具備したことを特徴とする差動入力型電圧制御
電流源回路。 - 【請求項２】 ベースが正の電圧入力端に接続された第
１極性の第１のトランジスタと、上記第１のトランジス
タのコレクタと第１の基準電源との間に接続された第１
の電流源と、ベースが負の電圧入力端に接続された第１
極性の第２のトランジスタと、上記第２のトランジスタ
のコレクタと上記第１の基準電源との間に接続された第
２の電流源と、上記第１のトランジスタのエミッタと帰
還出力端との間に接続された第１の抵抗と、上記第２の
トランジスタのエミッタと上記帰還出力端との間に接続
された第２の抵抗と、ベースが上記第１のトランジスタ
のコレクタに接続されコレクタが上記第１の基準電源に
接続された第１極性の第３のトランジスタと、一端が上
記第３のトランジスタのエミッタに接続された第１のレ
ベルシフト回路と、上記第１のレベルシフト回路の他端
と第２の基準電源との間に接続された第３の電流源と、
コレクタが上記第１のトランジスタのエミッタに接続さ
れベースが上記第１のレベルシフト回路の他端に接続さ
れた第１極性の第４のトランジスタと、ベースが上記第
２のトランジスタのコレクタに接続されコレクタが上記
第１の基準電源に接続された第１極性の第５のトランジ
スタと、一端が上記第５のトランジスタのエミッタに接
続された第２のレベルシフト回路と、上記第２のレベル
シフト回路の他端と上記第２の基準電源との間に接続さ
れた第４の電流源と、コレクタが上記第２のトランジス
タのエミッタに接続されベースが上記第２のレベルシフ
ト回路の他端に接続されエミッタが上記第４のトランジ
スタのエミッタと接続された第１極性の第６のトランジ
スタと、上記第４及び第６のトランジスタの共通エミッ
タと上記第２の基準電源との間に接続されたバイアス回
路と、ベースが上記第４のトランジスタのベースに接続
されコレクタが正の電流出力端に接続されエミッタがバ
イアス電流入力端に接続された第１極性の第７のトラン
ジスタと、ベースが上記第６のトランジスタのベースに
接続されコレクタが負の電流出力端に接続されエミッタ
が上記バイアス電流入力端に接続された第１極性の第８
のトランジスタとを有する第１及び第２の差動入力型電
圧制御電流源回路と、 上記第１の差動入力型電圧制御電流源回路の正及び負の
電圧入力端間に差動信号を供給する入力手段と、 エミッタが上記第１の基準電源に接続されコレクタが上
記第１の差動入力型電圧制御電流源回路の負の電流出力
端に接続された第２極性の第９のトランジスタと、 エミッタが上記第１の基準電源に接続されコレクタが上
記第１の差動入力型電圧制御電流源回路の正の電流出力
端に接続された第２極性の第１０のトランジスタと、 上記第１の差動入力型電圧制御電流源回路の負及び正の
電流出力端間に等価的に接続された第１の容量と、 上記第１の差動入力型電圧制御電流源回路のバイアス電
流入力端と上記第２の基準電源との間に接続された第５
の電流源と、 上記第２の差動入力型電圧制御電流源回路の正の電圧入
力端及び負の電流出力端を上記第１の差動入力型電圧制
御電流源回路の正の電流出力端に接続する第１の接続手
段と、 上記第２の差動入力型電圧制御電流源回路の負の電圧入
力端及び正の電流出力端を上記第１の差動入力型電圧制
御電流源回路の負の電流出力端に接続する第２の接続手
段と、 上記第２の差動入力型電圧制御電流源回路のバイアス電
流入力端と上記第２の基準電源との間に接続された第６
の電流源と、 ベースが上記第２の差動入力型電圧制御電流源回路の帰
還出力端に接続されコレクタが上記第１の基準電源に接
続された第１極性の第１１のトランジスタと、 ベースが第３の基準電源に接続されエミッタが上記第１
１のトランジスタのエミッタと共通に接続された第１極
性の第１２のトランジスタと、 上記第１１及び第１２のトランジスタの共通エミッタと
上記第２の基準電源との間に接続された第７の電流源
と、 エミッタが上記第１の基準電源に接続されベース及びコ
レクタが上記第９及び第１０のトランジスタのベース及
び上記第１２のトランジスタのコレクタに接続された第
２極性の第１３のトランジスタとを具備したことを特徴
とする差動フィルタ回路。 - 【請求項３】 ベースが正の電圧入力端に接続された第
１極性の第１のトランジスタと、上記第１のトランジス
タのコレクタと第１の基準電源との間に接続された第１
の電流源と、ベースが負の電圧入力端に接続された第１
極性の第２のトランジスタと、上記第２のトランジスタ
のコレクタと上記第１の基準電源との間に接続された第
２の電流源と、上記第１のトランジスタのエミッタと帰
還出力端との間に接続された第１の抵抗と、上記第２の
トランジスタのエミッタと上記帰還出力端との間に接続
された第２の抵抗と、ベースが上記第１のトランジスタ
のコレクタに接続されコレクタが上記第１の基準電源に
接続された第１極性の第３のトランジスタと、一端が上
記第３のトランジスタのエミッタに接続された第１のレ
ベルシフト回路と、上記第１のレベルシフト回路の他端
と第２の基準電源との間に接続された第３の電流源と、
コレクタが上記第１のトランジスタのエミッタに接続さ
れベースが上記第１のレベルシフト回路の他端に接続さ
れた第１極性の第４のトランジスタと、ベースが上記第
２のトランジスタのコレクタに接続されコレクタが上記
第１の基準電源に接続された第１極性の第５のトランジ
スタと、一端が上記第５のトランジスタのエミッタに接
続された第２のレベルシフト回路と、上記第２のレベル
シフト回路の他端と上記第２の基準電源との間に接続さ
れた第４の電流源と、コレクタが上記第２のトランジス
タのエミッタに接続されベースが上記第２のレベルシフ
ト回路の他端に接続されエミッタが上記第４のトランジ
スタのエミッタと接続された第１極性の第６のトランジ
スタと、上記第４及び第６のトランジスタの共通エミッ
タと上記第２の基準電源との間に接続されたバイアス回
路と、ベースが上記第４のトランジスタのベースに接続
されコレクタが正の電流出力端に接続されエミッタがバ
イアス電流入力端に接続された第１極性の第７のトラン
ジスタと、ベースが上記第６のトランジスタのベースに
接続されコレクタが負の電流出力端に接続されエミッタ
が上記バイアス電流入力端に接続された第１極性の第８
のトランジスタとを有する第１及び第２の差動入力型電
圧制御電流源回路と、 上記第１の差動入力型電圧制御電流源回路の正及び負の
電圧入力端間に差動信号を供給する入力手段と、 上記第１の基準電源と上記第１の差動入力型電圧制御電
流源回路の負の電流出力端との間に接続された第５の電
流源と、 上記第１の基準電源と上記第１の差動入力型電圧制御電
流源回路の正の電流出力端との間に接続された第６の電
流源と、 上記第１の差動入力型電圧制御電流源回路の負及び正の
電流出力端間に等価的に接続された第１の容量と、 コレクタが上記第１の差動入力型電圧制御電流源回路の
バイアス電流入力端に接続されエミッタが上記第２の基
準電源に接続された第１極性の第９のトランジスタと、 コレクタが上記第１の基準電源に接続されベースが上記
第２の差動入力型電圧制御電流源回路の帰還出力端に接
続された第１極性の第１１のトランジスタと、 コレクタ及びベースが上記第９のトランジスタのベース
及び上記第１１のトランジスタのエミッタに接続されエ
ミッタが上記第２の基準電源に接続された第１極性の第
１１のトランジスタと、 上記第２の差動入力型電圧制御電流源回路の正の電圧入
力端及び負の電流出力端を上記第１の差動入力型電圧制
御電流源回路の正の電流出力端に接続する第１の接続手
段と、 上記第２の差動入力型電圧制御電流源回路の負の電圧入
力端及び正の電流出力端を上記第１の差動入力型電圧制
御電流源回路の負の電流出力端に接続する第２の接続手
段と、 コレクタが上記第２の差動入力型電圧制御電流源回路の
バイアス電流入力端に接続されベースが上記第９及び第
１１のトランジスタの共通ベースと接続されエミッタが
上記第２の基準電源に接続された第１極性の第１２のト
ランジスタとを具備したことを特徴とする差動フィルタ
回路。 - 【請求項４】 請求項２又は３に記載の差動フィルタ回
路が多段にカスケード接続され、後段の差動入力型電圧
制御電流源回路の帰還出力端の出力を用いて前段の差動
入力型電圧制御電流源回路に同相帰還をかけたことを特
徴とする差動フィルタ回路。 - 【請求項５】 請求項１に記載の差動入力型電圧制御電
流源回路が多段にカスケード接続され、各段の差動入力
型電圧制御電流源回路の正及び負の電流出力端間に等価
的に所望する特性に対応した容量を接続し、任意段の差
動入力型電圧制御電流源回路の正及び負の電流出力端を
所望する特性に対応して任意の前段の差動入力型電圧制
御電流源回路に帰還し、特定段の差動入力型電圧制御電
流源回路の帰還出力端と特定の基準電源とを比較して得
られる誤差出力を当該出力の属する差動入力型電圧制御
電流源回路の正もしくは負の電圧入力端に同相帰還する
ことを特徴とする多次差動フィルタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08315494A JP3210524B2 (ja) | 1994-04-21 | 1994-04-21 | 差動入力型電圧制御電流源回路及びこれを用いた差動フィルタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08315494A JP3210524B2 (ja) | 1994-04-21 | 1994-04-21 | 差動入力型電圧制御電流源回路及びこれを用いた差動フィルタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07297676A JPH07297676A (ja) | 1995-11-10 |
| JP3210524B2 true JP3210524B2 (ja) | 2001-09-17 |
Family
ID=13794331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08315494A Expired - Fee Related JP3210524B2 (ja) | 1994-04-21 | 1994-04-21 | 差動入力型電圧制御電流源回路及びこれを用いた差動フィルタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3210524B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6483380B1 (en) * | 2000-09-18 | 2002-11-19 | Conexant Systems, Inc. | GMC filter and method for suppressing unwanted signals introduced by the filter |
| CN105446408B (zh) * | 2015-12-27 | 2018-05-04 | 北京易艾斯德科技有限公司 | 一种具有高精度可自检的4-20mA输出电路 |
-
1994
- 1994-04-21 JP JP08315494A patent/JP3210524B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07297676A (ja) | 1995-11-10 |
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