JP2017184122A - 差動増幅器 - Google Patents

Abstract

【課題】差動増幅器の特性を改善する。【解決手段】差動対１０は、非反転入力端子ＩＮＰと接続される第１トランジスタＭ１、反転入力端子ＩＮＮと接続される第２トランジスタＭ２を含む。テイル電流源１２は、差動対１０にテイル電流ＩＴＡＩＬを供給する。カスコードカレントミラー回路１４は、差動対１０に能動負荷として接続される。クランプ回路４０は、第１トランジスタＭ１とカスコードカレントミラー回路１４を接続する第１ノードＮ１の電圧Ｖｃをクランプする。【選択図】図３

Description

本発明は、差動増幅器に関する。

２つの入力電圧の差を増幅するために、差動増幅器（演算増幅器）が利用される。図１は、差動増幅器の構成例を示す回路図である。差動増幅器１００Ｒは、差動対１０、テイル電流源１２、カスコードカレントミラー回路１４、バイアス回路２０、出力段３０、電源ライン１０２および接地ライン１０４を備える。

差動対１０は、第１トランジスタＭ１および第２トランジスタＭ２を含む。テイル電流源１２は、差動対１０にテイル電流Ｉ_ＴＡＩＬを供給する。低電圧型のカスコードカレントミラー回路１４は、差動対１０の能動負荷であり、第３トランジスタＭ３〜第６トランジスタＭ６を含む。トランジスタＭ５，Ｍ６のゲートは適切にバイアスされる。

バイアス回路２０は、電流源２２，２４および第７トランジスタＭ７および第８トランジスタＭ８を含み、カスコードカレントミラー回路１４をバイアスする定電流回路である。トランジスタＭ７，Ｍ８のゲートも適切にバイアスされる。出力段３０は、能動負荷であるカスコードカレントミラー回路１４の出力信号Ｓ１を反転増幅し、出力端子ＯＵＴから出力する。

本発明者らは、図１の差動増幅器１００Ｒについて検討した結果、以下の課題を認識するに至った。

（第１課題）
図１の差動増幅器１００Ｒをボルテージフォロア回路（全帰還回路）として使用する場合がある。ボルテージフォロア回路は、図１の差動増幅器１００Ｒの出力端子と、反転入力端子（ＩＮＮ）をショートして構成される。

差動増幅器１００Ｒに、方形波（矩形波）を入力すると、その出力信号Ｓ_ＯＵＴの傾きは、差動増幅器１００Ｒのスルーレートに制限される。このスルーレートは一般的に、差動増幅器１００Ｒの内部の差動入力段のテイル電流Ｉ_ＴＡＩＬと位相補償容量によって決定される。

図２は、図１の差動増幅器１００Ｒで構成されるボルテージフォロア回路に、方形波を入力したときの動作波形図である。ここでは入力電圧Ｖ_ＩＮを急激に低下させた動作を説明する。定常状態においてボルテージフォロア回路の入力信号Ｖ_ＩＮと出力信号（帰還信号）Ｖ_ＯＵＴは等しい。ところが、ボルテージフォロア回路に、スルーレートを超える傾きを有する波形Ｖ_ＩＮを入力すると、帰還信号Ｖ_ＯＵＴと入力信号Ｖ_ＩＮの間に電位差ΔＶが生ずる。この電位差ΔＶによって、通常は一定レベル（図中、０．４Ｖ付近）をとる差動入力段の出力電圧Ｖｃは、一時的に電源電圧Ｖ_ＤＤ（４Ｖ）付近まで跳ね上がる。その後、出力電圧Ｖ_ＯＵＴが入力電圧Ｖ_ＩＮに近づくと、電圧Ｖｃは元の電圧レベルに向かって急降下する。この急降下の影響によって、出力電圧Ｖ_ＯＵＴにはアンダーシュートが発生してしまう。

（第２課題）
差動増幅器において、入力換算雑音電圧やオフセット電圧は、差動入力回路において発生する。入力換算雑音電圧やオフセット電圧を低減するためには、差動入力回路のトランジスタサイズＭ１，Ｍ２を大きくすることが有効である。ところがトランジスタサイズＭ１，Ｍ２のサイズを大きくすると、ゲートドレイン間、ゲートソース間の寄生容量Ｃｐが大きくなる。この寄生容量Ｃｐは望まれないハイパスフィルタを形成しており、入力信号Ｖ_ＩＮが急峻に変化したときに、ドレイン電圧に揺らぎを発生させる。このドレイン電圧の揺らぎは、出力電圧Ｖ_ＯＵＴにおいて、オーバーシュートやアンダーシュートの原因となり得る。

本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、差動増幅器の特性の改善にある。

本発明のある態様は差動増幅器に関する。差動増幅器は、非反転入力端子、反転入力端子と接続される第１トランジスタおよび第２トランジスタを含む差動対と、差動対と接続され、差動対にテイル電流を供給するテイル電流源と、同型のトランジスタを２段縦積みして構成され、差動対と接続される能動負荷と、第１トランジスタと能動負荷を接続する第１ノードの電圧をクランプするクランプ回路と、を備える。

この態様によると、過度状態における差動入力段（差動対）の出力電圧の変動を制限することにより、差動増幅器の特性を改善できる。

能動負荷は、カスコードカレントミラー回路であり、第２トランジスタと直列に接続される第３トランジスタと、第１トランジスタと直列に接続される第４トランジスタと、第３トランジスタに縦積みされた第５トランジスタと、第４トランジスタに縦積みされた第６トランジスタと、を含んでもよい。クランプ回路は、第１ノードの電圧を、第４トランジスタが活性領域で動作するようにクランプしてもよい。

能動負荷は、定電流回路であり、第２トランジスタと直列に接続される第９トランジスタと、第１トランジスタと直列に接続される第１０トランジスタと、第９トランジスタに縦積みされた第７トランジスタと、第１０トランジスタに縦積みされた第８トランジスタと、を含んでもよい。クランプ回路は、第１ノードの電圧を、第１０トランジスタが活性領域で動作するようにクランプしてもよい。

差動対は、ＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、クランプ回路は、第１トランジスタのドレインと接地ラインの間に設けられた第１クランプ素子を含んでもよい。

差動対は、ＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、クランプ回路は、第１トランジスタのドレインと電源ラインの間に設けられた第１クランプ素子を含んでもよい。

第１クランプ素子は、ダイオードを含んでもよい。

第１クランプ素子は、ゲートドレイン間が接続されるＮチャンネルＭＯＳＦＥＴまたはベースコレクタ間が接続されるＮＰＮ型バイポーラトランジスタを含んでもよい。

クランプ回路は、第１クランプ素子と直列に設けられた抵抗をさらに含んでもよい。

クランプ回路は、第１ノードに加えて、第２トランジスタと能動負荷を接続する第２ノードの電圧をクランプしてもよい。
これにより、反転入力端子側と非反転入力端子側との回路の対称性を高めることができる。

差動対は、ＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、クランプ回路は、第１トランジスタのドレインと接地ラインの間に設けられた第１クランプ素子と、第２トランジスタのドレインと接地ラインの間に設けられた第２クランプ素子と、を含んでもよい。

差動対は、ＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、クランプ回路は、第１トランジスタのドレインと電源ラインの間に設けられた第１クランプ素子と、第２トランジスタのドレインと電源ラインの間に設けられた第２クランプ素子と、を含んでもよい。

第１クランプ素子と第２クランプ素子は同じ構成を有してもよい。これにより、差動対の反転入力端子側と非反転入力端子側の特性をさらに揃えることができる。

本発明の別の態様もまた、差動増幅器である。この差動増幅器は、ゲート（ベース）が非反転入力端子と接続されるＰチャンネルまたはＰＮＰ型の第１トランジスタと、ゲート（ベース）が反転入力端子と接続され、ソースが第１トランジスタのソースと接続される第１トランジスタと同型の第２トランジスタと、第１トランジスタおよび第２トランジスタのソースと電源ラインの間に設けられるテイル電流源と、第２トランジスタのドレイン／コレクタと、接地ラインの間に設けられる第３トランジスタと、第１トランジスタのドレイン／コレクタと、接地ラインの間に設けられる第４トランジスタと、第３トランジスタのコレクタ／ドレインと接続される第５トランジスタと、第４トランジスタのコレクタ／ドレインと接続される第６トランジスタと、第４トランジスタのドレイン／コレクタと接地ラインの間に設けられ、第４トランジスタの両端間の電圧を、所定電圧より小さくならないようクランプする第１クランプ素子と、第３トランジスタのドレイン／コレクタと接地ラインの間に設けられ、第３トランジスタの両端間の電圧を、所定電圧より小さくならないようクランプする第２クランプ素子と、を備える。

本発明のさらに別の態様もまた、差動増幅器である。この差動増幅器は、ゲート（ベース）が非反転入力端子と接続されるＮチャンネルまたはＮＰＮ型の第１トランジスタと、ゲート（ベース）が反転入力端子と接続され、ソースが第１トランジスタのソースと接続される第１トランジスタと同型の第２トランジスタと、第１トランジスタおよび第２トランジスタのソースと接地ラインの間に設けられるテイル電流源と、第２トランジスタのドレイン／コレクタと、電源ラインの間に設けられる第３トランジスタと、第１トランジスタのドレイン／コレクタと、電源ラインの間に設けられる第４トランジスタと、第３トランジスタのコレクタ／ドレインと接続される第５トランジスタと、第４トランジスタのコレクタ／ドレインと接続される第６トランジスタと、第４トランジスタのドレイン／コレクタと電源ラインの間に設けられ、第４トランジスタの両端間の電圧を、所定電圧より小さくならないようクランプする第１クランプ素子と、第３トランジスタのドレイン／コレクタと電源ラインの間に設けられ、第３トランジスタの両端間の電圧を、所定電圧より小さくならないようクランプする第２クランプ素子と、を備える。

差動増幅器は、ひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、差動増幅器の特性を改善できる。

差動増幅器の構成例を示す回路図である。 図１の差動増幅器で構成されるボルテージフォロア回路に、方形波を入力したときの動作波形図である。 実施の形態に係る差動増幅器の回路図である。 図４（ａ）は、図３の差動増幅器で構成されるボルテージフォロア回路に、方形波を入力したときの動作波形図であり、図４（ｂ）は、（i）図３の差動増幅器の出力電圧Ｖ_ＯＵＴと、（ii）図１の差動増幅器における出力電圧Ｖ_ＯＵＴそれぞれの拡大波形図である。 第１実施例に係る差動増幅器の回路図である。 図６（ａ）〜（ｆ）は、クランプ回路の構成例を示す図である。 図７（ａ）〜（ｄ）は、クランプ回路の別の構成例を示す回路図である。 第２実施例に係る差動増幅器の回路図である。 第３実施例に係る差動増幅器の回路図である。 図１０（ａ）、（ｂ）は、従来の差動増幅器を備えるボルテージフォロア回路の動作波形図である。 図１１（ａ）、（ｂ）は、図９の差動増幅器を備えるボルテージフォロア回路の動作波形図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

図３は、実施の形態に係る差動増幅器１００の回路図である。差動増幅器１００は、差動対１０、テイル電流源１２、カスコードカレントミラー回路１４、バイアス回路２０、出力段３０およびクランプ回路４０をさらに備える。差動増幅器１００は、ひとつの半導体基板に一体集積化される。

差動対１０は、非反転入力端子ＩＮＰと接続される第１トランジスタＭ１と、反転入力端子ＩＮＮと接続される第２トランジスタＭ２と、を含む。本実施の形態において、差動対１０は、ＰチャンネルＭＯＳＦＥＴで構成されており、第１トランジスタＭ１のゲートが非反転入力端子ＩＮＰと接続され、第２トランジスタＭ２のゲートが反転入力端子ＩＮＮと接続される。第１トランジスタＭ１と第２トランジスタＭ２のソースは共通に接続される。テイル電流源１２は、第１トランジスタＭ１および第２トランジスタＭ２のソースと接続され、テイル電流Ｉ_ＴＡＩＬを供給する。

低電圧型のカスコードカレントミラー回路１４は、差動対１０と接続される能動負荷１３である。カスコードカレントミラー回路１４は、同型のトランジスタを２段積みして構成され、より具体的には第３トランジスタＭ３〜第６トランジスタＭ６を含む。

第３トランジスタＭ３は、第２トランジスタＭ２と直列に、具体的には第２トランジスタＭ２のドレインと接地ライン１０４の間に設けられる。第４トランジスタＭ４は、第１トランジスタＭ１と直列に、具体的には第１トランジスタＭ１のドレインと接地ライン１０４の間に設けられる。第５トランジスタＭ５は、第３トランジスタＭ３に縦積みされ、第６トランジスタＭ６は、第４トランジスタＭ４に縦積みされる。第５トランジスタＭ５、第６トランジスタＭ６のゲートは、図示しないバイアス回路によって適切にバイアスされている。第３トランジスタＭ３および第４トランジスタＭ４のゲートは、第５トランジスタＭ５のドレインと接続されている。この接続により、入力フルスイング（Rail-to-Rail）を実現できる。

バイアス回路２０は、カスコードカレントミラー回路１４を適切なバイアス状態に維持する。たとえばバイアス回路２０は、電流源２２，２４および第７トランジスタＭ７、第８トランジスタＭ８を含む。第７トランジスタＭ７、第８トランジスタＭ８は、図示しないバイアス回路によって適切にバイアスされている。出力段３０は、カスコードカレントミラー回路１４の出力信号Ｓ１を反転増幅し、出力端子ＯＵＴから出力する。

クランプ回路４０は、差動対１０の第１トランジスタＭ１とカスコードカレントミラー回路１４を接続する第１ノードＮ１の電圧Ｖｃ、言い換えれば差動対１０の一方の出力電圧Ｖｃをクランプする。

さらにクランプ回路４０は、第１ノードＮ１の電圧Ｖｃに加えて、差動対１０の第２トランジスタＭ２と能動負荷１３であるカスコードカレントミラー回路１４を接続する第２ノードＮ２の電圧Ｖｄ、言い換えれば差動対１０の他方の出力電圧Ｖｄをクランプしてもよい。

好ましくはクランプ回路４０は、第１ノードＮ１の電圧Ｖｃを、第４トランジスタＭ４が活性領域で動作するようにクランプしてもよい。同様にクランプ回路４０は、第２ノードＮ２の電圧Ｖｄを、第３トランジスタＭ３が活性領域で動作するようにクランプしてもよい。

以上が差動増幅器１００の構成である。続いてその動作を説明する。図４（ａ）は、図３の差動増幅器１００で構成されるボルテージフォロア回路に、方形波を入力したときの動作波形図である。ここでは図２と同様に、入力電圧Ｖ_ＩＮを急激に低下させた動作を説明する。

図３の差動増幅器１００において、電圧Ｖｃは、クランプ回路４０によって１．２Ｖを超えないように制限される。したがって、入力電圧Ｖ_ＩＮと出力電圧Ｖ_ＯＵＴの電位差ΔＶに応じて生ずる電圧Ｖｃの跳ね上がりは、１．２Ｖでクランプされる。その後、出力電圧Ｖ_ＯＵＴが入力電圧Ｖ_ＩＮに近づくと、電圧Ｖｃは元の電圧レベルに向かって降下するが、そのときの電圧Ｖｃのアンダーシュート量は、図２のそれに比べて小さくなる。その結果、出力電圧Ｖ_ＯＵＴのアンダーシュートを抑制できる。図４（ｂ）は、（i）図３の差動増幅器１００の出力電圧Ｖ_ＯＵＴと、（ii）図１の差動増幅器１００Ｒにおける出力電圧Ｖ_ＯＵＴそれぞれの拡大波形図である。図１では、２５０ｍＶのアンダーシュートが発生していたのに対して、図３ではアンダーシュート量は６０ｍＶと、２４％（約１／４程度）まで抑えられている。

あるいは、第１トランジスタＭ１や第２トランジスタＭ２の素子サイズを大きくした場合に、寄生容量Ｃｐにより生ずる第１トランジスタＭ１、第２トランジスタＭ２のドレイン電圧Ｖｃ，Ｖｄの変動も、クランプ回路４０によってクランプされる。これにより、寄生容量Ｃｐに起因する出力電圧Ｖ_ＯＵＴのオーバーシュート、アンダーシュート、あるいは揺らぎを抑制することができる。

このように、実施の形態に係る差動増幅器１００によれば、過度状態における差動入力段（差動対１０）の出力電圧Ｖｃ，Ｖｄの変動を制限することにより、差動増幅器１００の特性を改善できる。

本発明は、図３のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、回路に及ぶものであり、特定の構成に限定されるものではない。以下、本発明の範囲を狭めるためではなく、発明の本質や回路動作の理解を助け、またそれらを明確化するために、より具体的な構成例を説明する。

（第１実施例）
図５は、第１実施例に係る差動増幅器１００ａの回路図である。クランプ回路４０は、第１クランプ素子４２、第２クランプ素子４４を含む。第１クランプ素子４２は、第１トランジスタＭ１のドレインと接地ライン１０４の間に、言い換えれば第４トランジスタＭ４のドレインと接地ライン１０４の間に、第４トランジスタＭ４と並列に設けられる。たとえば第１クランプ素子４２はダイオードであってもよい。ダイオードはＰＮ接合で構成してもよいし、ＭＯＳＦＥＴやバイポーラトランジスタを利用して構成してもよい。

第２クランプ素子４４は、第２トランジスタＭ２のドレインと接地ライン１０４の間に、言い換えれば第３トランジスタＭ３のドレインと接地ライン１０４の間に、第３トランジスタＭ３と並列に設けられる。第２クランプ素子４４は、第１クランプ素子４２と同様に構成することが望ましい。

図６（ａ）〜（ｆ）は、クランプ回路４０の構成例を示す図である。これらの図には、第１ノードＮ１の電圧Ｖｃをクランプするための回路構成のみが示されている。

図６（ａ）のクランプ回路４０ａの第１クランプ素子４２は、ゲートドレイン間が結線されたＮチャンネルＭＯＳＦＥＴを含む。図６（ｂ）のクランプ回路４０ｂの第１クランプ素子４２は、ベースコレクタ間が結線されたＮＰＮ型バイポーラトランジスタを含む。

図６（ｃ）のクランプ回路４０ｃは、図６（ａ）の第１クランプ素子４２に加えて、抵抗Ｒ１をさらに含む。図６（ｄ）のクランプ回路４０ｄは、図６（ｂ）の第１クランプ素子４２に加えて、抵抗Ｒ１をさらに含む。

図６（ａ）〜（ｆ）において、ＮＰＮ型バイポーラトランジスタはＰＮＰ型バイポーラトランジスタに置換してもよく、ＮチャンネルＭＯＳＦＥＴは、ＰチャンネルＭＯＳＦＥＴに置換してもよい。

図６（ｅ）のクランプ回路４０ｅは、図６（ａ）の第１クランプ素子４２が複数個、直列に接続して構成される。図６（ｆ）のクランプ回路４０ｆは、図６（ｂ）の第１クランプ素子４２が複数個、直列に接続して構成される。

図７（ａ）〜（ｄ）は、クランプ回路４０の別の構成例を示す回路図である。図７（ａ）のクランプ回路４０ｇは、第１ノードＮ１にコレクタが接続されるＰＮＰ型バイポーラトランジスタを含む。ＰＮＰ型バイポーラトランジスタのベースには、電圧源４６が生成する基準電圧Ｖ_ＣＬが入力される。第１ノードＮ１の電位Ｖｃは、Ｖ_ＣＬ＋Ｖｂｅを超えないようにクランプされる。Ｖｂｅは、バイポーラトランジスタのベースエミッタ間電圧である。

図７（ｂ）のクランプ回路４０ｈは、図７（ａ）のバイポーラトランジスタに代えて、ＰチャンネルＭＯＳＦＥＴを含む。第１ノードＮ１の電位Ｖｃは、Ｖ_ＣＬ＋Ｖ_ＧＳを超えないようにクランプされる。Ｖ_ＧＳは、ＭＯＳＦＥＴのゲートソース間電圧（しきい値電圧）である。

図７（ｃ）、（ｄ）のクランプ回路４０ｉ，４０ｊはそれぞれ、図７（ａ）、（ｂ）のクランプ回路４０ｇ，４０ｈのトランジスタの極性を変更したものである。図７（ｃ）のクランプ回路４０ｉによれば、第１ノードＮ１の電圧Ｖｃは、Ｖ_ＣＬ−Ｖ_ＢＥを下回らないようにクランプされ、図７（ｄ）のクランプ回路４０ｊによれば、第１ノードＮ１の電圧Ｖｃは、Ｖ_ＣＬ−Ｖ_ＧＳを下回らないようにクランプされる。

（第２実施例）
図８は、第２実施例に係る差動増幅器１００ｂの回路図である。クランプ回路４０ｂの第１クランプ素子４２、第２クランプ素子４４に関して、図６（ａ）の構成が採用される。カスコードカレントミラー回路１４ｂにおいて、第３トランジスタＭ３、第４トランジスタＭ４は、ＮＰＮ型バイポーラトランジスタＱ３，Ｑ４に置換されている。さらに、第３トランジスタＱ３、第４トランジスタＱ４にベース電流を供給するために、バイポーラトランジスタの第９トランジスタＱ９が設けられる。

当業者によれば、カスコードカレントミラー回路１４の構成は、図３や図８のそれに限定されないことが理解されよう。

（第３実施例）
図９は、第３実施例に係る差動増幅器１００ｃの回路図である。図９の差動増幅器１００ｃにおいて、差動対１０は、ＮチャンネルＭＯＳＦＥＴで構成される。図９の差動増幅器１００ｃは、図３の差動増幅器１００の入力段を天地（ＶＤＤ／ＶＳＳ）を反転し、ＮチャンネルとＰチャンネルを置換して構成される。カスコードカレントミラー回路１４、バイアス回路２０は、図３等と同様である。

第３実施例では、カスコードカレントミラー回路１４ではなく、バイアス回路２０が能動負荷１３として機能する。バイアス回路２０（能動負荷１３）は、同型のトランジスタの２段積みで構成されており、具体的には第７トランジスタＭ７〜第１０トランジスタＭ１０を含む。第９トランジスタＭ９および第１０トランジスタＭ１０は、等しく２Ｉの電流を生成する電流源であり、図１の電流源２２，２４に相当する。差動対１０のＮチャンネルＭＯＳＦＥＴをデプレッション型とすれば、フルスイング入力となる。

なお、差動対１０をエンハンスメント型のＮチャンネルＭＯＳＦＥＴとした場合、電源センス入力となる。あるいはＰチャンネルＭＯＳＦＥＴとした場合、グランドセンス入力となる。差動対１０を、ＮチャンネルＭＯＳＦＥＴとＰチャンネルＭＯＳＦＥＴの両方で構成した場合、フルスイング入力となる。

またクランプ回路４０は、第１クランプ素子４２および第２クランプ素子４４を含む。これらのクランプ回路は、図６（ａ）のクランプ回路４０ａをＰチャンネルに置換したものであり、第１クランプ素子４２は、第１ノードＮ１と電源ライン１０２の間に設けられ、能動負荷１３の第１０トランジスタＭ１０のドレイン電圧Ｖａを、ＭＯＳＦＥＴが活性領域で動作するように、言い換えれば飽和しないようにクランプする。同様に第２クランプ素子４４は、第２ノードＮ２と電源ライン１０２の間に設けられ、能動負荷１３の第９トランジスタＭ９のドレイン電圧Ｖｂを、ＭＯＳＦＥＴが飽和しないようにクランプする。

差動増幅器１００ｃによれば、入力電圧Ｖ_ＩＮが急変したときの、出力電圧Ｖ_ＯＵＴのオーバーシュートやアンダーシュートを抑制できる。

さらに差動増幅器１００ｃによれば、クランプ回路を有しない従来の差動増幅器において生ずる別の問題を解決できる。以下では、図９の差動増幅器１００ｃからクランプ回路４０を省略した構成を、従来の差動増幅器１００Ｓとする。

（第３課題）
図１０（ａ）、（ｂ）は、従来の差動増幅器１００Ｓを備えるボルテージフォロア回路の動作波形図である。図１０（ａ）には、入力電圧Ｖ_ＩＮの立ち上がりに関連する波形が、図１０（ｂ）には、入力電圧Ｖ_ＩＮの立ち下がりに関連する波形が示される。また図９に示される各経路の電流量は、矢印より左側が初期状態における電流量を、矢印より右側が遷移途中のとある時刻の電流量を表す。

図１０（ａ）に示すように、立ち上がり波形が入力されると、第１トランジスタＭ１のゲートにはハイレベルの入力電圧Ｖ_ＩＮが印加されるが、過渡的には第２トランジスタＭ２のゲートは、ローレベルの出力電圧Ｖ_ＯＵＴが帰還されている。スルーレートにしたがって第２トランジスタＭ２のゲート電圧も上昇していくが、第１トランジスタＭ１のゲートと同電位となるまでは、テイル電流Ｉ_ＴＡＩＬが第１トランジスタＭ１側に集中して流れ、これにより、第１ノードＮ１の電位Ｖａが低下する。電圧Ｖａが低下すると、第１トランジスタＭ１の電流も減少する。反対に、帰還電圧Ｖ_ＯＵＴの上昇にともない、第２トランジスタＭ２の電流が上昇し始める。第３ノードＮ３の電流は、ＩからＩ／３に減少する。この電流の減少によって、第１ノードＮ１の電圧Ｖａの復帰速度が遅くなる。そのため、出力電圧Ｖ_ＯＵＴのスルーレートはさらに遅くなる。つまり、出力電圧Ｖ_ＯＵＴは、遷移の途中で折れ曲がった波形となる。

図１０（ｂ）に示すように立ち下がり波形が入力された場合も、同様の問題が生じうる。

続いて、図１１（ａ）、（ｂ）を参照して、差動増幅器１００ｃの動作を説明する。図１１（ａ）、（ｂ）は、図９の差動増幅器１００ｃを備えるボルテージフォロア回路の動作波形図である。

図９の差動増幅器１００ｃにおいて、第１ノードＮ１の電圧Ｖａは、クランプ回路４０によって３．８Ｖを下回らないように制限される。これにより、第３ノードＮ３の電流の減少が抑制される。これにより、出力信号Ｖ_ＯＵＴのスルーレートが低下するのを防止できる。

なお、第３課題は、図３、図５、図８の差動増幅器１００によっても解決することができる。

実施の形態では、差動増幅器１００をボルテージフォロア回路として利用したが、差動増幅器１００の用途はそれには限定されない。差動増幅器１００を用いて、非反転型あるいは反転入力端子のアンプを構成してもよい。

実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

１００…差動増幅器、１０２…電源ライン、１０４…接地ライン、ＩＮＰ…非反転入力端子、ＩＮＮ…反転入力端子、１０…差動対、１２…テイル電流源、１３…能動負荷、１４…カスコードカレントミラー回路、２０…バイアス回路、２２，２４…電流源、Ｍ１…第１トランジスタ、Ｍ２…第２トランジスタ、Ｍ３…第３トランジスタ、Ｍ４…第４トランジスタ、Ｍ５…第５トランジスタ、Ｍ６…第６トランジスタ、Ｍ７…第７トランジスタ、Ｍ８…第８トランジスタ、３０…出力段、４０…クランプ回路、４２…第１クランプ素子、４４…第２クランプ素子、Ｎ１…第１ノード、Ｎ２…第２ノード。

Claims (15)

1. 非反転入力端子、反転入力端子と接続される第１トランジスタおよび第２トランジスタを含む差動対と、
   前記差動対と接続され、前記差動対にテイル電流を供給するテイル電流源と、
   同型のトランジスタを２段縦積みして構成され、前記差動対と接続される能動負荷と、
   前記第１トランジスタと前記能動負荷を接続する第１ノードの電圧をクランプするクランプ回路と、
   を備えることを特徴とする差動増幅器。
2. 前記能動負荷は、カスコードカレントミラー回路であり、
   前記第２トランジスタと直列に接続される第３トランジスタと、
   前記第１トランジスタと直列に接続される第４トランジスタと、
   前記第３トランジスタに縦積みされた第５トランジスタと、
   前記第４トランジスタに縦積みされた第６トランジスタと、
   を含み、
   前記クランプ回路は、前記第１ノードの電圧を、前記第４トランジスタが活性領域で動作するようにクランプすることを特徴とする請求項１に記載の差動増幅器。
3. 前記能動負荷は、定電流回路であり、
   前記第２トランジスタと直列に接続される第９トランジスタと、
   前記第１トランジスタと直列に接続される第１０トランジスタと、
   前記第９トランジスタに縦積みされた第７トランジスタと、
   前記第１０トランジスタに縦積みされた第８トランジスタと、
   を含み、
   前記クランプ回路は、前記第１ノードの電圧を、前記第１０トランジスタが活性領域で動作するようにクランプすることを特徴とする請求項１に記載の差動増幅器。
4. 前記差動対は、ＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、
   前記クランプ回路は、前記第１トランジスタのドレインと接地ラインの間に設けられた第１クランプ素子を含むことを特徴とする請求項１から３のいずれかに記載の差動増幅器。
5. 前記差動対は、ＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、
   前記クランプ回路は、前記第１トランジスタのドレインと電源ラインの間に設けられた第１クランプ素子を含むことを特徴とする請求項１から３のいずれかに記載の差動増幅器。
6. 前記第１クランプ素子は、ダイオードを含むことを特徴とする請求項４または５に記載の差動増幅器。
7. 前記第１クランプ素子は、ゲートドレイン間が接続されるＮチャンネルＭＯＳＦＥＴまたはベースコレクタ間が接続されるＮＰＮ型バイポーラトランジスタを含むことを特徴とする請求項４または５に記載の差動増幅器。
8. 前記クランプ回路は、前記第１クランプ素子と直列に設けられた抵抗をさらに含むことを特徴とする請求項４から７のいずれかに記載の差動増幅器。
9. 前記クランプ回路は、前記第１ノードに加えて、前記第２トランジスタと前記能動負荷を接続する第２ノードの電圧をクランプすることを特徴とする請求項１に記載の差動増幅器。
10. 前記差動対は、ＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、
    前記クランプ回路は、
    前記第１トランジスタのドレインと接地ラインの間に設けられた第１クランプ素子と、
    前記第２トランジスタのドレインと前記接地ラインの間に設けられた第２クランプ素子と、
    を含むことを特徴とする請求項９に記載の差動増幅器。
11. 前記差動対は、ＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、
    前記クランプ回路は、
    前記第１トランジスタのドレインと電源ラインの間に設けられた第１クランプ素子と、
    前記第２トランジスタのドレインと前記電源ラインの間に設けられた第２クランプ素子と、
    を含むことを特徴とする請求項９に記載の差動増幅器。
12. 前記第１クランプ素子と前記第２クランプ素子は同じ構成を有することを特徴とする請求項１０または１１に記載の差動増幅器。
13. ゲート（ベース）が非反転入力端子と接続されるＰチャンネルまたはＰＮＰ型の第１トランジスタと、
    ゲート（ベース）が反転入力端子と接続され、ソースが前記第１トランジスタのソースと接続される前記第１トランジスタと同型の第２トランジスタと、
    前記第１トランジスタおよび前記第２トランジスタのソースと電源ラインの間に設けられるテイル電流源と、
    前記第２トランジスタのドレイン／コレクタと、接地ラインの間に設けられる第３トランジスタと、
    前記第１トランジスタのドレイン／コレクタと、前記接地ラインの間に設けられる第４トランジスタと、
    前記第３トランジスタのコレクタ／ドレインと接続される第５トランジスタと、
    前記第４トランジスタのコレクタ／ドレインと接続される第６トランジスタと、
    前記第４トランジスタのドレイン／コレクタと前記接地ラインの間に設けられ、前記第４トランジスタの両端間の電圧を、所定電圧より小さくならないようクランプする第１クランプ素子と、
    前記第３トランジスタのドレイン／コレクタと前記接地ラインの間に設けられ、前記第３トランジスタの両端間の電圧を、所定電圧より小さくならないようクランプする第２クランプ素子と、
    を備えることを特徴とする差動増幅器。
14. ゲート（ベース）が非反転入力端子と接続されるＮチャンネルまたはＮＰＮ型の第１トランジスタと、
    ゲート（ベース）が反転入力端子と接続され、ソースが前記第１トランジスタのソースと接続される前記第１トランジスタと同型の第２トランジスタと、
    前記第１トランジスタおよび前記第２トランジスタのソースと接地ラインの間に設けられるテイル電流源と、
    前記第２トランジスタのドレイン／コレクタと、電源ラインの間に設けられる第３トランジスタと、
    前記第１トランジスタのドレイン／コレクタと、前記電源ラインの間に設けられる第４トランジスタと、
    前記第３トランジスタのコレクタ／ドレインと接続される第５トランジスタと、
    前記第４トランジスタのコレクタ／ドレインと接続される第６トランジスタと、
    前記第４トランジスタのドレイン／コレクタと前記電源ラインの間に設けられ、前記第４トランジスタの両端間の電圧を、所定電圧より小さくならないようクランプする第１クランプ素子と、
    前記第３トランジスタのドレイン／コレクタと前記電源ラインの間に設けられ、前記第３トランジスタの両端間の電圧を、所定電圧より小さくならないようクランプする第２クランプ素子と、
    を備えることを特徴とする差動増幅器。
15. ひとつの半導体基板に一体集積化されることを特徴とする請求項１から１４のいずれかに記載の差動増幅器。

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