JP6221614B2 - Ｍｏｓトランジスタを利用した高抵抗回路 - Google Patents

Description

本発明は、ＭＯＳトランジスタを利用した高抵抗回路に関する。

加速度などの外力の変化を容量値の変化により検出するＭＥＭＳセンサーが提案されている（非特許文献１など）。こうしたＭＥＭＳセンサーにより得られる容量値の変化を信号として取り出すために、容量値の変化を電圧値の変化に変換して出力する、いわゆるＣＶ変換回路が使用されている。

ＣＶ変換回路は、図２に示すように、ＭＥＭＳセンサーの備える可変容量素子ＣＤＰ、ＣＤＮの各々が接続される非反転および反転入力端子を備える差動入力端子と、反転および非反転出力端子を備える差動出力端子を有する、いわゆる全差動アンプを備えている。全差動アンプの非反転入力端子と反転出力端子、および反転入力端子と非反転出力端子との各々の間は、フィードバック容量素子Ｃｆｐ、Ｃｆｎが接続されている。可変容量素子ＣＤＰ、ＣＤＮとフィードバック容量素子Ｃｆｐ、Ｃｆｎとの容量比により設定されるゲインで差動出力端子から差動出力電圧信号ＶＯＰ、ＶＯＮとして出力される。これにより、ＭＥＭＳセンサーに備えられる可変容量素子ＣＤＰ、ＣＤＮの容量値の変化を差動出力電圧信号ＶＯＰ、ＶＯＮの電圧値の変化として取り出す構成である。

ここで、ＣＶ変換回路には、全差動アンプの差動入力端子と差動出力端子との間にフィードバック抵抗素子が接続されている。全差動アンプの差動入力端子における仮想接地電位を所定電位にバイアスするためである。フィードバック抵抗素子が接続されることにより、差動入力端子に差動出力電圧信号ＶＯＰ、ＶＯＮに応じた電圧値がバイアスされ、仮想接地の電圧値が確定する。この場合、フィードバック抵抗素子は、フィードバック容量素子Ｃｆｐ、Ｃｆｎと共にフィードバック回路を構成する。このフィードバック回路はハイパスフィルタの特性を有しており、カットオフ周波数以下の帯域で位相遅れが生ずる特性を有している。したがって、フィードバック抵抗素子の抵抗値を大きくして、ＭＥＭＳセンサーから出力される検出信号の帯域より低い周波数がカットオフ周波数となるようにする必要がある。カットオフ周波数が高いと、入出力信号間の応答におけるゲイン低下と位相ずれを生じてしまう。これにより、差動出力電圧信号ＶＯＰ、ＶＯＮにおいて信号が減衰し、位相がずれるなどの影響が生じ、本来のＣＶ変換動作を奏することができなくなってしまう恐れがあるからである。フィードバック抵抗素子を充分に高い抵抗値とするために、ＰＭＯＳトランジスタＭＰ１ｐ、ＭＰ１ｎが用いられている。

ミッコ・サウコスキ(Mikko Saukoski)、"システム アンド サーキット デザイン フォー ア キャパシティブ メムス ジャイロスコープ(System and Circuit Design for a Capacitive MEMS Gyroscope)"、ｐ．１５５−１６０、[online]、2008/4/18、ヘルシンキ工科大学(Helsinki University of Technology)、［平成２５年９月４日検索］、インターネット＜URL:http://lib.tkk.fi/Diss/2008/isbn9789512292974/＞

上記非特許文献１では、ＰＭＯＳトランジスタＭＰ１ｐ、ＭＰ１ｎで接続される、全差動アンプの非反転入力端子と反転出力端子との間、および反転入力端子と非反転出力端子との間は、何れの端子が高電圧で何れの端子が低電圧となるかは一意に定まることはない。すなわち、非反転入力端子に比して反転出力端子が高電圧であれば、反転入力端子に比して非反転出力端子が低電圧であり、非反転入力端子に比して反転出力端子が低電圧であれば、反転入力端子に比して非反転出力端子が高電圧である。したがって、全差動アンプの差動入力端子に接続されているＰＭＯＳトランジスタＭＰ１ｐ、ＭＰ１ｎのソース端子と、全差動アンプの差動出力端子に接続されているＰＭＯＳトランジスタＭＰ１ｐ、ＭＰ１ｎのドレイン端子とは、何れもが高電圧となる場合がある。図２の構成では、高電圧となる端子の違いによりＰＭＯＳトランジスタＭＰ１ｐ、ＭＰ１ｎの抵抗値が異なる。図２では、ＰＭＯＳトランジスタＭＰ１ｐ、ＭＰ１ｎのバルクがソース端子に接続されており、ソース端子が差動入力端子に接続されている。この接続では、差動出力端子側が低電圧（差動入力端子側が高電圧）で差動入力端子からＰＭＯＳトランジスタＭＰ１ｐ、ＭＰ１ｎに向かって電流が流れる場合より、逆の電圧関係である差動出力端子側が高電圧（差動入力端子側が低電圧）でＰＭＯＳトランジスタＭＰ１ｐ、ＭＰ１ｎから差動入力端子に向かって電流が流れる場合の方が、同じ電流値で比較した場合に抵抗値が小さくなり電流値の増加に応じた抵抗値の低下も急である。

また、ＰＭＯＳトランジスタＭＰ１ｐ、ＭＰ１ｎのバルクを差動出力電圧信号や電源電圧に接続する場合には、差動入力端子側が高電圧（差動出力端子側が低電圧）で差動入力端子からＰＭＯＳトランジスタＭＰ１ｐ、ＭＰ１ｎのソース端子に向かって電流が流れる場合に、ソース端子に流れ込んだ電流はバルクを介して流れてしまいドレイン端子には流れない。ＰＭＯＳトランジスタＭＰ１ｐ、ＭＰ１ｎのソース・ドレイン端子間に電流を流すことができずフィードバック抵抗として機能しない。このため、フィードバック抵抗素子として全差動アンプの差動入力端子の仮想接地電位をバイアスすることができない。

上記非特許文献１に記載のＰＭＯＳトランジスタＭＰ１ｐ、ＭＰ１ｎでは、バルクに印加される電圧値、および全差動アンプの差動入力端子と差動出力端子との各端子間の電圧値の大小関係により抵抗値が大きく異なってしまい、ＣＶ変換回路として安定した動作をすることができず問題である。

本願に開示される技術は上記の課題に鑑み提案されたものであって、端子間の電圧差に拘わらず安定した抵抗値を有する抵抗素子を付与するＭＯＳトランジスタを利用した抵抗回路を提供することを目的とする。

本願に開示される技術に係る抵抗回路は、第１端子と第２端子との間に抵抗素子として接続される抵抗回路である。第１乃至第５ＭＯＳトランジスタ、および第１電流源を備えて構成される。第１および第２ＭＯＳトランジスタは、バルクに接続されるソース端子が互いに接続され、ドレイン端子が第１および第２端子の各々に接続される。第３ＭＯＳトランジスタは、ドレイン端子およびゲート端子が、第１および第２ＭＯＳトランジスタのゲート端子に接続され、ソース端子がバルクに接続される。第４ＭＯＳトランジスタは、ドレイン端子およびゲート端子が、第３ＭＯＳトランジスタのソース端子に接続される。第５ＭＯＳトランジスタは、ゲート端子が、第１および第２ＭＯＳトランジスタのソース端子に接続され、ソース端子が、第４ＭＯＳトランジスタのソース端子に接続される。第１電流源は、第３ＭＯＳトランジスタのドレイン端子に接続される。

本願に開示される技術に係る抵抗回路では、第１および第２ＭＯＳトランジスタが第１および第２端子間の抵抗素子として機能する。ソース端子が共通に接続され、第１および第２ＭＯＳトランジスタの各々のドレイン端子が、第１および第２端子の各々に接続されている。第１および第２ＭＯＳトランジスタがＮＭＯＳトランジスタであれば、第１および第２端子のうち高電圧となる側の端子に接続されている第１および第２ＭＯＳトランジスタのうち一方のトランジスタが抵抗素子として機能する。この時、第１および第２ＭＯＳトランジスタの他方のトランジスタは、ソース端子に接続されているバルク（Ｐ型半導体）とドレイン端子（Ｎ型半導体）との間に形成されているＰＮ接合（ダイオード）を介して電流が流れる。このため、ソース端子からドレイン端子に抜ける電流はダイオードを順方向バイアスする電流となり、このトランジスタは抵抗素子としては機能しない。第１および第２ＭＯＳトランジスタがＰＭＯＳトランジスタであれば、第１および第２端子のうち低電圧値側の端子に接続されている第１および第２ＭＯＳトランジスタのうち一方のトランジスタが抵抗素子として機能する。この時、第１および第２ＭＯＳトランジスタの他方のトランジスタは、ソース端子に接続されているバルク（Ｎ型半導体）とドレイン端子（Ｐ型半導体）との間に形成されているＰＮ接合（ダイオード）を介して電流が流れる。このため、ソース端子からドレイン端子に抜ける電流はダイオードを順方向バイアスする電流となり、このトランジスタは抵抗素子としては機能しない。第１および第２端子のの間で何れが高い電圧値となる場合であっても、第１および第２ＭＯＳトランジスタのうち何れか一方のトランジスタが抵抗素子として機能する。第１および第２端子の間の何れの方向の電圧差に対しても端子間に抵抗値を付与することができる。

また、第４および第５ＭＯＳトランジスタは差動対を構成している。このため、第４および第５ＭＯＳトランジスタの各々に同等の電流が流れるものとすれば、両トランジスタのゲート端子に印加される電圧は略同電位であるとすることができる。これにより、第１および第２ＭＯＳトランジスタのソース端子の電圧と第３ＭＯＳトランジスタのソース端子の電圧とを同電位とすることができる。第４および第５ＭＯＳトランジスタで構成される差動対は、第１および第２ＭＯＳトランジスタのソース端子の電圧を第３ＭＯＳトランジスタのソース端子の電圧とするフィードバック回路を構成する。

第１および第２ＭＯＳトランジスタのソース端子の電圧と第３ＭＯＳトランジスタのソース端子の電圧とが同電圧であることに加えて、第１および第２ＭＯＳトランジスタ、および第３ＭＯＳトランジスタのゲート端子は共通に結線されているので各ゲート端子は同電位である。したがって、第１および第２ＭＯＳトランジスタのゲート・ソース端子間の電圧は第３ＭＯＳトランジスタのゲート・ソース端子間の電圧と同電圧となる。このゲート・ソース端子間の電圧は、ドレイン端子とゲート端子とが接続された飽和領域で動作する第３ＭＯＳトランジスタにおいて、ドレイン端子に接続される第１電流源が供給する電流により決定される。第１電流源が供給する電流を制限してやれば、制限された電流値に応じた電圧が第３ＭＯＳトランジスタのゲート・ソース端子間に印加され、その電圧が第１および第２ＭＯＳトランジスタのゲート・ソース端子間の電圧となる。第１および第２ＭＯＳトランジスタには、ゲート・ソース端子間の電圧に加えて、ゲート幅（Ｗ）とゲート長（Ｌ）との比（Ｗ／Ｌ）に比例して決定されるβ値に応じた電流が流れるので、第１電流源から制限された電流を供給すること、および第１および第２ＭＯＳトランジスタのβ値を選択することで、第１および第２ＭＯＳトランジスタに流れる電流を制限してドレイン・ソース端子の抵抗値を大きな値に設定することができる。具体的には、第１電流源が供給する電流を制限し、第１および第２ＭＯＳトランジスタのゲート長（Ｌ）を長くすることにより高抵抗を得ることができる。

また、本願に開示の抵抗回路において、第１および第２ＭＯＳトランジスタは、チャネル長およびチャネル幅がトランジスタ間で同じであるとして構成してもよい。これにより、第１ＭＯＳトランジスタと第２ＭＯＳトランジスタとで、ＭＯＳトランジスタ特性におけるβ値を同等とすることができる。これにより、第２端子に比して第１端子が高電圧である場合に抵抗素子として機能する第１ＭＯＳトランジスタによる抵抗値と、その逆の第１端子に比して第２端子が高電圧である場合に抵抗素子として機能する第２ＭＯＳトランジスタによる抵抗値とが、同等の抵抗値となる。第１端子と第２端子とで電圧差の方向が何れあっても、端子間を同等の抵抗値で結線することができる。

また、本願に開示の抵抗回路において、第１および第２ＭＯＳトランジスタは、第３ＭＯＳトランジスタに比してチャネル長が長いとして構成してもよい。これにより、第１および第２ＭＯＳトランジスタは、第３ＭＯＳトランジスタより小さなβ値を有する特性とすることができ、大きな抵抗値とすることができる。

また、本願に開示の抵抗回路において、第４および第５ＭＯＳトランジスタは、チャネル長およびチャネル幅が同じであるとして構成してもよい。これにより、第４および第５ＭＯＳトランジスタにより構成される差動対において、両トランジスタのゲート端子の電圧を精度よく一致させることができる。第１および第２ＭＯＳトランジスタの導通状態と第３ＭＯＳトランジスタの導通状態とを精度よく一致させることができ、第１および第２端子間の抵抗値を精度よく調整することができる。

また、本願に開示の抵抗回路において、第４および第５ＭＯＳトランジスタのソース端子に接続される第２電流源を備え、第２電流源は第１電流源に比して電流値が２倍であるとして構成してもよい。これにより、第４および第５ＭＯＳトランジスタにより構成される差動対において、第４ＭＯＳトランジスタに流れる電流と第５ＭＯＳトランジスタに流れる電流とを一致させることができ、両トランジスタのゲート端子の電圧を精度よく一致させることができる。第１および第２ＭＯＳトランジスタの導通状態と第３ＭＯＳトランジスタの導通状態とを精度よく一致させることができ、第１および第２端子間の抵抗値を精度よく調整することができる。

本願に開示される技術に係る抵抗素子によれば、第１および第２端子間で、何れの端子が高電圧であるかに拘わらず、端子間の抵抗値を高抵抗値に維持することができる。

実施形態のＭＯＳトランジスタを利用した抵抗回路の一例を示す回路図である。 背景技術のＭＯＳトランジスタを利用した抵抗回路の一例を使用したＣＶ変換回路である。

図１は、実施形態に係る抵抗回路１である。ＮＭＯＳトランジスタを利用するものである。第１端子ＩＮと第２端子ＯＵＴ間とを高抵抗で接続する。ここで、第１端子ＩＮ、第２端子ＯＵＴは、例えば、背景技術におけるＣＶ変換回路（図２）の差動入力端子ＩＮＰ、ＩＮＮ、および差動出力端子ＶＯＮ、ＶＯＰに対応する。すなわち抵抗回路１は、ＰＭＯＳトランジスタＭＰ１ｐ、ＭＰ１ｎを代替する抵抗回路である。

第１端子ＩＮと第２端子ＯＵＴとの間には、ドレイン端子が第１端子ＩＮに接続されるＮＭＯＳトランジスタＭ１と、ドレイン端子が第２端子ＯＵＴに接続されるＮＭＯＳトランジスタＭ２とが直列に接続されている。ＮＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２とは、共にソース端子が接点Ｍで接続されている。また、チャネル長（Ｌ１、Ｌ２）は同一長（Ｌ１＝Ｌ２＝Ｌ）であり、チャネル幅（Ｗ１、Ｗ２）も同一長である。

ＮＭＯＳトランジスタＭ３は、ドレイン端子が電流源ＩＳ１を介して電源電圧ＡＶＤＤに接続されている。電流源ＩＳ１からは定電流Ｉ１がＮＭＯＳトランジスタＭ３のドレイン端子に供給されている。ＮＭＯＳトランジスタＭ３のドレイン端子は、自身のゲート端子、およびＮＭＯＳトランジスタＭ１およびＮＭＯＳトランジスタＭ２のゲート端子に接続されている。また、ＮＭＯＳトランジスタＭ３のソース端子は、ＮＭＯＳトランジスタＭ３のバルクに接続されている。ＮＭＯＳトランジスタＭ３のチャネル長（Ｌ３）は、ＮＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２のチャネル長（Ｌ１＝Ｌ２＝Ｌ）より短い（Ｌ３＜Ｌ）。

ＮＭＯＳトランジスタＭ４とＮＭＯＳトランジスタＭ５とは、同一長のチャネル長（Ｌ４＝Ｌ５）およびチャネル幅（Ｗ）を有し、ソース端子が共に接点ｎ２に接続されている。ＮＭＯＳトランジスタＭ４、Ｍ５は、飽和領域で動作し差動対を構成している。ＮＭＯＳトランジスタＭ４のドレイン端子は、ＮＭＯＳトランジスタＭ３のソース端子に接続されている。また、自身のゲート端子にも接続されている。ＮＭＯＳトランジスタＭ５のドレイン端子は電源電圧ＡＶＤＤに接続されている。ＮＭＯＳトランジスタＭ５のゲート端子は接点Ｍに接続されている。ＮＭＯＳトランジスタＭ４およびＮＭＯＳトランジスタＭ５のソース端子が接続されている接点ｎ２と接地電位との間には、電流源ＩＳ２が接続されている。電流源ＩＳ２には、接点ｎ２からの定電流Ｉ２が流れ込む。定電流Ｉ２は定電流Ｉ１の２倍の電流値を有している。

ここで、ＮＭＯＳトランジスタＭ３のチャネル長（Ｌ３）を、ＮＭＯＳトランジスタＭ４、５のチャネル長（Ｌ４=Ｌ５）と同一長にしてやれば（Ｌ３＝Ｌ４＝Ｌ５）、ＮＭＯＳトランジスタＭ３〜Ｍ５をシリコンチップ上にレイアウトする際、専有面積を抑制した効率のよいレイアウトとすることができる。また、ＮＭＯＳトランジスタＭ１、Ｍ２のチャネル長（Ｌ１＝Ｌ２＝Ｌ）とＮＭＯＳトランジスタＭ３のチャネル長（Ｌ３）との関係（Ｌ３＜Ｌ）において、ＮＭＯＳトランジスタＭ３のチャネル長（Ｌ３）に対してＮＭＯＳトランジスタＭ１、Ｍ２のチャネル長（Ｌ１＝Ｌ２＝Ｌ）が長いほど、第１端子ＩＮと第２端子ＯＵＴとの間を高抵抗とすることができる。

次に、抵抗回路１の動作について説明する。電流源ＩＳ１から供給される定電流Ｉ１は、ＮＭＯＳトランジスタＭ３、Ｍ４を通り電流源ＩＳ２に流れ込む。ここで、電流源ＩＳ２の定電流Ｉ２は定電流Ｉ１の２倍の電流値を有する。このため、差動対の一方のＮＭＯＳトランジスタＭ４から定電流Ｉ１が流れ込んだ電流源ＩＳ２には、更に差動対の他方のＮＭＯＳトランジスタＭ５から定電流Ｉ１が流れ込む。すなわち、差動対を構成するＮＭＯＳトランジスタＭ４、Ｍ５には、共に定電流Ｉ１が流れる。差動対を構成するＮＭＯＳトランジスタＭ４、Ｍ５ではソース端子は接点ｎ２に接続されており共通なので、両トランジスタに流れる電流が共に定電流Ｉ１であれば、お互いのゲート端子の電圧は同電圧になる。これにより、ＮＭＯＳトランジスタＭ４のドレイン端子とＮＭＯＳトランジスタＭ３のソース端子との接点ｎ１の電圧Ｖｎ１（ＮＭＯＳトランジスタＭ４のゲート電圧と同じ）と、ＮＭＯＳトランジスタＭ１、Ｍ２のソース端子間が接続されている接点Ｍの電圧ＶＭ（ＮＭＯＳトランジスタＭ５のゲート電圧と同じ）とは、同電圧となる（Ｖｎ１＝ＶＭ）。ＮＭＯＳトランジスタＭ４、Ｍ５、および電流源ＩＳ２により、ＮＭＯＳトランジスタＭ１、Ｍ２のソース端子間が接続されている接点Ｍの電圧ＶＭをＮＭＯＳトランジスタＭ４のドレイン端子とＮＭＯＳトランジスタＭ３のソース端子との接点ｎ１の電圧Ｖｎ１に一致させるフィードバック回路を構成している。

これにより、ＮＭＯＳトランジスタＭ１、Ｍ２、およびＭ３のゲート・ソース端子間の電圧は同電圧となる。ここで、この電圧は、ドレイン・ゲート端子が接続され飽和領域で動作するＮＭＯＳトランジスタＭ３のドレイン端子から流れ込む定電流Ｉ１に応じて、ＮＭＯＳトランジスタＭ３の特性により決定する電圧である。すなわち、飽和領域で動作するＮＭＯＳトランジスタＭ３のゲート・ソース端子間電圧（ＶＧＳ（３））とドレイン電流（ＩＤＳ（３）＝Ｉ１）との関係式は下記の式（Ｉ）のとおりである。
ＩＤＳ（３）＝Ｉ１＝（β３／２）・（ＶＧＳ（３）‐ＶＴＨ）^２・・・（Ｉ）

式（Ｉ）から、ゲート・ソース端子間電圧（ＶＧＳ（３））を導き出すと、
ＶＧＳ（３）＝ＶＴＨ＋√（２Ｉ１／β３）・・・（ＩＩ）
である。一方、ＮＭＯＳトランジスタＭ１は線形領域で動作するので、ゲート・ソース端子間電圧（ＶＧＳ（１））とドレイン電流（ＩＤＳ（１））との関係式は下記の式（ＩＩＩ）のとおりである。尚、ＮＭＯＳトランジスタＭ２についても特性は同様であるので、ＮＭＯＳトランジスタＭ１により代表するものとする。
ＩＤＳ（１）＝β１・（ＶＧＳ（１）−ＶＴＨ）・ＶＤＳ（１）・・・（ＩＩＩ）

式（ＩＩＩ）から、ゲート・ソース端子間電圧（ＶＧＳ（１））を導き出すと、
ＶＧＳ（１）＝ＶＴＨ＋ＩＤＳ（１）／（β１・ＶＤＳ（１））・・・（ＩＶ）

ここで、ＶＧＳ（１）＝ＶＧＳ（３）であることから、式（ＩＩ）、式（ＩＶ）より、
√（２Ｉ１／β３）＝ＩＤＳ（１）／（β１・ＶＤＳ（１））、
Ｒ（１）＝ＶＤＳ（１）／ＩＤＳ（１）
＝１／（β１・√（２Ｉ１／β３）・・・（Ｖ）
との関係が求まる。

ここで、Ｉ１は電流源ＩＳ１が供給する電流、β１、β３は、各々、ＮＭＯＳトランジスタＭ１、Ｍ３のβ値である。ここで、β値は、ＮＭＯＳトランジスタを構成する半導体デバイス上のキャリアの移動度やＭＯＳトランジスタのゲート容量などに基づいた特性値に（Ｗ／Ｌ）（ここで、Ｌはゲート長、Ｗはゲート幅）を乗じた値である。前者の特性値は半導体プロセスにおいて固定であるので、回路設計上で調整できるのは（Ｗ／Ｌ）である。したがって、電流源ＩＳ１の定電流Ｉ１を小さな値とし、ＮＭＯＳトランジスタＭ１〜Ｍ３のゲート長（Ｌ１、Ｌ２、Ｌ３）を大きな値とすることにより、抵抗値Ｒ（１）を大きくすることができる。ここで、電流源ＩＳ１の定電流Ｉ１とＮＭＯＳトランジスタＭ３のβ値（β３）は平方根の中にあるので、特に、ＮＭＯＳトランジスタＭ１、Ｍ２のチャネル長（Ｌ１、Ｌ２）を大きくしてβ値（β１など）を小さくすることが高抵抗値を得るためには有効である。

ＮＭＯＳトランジスタＭ１、Ｍ２のチャネル長（Ｌ１、Ｌ２）を大きくするためには、ＮＭＯＳトランジスタＭ１、Ｍ２のチャネル長（Ｌ１、Ｌ２）自身を長くすることのほか、ＮＭＯＳトランジスタＭ１、Ｍ２を一対として、複数の対を直列接続することが有効である。この場合、ＮＭＯＳトランジスタＭ３〜Ｍ５の構成も対毎に備えて、各対のＮＭＯＳトランジスタＭ１、Ｍ２をバイアスする。

ここで、ＮＭＯＳトランジスタＭ１〜Ｍ５は、第１〜第５ＭＯＳトランジスタの一例であり、電流源ＩＳ１、ＩＳ２は、各々、第１、第２電流源の一例である。

以上詳細に説明したように、本実施形態に係る抵抗回路１は、第１端子ＩＮと第２端子ＯＵＴとの間に、ＮＭＯＳトランジスタＭ１、Ｍ２を、互いのソース端子を接点Ｍで接続して、各々のドレイン端子は第１端子ＩＮと第２端子ＯＵＴとに接続して抵抗素子を構成する。これにより、第１および第２端子ＩＮ、ＯＵＴのうち高電圧となる側の端子に接続されているＮＭＯＳトランジスタ（Ｍ１あるいはＭ２の何れか一方）が抵抗素子として機能する。この時、ＮＭＯＳトランジスタＭ１あるいはＭ２の何れか他方は、ソース端子に接続されているバルク（Ｐ型半導体）とドレイン端子（Ｎ型半導体）との間に形成されているＰＮ接合（ダイオード）を介して電流が流れ、抵抗素子としては機能しない。第１および第２端子ＩＮ、ＯＵＴの何れの端子が高い電圧値の端子であっても、ＮＭＯＳトランジスタＭ１、Ｍ２のうちの何れか一方のトランジスタが抵抗素子として機能し、第１および第２端子ＩＮ，ＯＵＴの間に抵抗値を付与することができる。

また、ＮＭＯＳトランジスタＭ４、Ｍ５は、同一チャネル長（Ｌ）、チャネル幅（Ｗ）を有して差動対を構成している。また、ＮＭＯＳトランジスタＭ４、Ｍ５のソース端子が接続されている接点ｎ２に接続されている電流源ＩＳ２の定電流Ｉ２は、ＮＭＯＳトランジスタＭ４のドレイン端子側に接続されている電流源ＩＳ１の定電流Ｉ１の２倍の電流値を有している。このため、ＮＭＯＳトランジスタＭ５にも同等の定電流Ｉ１が流れることとなる。これにより、両トランジスタのゲート端子に印加される電圧は同電位となり（Ｖｎ１＝ＶＭ）、その結果、ＮＭＯＳトランジスタＭ１、Ｍ２のソース端子の電圧（ＶＭ）とＮＭＯＳトランジスタＭ３のソース端子の電圧（Ｖｎ１）とを同電位とすることができる。ＮＭＯＳトランジスタＭ４、Ｍ５と電流源ＩＳ２とで、フィードバック回路を構成している。

また、ＮＭＯＳトランジスタＭ１、Ｍ２、およびＮＭＯＳトランジスタＭ３のゲート端子は共通に結線されており、ソース端子に加えて、ゲート端子に印加される電圧も同電位である。したがって、ＮＭＯＳトランジスタＭ１、Ｍ２のゲート・ソース端子間の電圧はＮＭＯＳトランジスタＭ３のゲート・ソース端子間の電圧と同電位となる。このゲート・ソース端子間の電圧は、ドレイン端子とゲート端子とが接続された飽和領域で動作するＮＭＯＳトランジスタＭ３において、ドレイン端子に接続される電流源ＩＳ１が供給する定電流Ｉ１により決定される。定電流Ｉ１を制限してやれば、制限された定電流Ｉ１に応じた電圧がＮＭＯＳトランジスタＭ３のゲート・ソース端子間に印加され、その電圧が、ＮＭＯＳトランジスタＭ１、Ｍ２のゲート・ソース端子間の電圧となる。また、ＮＭＯＳトランジスタＭ１、Ｍ２には、ゲート長（Ｌ）とゲート幅（Ｗ）との比（Ｗ／Ｌ）に比例して決定されるβ値に応じた電流が流れるので、電流源ＩＳ１が供給する定電流Ｉ１、およびＮＭＯＳトランジスタＭ１、Ｍ２のβ値を選択してやれば、ＮＭＯＳトランジスタＭ１、Ｍ２に流れる電流を制御して第１および第２端子ＩＮ、ＯＵＴ間の抗値を大きな値に設定することができる。具体的には、電流源ＩＳ１が供給する定電流Ｉ１を制限しＮＭＯＳトランジスタＭ１、Ｍ２のゲート長（Ｌ１、Ｌ２）を長くすることにより、高抵抗を得ることができる。尚、ＮＭＯＳトランジスタＭ１、Ｍ２の抵抗値は、式（Ｖ）で表わされる抵抗値となる。

また、抵抗回路１において、ＮＭＯＳトランジスタＭ１、Ｍ２は、チャネル長（Ｌ１、Ｌ２）およびチャネル幅（Ｗ１、Ｗ２）がトランジスタ間で同じであるとすることが好ましい。これにより、ＮＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２とで、ＭＯＳトランジスタ特性におけるβ値を同等とすることができる。これにより、第２端子ＯＵＴに比して第１端子ＩＮが高電圧である場合に抵抗素子として機能するＮＭＯＳトランジスタＭ１による抵抗値と、その逆の第１端子ＩＮに比して第２端子ＯＵＴが高電圧である場合に抵抗素子として機能するＮＭＯＳトランジスタＭ２による抵抗値とが、同等の抵抗値となる。第１端子ＩＮと第２端子ＯＵＴとで電圧の高低が何れあっても、端子間を同等の抵抗値で結線することができる。

また、抵抗回路１において、ＮＭＯＳトランジスタＭ１、Ｍ２は、ＮＭＯＳトランジスタＭ３に比してチャネル長が長い（Ｌ３＜Ｌ１＝Ｌ２＝Ｌ）。これにより、ＮＭＯＳトランジスタＭ１、Ｍ２は、ＮＭＯＳトランジスタＭ３より小さなβ値を有する特性とすることができ、大きな抵抗値を持たせることができる。

また、抵抗回路１において、ＮＭＯＳトランジスタＭ４、Ｍ５は、チャネル長およびチャネル幅が同じである。これにより、オフセット電圧の小さな差動対を構成することができる。両トランジスタのゲート端子の電圧を精度よく一致させることができる（Ｖｎ１＝ＶＭ）。ＮＭＯＳトランジスタＭ１、Ｍ２の導通状態とＮＭＯＳトランジスタＭ３の導通状態とを精度よく一致させることができ、第１および第２端子ＩＮ、ＯＵＴ間の抵抗値を精度よく調整することができる。

また、抵抗回路１において、ＮＭＯＳトランジスタＭ４、Ｍ５のソース端子が繋がれている接点ｎ２に接続される電流源ＩＳ２の定電流Ｉ２は、電流源ＩＳ１の定電流Ｉ１の２倍の電流値を有している。これにより、差動対を構成するＮＭＯＳトランジスタＭ４とＮＭＯＳトランジスタＭ５とで、流れる電流を一致させることができる。両トランジスタのゲート端子の電圧を精度よく一致させることができる（Ｖｎ１＝ＶＭ）。ＮＭＯＳトランジスタＭ１、Ｍ２の導通状態とＮＭＯＳトランジスタＭ３の導通状態とを精度よく一致させることができ、第１および第２端子ＩＮ、ＯＵＴ間の抵抗値を精度よく調整することができる。

実施形態の抵抗回路１は、第１、第２端子ＩＮ、ＯＵＴの電圧の高低に拘わらず、高抵抗を端子間に接続することができるものである。したがって、第１、第２端子ＩＮ、ＯＵＴの間で、電圧値の高低が適宜逆転する場合にも使用することができる。例えば、全差動アンプのフィードバック抵抗として使用することができる。静電容量値の変化を出力する加速度センサーなどの容量変化による検出値を電圧値に変換するＣＶ変換回路において、全差動アンプの差動入出力端子間を接続するフィードバック抵抗に使用して好都合である。

抵抗素子としてＮＭＯＳトランジスタＭ１、Ｍ２の線形動作領域を利用して抵抗素子とするので、第１、第２端子ＩＮ、ＯＵＴ間の広い電圧差の範囲において、抵抗値の直線性に優れた高抵抗を実現することができる。

尚、本発明は上記の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。
例えば、実施形態の抵抗回路１は、ＮＭＯＳトランジスタで構成する場合を例示して説明したが本願はこれに限定されるものではない。ＰＭＯＳトランジスタによっても同じ構成の抵抗回路を構成することができる。
また、実施形態では、ＮＭＯＳトランジスタＭ１、Ｍ２のソース端子間が接続されている接点Ｍの電圧ＶＭとＮＭＯＳトランジスタＭ４のドレイン端子とＮＭＯＳトランジスタＭ３のソース端子との接点ｎ１の電圧Ｖｎ１とを同電圧とするために、ＮＭＯＳトランジスタＭ４、Ｍ５、および電流源ＩＳ２で構成される差動対による場合を説明した。しかしながら本願はこれに限定されるものではない。電圧ＶＭを電圧Ｖｎ１にフィードバックするフィードバック特性を有する回路であり、ＮＭＯＳトランジスタＭ３に定電流Ｉ１を流す構成を含めば、回路構成は実施形態の構成に限定されるものではない。

１ 抵抗回路
ＡＶＤＤ 電源電圧
Ｉ１、Ｉ２ 定電流
ＩＮ 第１端子
ＩＳ１、ＩＳ２ 電流源
Ｍ１〜Ｍ５ ＮＭＯＳトランジスタ
ＯＵＴ 第２端子

Claims (5)

1. 第１端子と第２端子との間に抵抗素子として接続される抵抗回路であって、
   バルクに接続されるソース端子が互いに接続され、ドレイン端子が前記第１および第２端子の各々に接続される第１および第２ＭＯＳトランジスタと、
   ドレイン端子およびゲート端子が、前記第１および第２ＭＯＳトランジスタのゲート端子に接続され、ソース端子がバルクに接続される第３ＭＯＳトランジスタと、
   ドレイン端子およびゲート端子が、前記第３ＭＯＳトランジスタのソース端子に接続される第４ＭＯＳトランジスタと、
   ゲート端子が、前記第１および第２ＭＯＳトランジスタのソース端子に接続され、ソース端子が、前記第４ＭＯＳトランジスタのソース端子に接続される第５ＭＯＳトランジスタと、
   前記第３ＭＯＳトランジスタのドレイン端子に接続される第１電流源とを備えることを特徴とする抵抗回路。
2. 前記第１および第２ＭＯＳトランジスタは、チャネル長およびチャネル幅が同じであることを特徴とする請求項１に記載の抵抗回路。
3. 前記第１および第２ＭＯＳトランジスタは、前記第３ＭＯＳトランジスタに比してチャネル長が長いことを特徴とする請求項１または２に記載の抵抗回路。
4. 前記第４および第５ＭＯＳトランジスタは、チャネル長およびチャネル幅が同じであることを特徴とする請求項１乃至３の何れか１項に記載の抵抗回路。
5. 前記第４および第５ＭＯＳトランジスタのソース端子に接続される第２電流源を備え、
   前記第２電流源は前記第１電流源に比して電流値が２倍であることを特徴とする請求項１乃至４の何れか１項に記載の抵抗回路。

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