KR102665062B1 - 저항을 구현하기 위한 회로 장치 - Google Patents

저항을 구현하기 위한 회로 장치 Download PDF

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Abstract

저항을 구현하기 위한 회로 장치가 개시된다. 회로 장치는 제1 트랜지스터; 제1 노드에서 제1 트랜지스터와 직렬로 연결된 제2 트랜지스터; 및 오프셋 전압을 생성하는 오프셋 전압 생성 회로부를 포함하고, 제1 노드의 전압과 오프셋 전압만큼 차이가 나는 게이트 전압이 제1 트랜지스터의 게이트 단자 및 제2 트랜지스터의 게이트 단자 각각에 공급된다.

Description

저항을 구현하기 위한 회로 장치{CIRCUIT DEVICE FOR IMPLEMENT RESISTOR}
아래 개시는 저항을 구현하기 위한 회로 장치에 관한 것이다.
저항(resistor)은 회로의 기본 요소로서 작은 면적으로 구성된 집적회로에서 구현이 필요한 경우가 있다. 그러나 집적 회로에서 구현 가능한 저항의 밀도는 1킬로옴당 1스퀘어(1kOhm/sq) 정도의 수준이다. 이는 1메가옴의 저항을 구현하기 위해 1mm 길이의 저항이 필요함을 의미하며 이러한 방식은 집적회로에서 수백 메가 옴 이상의 고 저항을 구현하기에는 적합하지 않다. 현재는 집적회로에서 작은 면적으로 고 저항을 구현하기 위해 슈도 저항(Pseudo resistor)방식을 사용하고 있으나, 이 역시 온도, 양단 전압, 바디 바이어스(body bias)에 대해서 저항 값의 편차가 크다.
일 실시예에 따른 저항을 구현하기 위한 회로 장치는 제1 트랜지스터; 제1 노드에서 상기 제1 트랜지스터와 직렬로 연결된 제2 트랜지스터; 및 오프셋 전압을 생성하는 오프셋 전압 생성 회로부를 포함할 수 있고, 상기 제1 노드의 전압과 상기 오프셋 전압만큼 차이가 나는 게이트 전압이 상기 제1 트랜지스터의 게이트 단자 및 상기 제2 트랜지스터의 게이트 단자 각각에 공급될 수 있다.
상기 제1 트랜지스터의 바디 단자는 상기 제1 트랜지스터의 소스 단자 또는 드레인 단자에 연결되고, 상기 제2 트랜지스터의 바디 단자는 상기 제2 트랜지스터의 소스 단자 또는 드레인 단자에 연결될 수 있다.
상기 제1 트랜지스터 및 상기 제2 트랜지스터는, PMOS(P-channel metal oxide semiconductor) 트랜지스터 또는 NMOS(N-channel metal oxide semiconductor) 트랜지스터일 수 있다.
상기 제1 트랜지스터 및 상기 제2 트랜지스터가, PMOS 트랜지스터인 경우,
상기 오프셋 전압 생성 회로부는, NMOS 트랜지스터에 해당하는 제3 트랜지스터; 및 상기 제3 트랜지스터의 소스 단자와 그라운드 단자에 연결된 정전류원을 포함할 수 있고, 상기 제3 트랜지스터의 드레인 단자에는 기준 전압이 공급되고, 상기 제2 트랜지스터의 게이트 단자와 상기 소스 단자 사이의 전압 차이를 상기 오프셋 전압으로서 생성할 수 있다.
상기 제1 트랜지스터 및 상기 제2 트랜지스터가, NMOS 트랜지스터인 경우, 상기 오프셋 전압 생성 회로부는, PMOS 트랜지스터에 해당하는 제3 트랜지스터; 및 상기 제3 트랜지스터의 소스 단자와 기준 전압에 연결된 정전류원을 포함할 수 있고, 상기 제2 NMOS 트랜지스터의 게이트 단자와 상기 소스 단자 사이의 전압 차이를 상기 제2 오프셋 전압으로서 생성할 수 있다.
일 실시예에 따른 저항을 구현하기 위한 회로 장치는 제1 트랜지스터;
제1 노드에서 상기 제1 트랜지스터와 직렬로 연결된 제2 트랜지스터; 제1 오프셋 전압을 생성하는 제1 오프셋 전압 생성 회로부; 및 제2 오프셋 전압을 생성하는 제2 오프셋 전압 생성 회로부를 포함할 수 있고, 상기 제1 노드의 전압과 상기 제1 오프셋 전압만큼 차이가 나는 게이트 전압이 상기 제1 트랜지스터의 게이트 단자 및 상기 제2 트랜지스터의 게이트 단자 각각에 공급될 수 있고, 상기 제1 노드의 전압과 상기 제2 오프셋 전압만큼 차이가 나는 바디 전압이 상기 제1 트랜지스터의 바디 단자 및 상기 제2 트랜지스터의 바디 단자 각각에 공급될 수 있다.
상기 제1 트랜지스터 및 상기 제2 트랜지스터는, PMOS 트랜지스터 또는 NMOS 트랜지스터일 수 있다.
상기 제1 노드를 기준으로, 상기 제1 오프셋 전압이 양수이면 상기 제2 오프셋 전압은 음수이고, 상기 제1 오프셋 전압이 음수이면 상기 제2 오프셋 전압은 양수일 수 있다.
일 실시예에 따른 저항을 구현하기 위한 회로 장치는 제1 PMOS 트랜지스터; 제1 노드에서 상기 제1 PMOS 트랜지스터와 직렬로 연결된 제2 PMOS 트랜지스터; 및 제1 오프셋 전압을 생성하는 제1 오프셋 전압 생성 회로부; 상기 제1 PMOS 트랜지스터와 병렬로 연결된 제1 NMOS 트랜지스터; 제2 노드에서 상기 제1 NMOS 트랜지스터와 직렬로 연결되고, 상기 제2 PMOS 트랜지스터와 병렬로 연결된 제2 NMOS 트랜지스터; 및 제2 오프셋 전압을 생성하는 제2 오프셋 전압 생성 회로부를 포함할 수 있고, 상기 제1 노드의 전압과 상기 제1 오프셋 전압만큼 차이가 나는 게이트 전압이 상기 제1 PMOS 트랜지스터의 게이트 단자 및 상기 제2 PMOS 트랜지스터의 게이트 단자 각각에 공급되고, 상기 제2 노드의 전압과 상기 제2 오프셋 전압만큼 차이가 나는 게이트 전압이 상기 제1 NMOS 트랜지스터의 게이트 단자 및 상기 제2 NMOS 트랜지스터의 게이트 단자 각각에 공급될 수 있다.
상기 제1 오프셋 전압 생성 회로부는, NMOS 트랜지스터에 해당하는 제3 트랜지스터; 및 상기 제3 트랜지스터의 소스 단자와 그라운드 단자에 연결된 정전류원을 포함하고, 상기 제3 트랜지스터의 드레인 단자에는 기준 전압이 공급되고, 상기 제3 트랜지스터의 게이트 단자와 상기 소스 단자 사이의 전압 차이를 상기 제1 오프셋 전압으로서 생성하고, 상기 제2 오프셋 전압 생성 회로부는, PMOS 트랜지스터에 해당하는 제4 트랜지스터; 및 상기 제4 트랜지스터의 소스 단자와 기준 전압에 연결된 정전류원을 포함하고, 상기 제4 트랜지스터의 게이트 단자와 상기 소스 단자 사이의 전압 차이를 상기 제2 오프셋 전압으로서 생성할 수 있다.
도 1은 일 실시예에 따른 하나의 오프셋 전압을 사용하여 구성한 저항을 구현하기 위한 장치의 회로도이다.
도 2a는 일 실시예에 따른 PMOS 트랜지스터와 하나의 오프셋 전압을 사용하여 구성한 저항을 구현하기 위한 장치의 회로도이다.
도 2b는 일 실시예에 따른 PMOS 트랜지스터와 하나의 오프셋 전압을 사용시 오프셋 전압 생성 회로부의 구성을 나타낸 회로도이다.
도 3은 일 실시예에 따른 PMOS 트랜지스터와 하나의 오프셋 전압을 사용시 온도 변화에 따른 전류 변화 및 저항 변화를 도시한 그래프이다.
도 4a는 일 실시예에 따른 NMOS 트랜지스터와 하나의 오프셋 전압을 사용하여 구성한 저항을 구현하기 위한 장치의 회로도이다.
도 4b는 일 실시예에 따른 NMOS 트랜지스터와 하나의 오프셋 전압을 사용시 오프셋 전압 생성 회로부의 구성을 나타낸 회로도이다.
도 5는 일 실시예에 따른 NMOS 트랜지스터와 하나의 오프셋 전압을 사용시 온도 변화에 따른 전류 변화 및 저항 변화를 도시한 그래프이다.
도 6은 일 실시예에 따른 두 개의 오프셋 전압을 사용하여 구성한 저항을 구현하기 위한 장치의 회로도이다.
도 7은 일 실시예에 따른 PMOS 트랜지스터, NMOS 트랜지스터, 및 두 개의 오프셋 전압을 사용하여 구성한 저항을 구현하기 위한 장치의 회로도이다.
도 8은 일 실시예에 따른 PMOS 트랜지스터, NMOS 트랜지스터, 및 두 개의 오프셋 전압을 사용시 온도 변화에 따른 전류 변화 및 저항 변화를 도시한 그래프이다.
실시예들에 대한 특정한 구조적 또는 기능적 설명들은 단지 예시를 위한 목적으로 개시된 것으로서, 다양한 형태로 변경되어 구현될 수 있다. 따라서, 실제 구현되는 형태는 개시된 특정 실시예로만 한정되는 것이 아니며, 본 명세서의 범위는 실시예들로 설명한 기술적 사상에 포함되는 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어를 다양한 구성요소들을 설명하는데 사용될 수 있지만, 이런 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 해석되어야 한다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설명된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함으로 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 해당 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 실시예들을 첨부된 도면들을 참조하여 상세하게 설명한다. 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조 부호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 일 실시예에 따른 하나의 오프셋 전압을 사용하여 구성한 저항을 구현하기 위한 장치의 회로도이다.
NMOS 트랜지스터를 기준으로, 트랜지스터의 게이트 -소스 전압에 따라서 트랜지스터에 흐르는 드레인 전류 ID는 트랜지스터가 비 포화 영역에 있을 때 다음과 같이 표현된다.
여기서 은 전자의 이동속도, 산화 커패시턴스, W는 채널의 너비, L은 채널의 길이, 는 트랜지스터의 게이트-소스 전압, 는 트랜지스터의 드레인- 소스 전압, 는 트랜지스터의 문턱 전압을 의미한다.
트랜지스터가 포화 영역에 도달했을 때, 전류는 다음과 같이 표현된다.
그리고 이 때 << 2 인 조건하에, 트랜지스터의 on-저항은 다음과 같이 표현된다.
온도가 올라가면 트랜지스터의 문턱 전압이 감소하므로 on 저항은 감소한다.
PMOS 트랜지스터의 경우는 NMOS 트랜지스터와 반대로 on 저항이 증가하게 된다.
이와 같이 온도 변화에 따라 트랜지스터의 저항 변화가 있으므로, 집적회로에서 온도 변화에 둔감한 저항을 구현할 필요가 있다.
도 1을 참조하면, 저항을 구현하기 위한 장치는 제1 트랜지스터(110), 제2 트랜지스터(120), 및 오프셋 전압 생성 회로부(130)을 포함할 수 있다.
제1 트랜지스터(110)는 제2 트랜지스터(120)와 직렬로 연결되어 제1 노드를 형성할 수 있다. 오프셋 전압 생성 회로부(130)은 제1 트랜지스터(110)의 게이트 단자 및 제2 트랜지스터 (120)의 게이트 단자에 제1 노드의 전압과 오프셋 전압(140)만큼 차이가 나는 게이트 전압을 인가하여 제1 노드의 전압과 제1 트랜지스터(110)의 게이트 단자 전압 및 제2 트랜지스터 (120)의 게이트 단자 전압의 차이를 일정하게 유지할 수 있다. 이 때 제1 트랜지스터(110)의 바디 단자는 제1 트랜지스터(110)의 소스 단자 또는 드레인 단자에 연결될 수 있고, 제2 트랜지스터(120)의 바디 단자는 제2 트랜지스터(120)의 소스 단자 또는 드레인 단자에 연결될 수 있다. t1 노드 또는 t2 노드에서 전압의 변동이 발생하는 경우, 이에 따라 Vm 노드의 전압 값도 변동하게 되나, MOS1과 MOS2의 게이트/소스 간 전압 차이는 Voff로 유지되게 된다. 이러한 전압 변화는 제1 노드에 반영되고 이어서 제1 트랜지스터(110)의 게이트 전압 및 제2 트랜지스터(120)의 게이트 전압에도 반영이 되므로, 제1 노드의 전압과 제1 트랜지스터(110)의 게이트 전압 및 제2 트랜지스터(120)의 전압 차이는 항상 오프셋 전압(140)만큼 유지될 수 있다. 따라서 등가저항을 일정하게 유지할 수 있다.
도 2a는 일 실시예에 따른 PMOS 트랜지스터와 하나의 오프셋 전압을 사용하여 구성한 저항을 구현하기 위한 장치의 회로도이다.
도 2a를 참조하면, 저항을 구현하기 위한 장치는 제1 트랜지스터(210), 제2 트랜지스터(220), 및 오프셋 전압 생성 회로부(230)를 포함할 수 있다.
제1 트랜지스터(210)와 제2 트랜지스터(220)는 PMOS 트랜지스터일 수 있다. 제1 트랜지스터(210)는 제2 트랜지스터(220)와 직렬로 연결되어 제1 노드를 형성할 수 있다. 오프셋 전압 생성 회로부(230)는 제1 트랜지스터(210)의 게이트 단자 및 제2 트랜지스터 (220)의 게이트 단자에 제1 노드의 전압과 오프셋 전압(240)만큼 차이가 나는 게이트 전압을 인가하여 제1 노드의 전압과 제1 트랜지스터(210)의 게이트 단자 전압 및 제2 트랜지스터 (220)의 게이트 단자 전압의 차이를 일정하게 유지할 수 있다. 이 때 제1 트랜지스터(210)의 바디 단자는 제1 트랜지스터(210)의 소스 단자 또는 드레인 단자에 연결될 수 있고, 제2 트랜지스터(220)의 바디 단자는 제2 트랜지스터(220)의 소스 단자 또는 드레인 단자에 연결될 수 있다. 제1 트랜지스터(210) 및 제2 트랜지스터(220)이 직렬로 연결되어 형성된 제1 노드의 전압보다 제1 트랜지스터(210)의 게이트 단자 전압 및 제2 트랜지스터 (220)의 게이트 단자 전압이 오프셋 전압(240)만큼 낮을 수 있다.
도 2b는 일 실시예에 따른 PMOS 트랜지스터와 하나의 오프셋 전압을 사용시 오프셋 전압 생성 회로부의 구성을 나타낸 회로도이다.
도 2b를 참조하면, 오프셋 전압 생성 회로부는 NMOS 트랜지스터에 해당하는 제3 트랜지스터(250), 및 제3 트랜지스터(250)의 소스 단자와 그라운드 단자에 연결된 정전류원(260)을 포함할 수 있다. 제3 트랜지스터(250)의 드레인 단자에는 기준 전압이 공급되고, 제2 트랜지스터의 게이트 단자와 소스 단자 사이의 전압 차이를 오프셋 전압(270)으로서 생성할 수 있다. 제3 트랜지스터(250)의 게이트 단자는 제1 노드에 연결될 수 있고, 제3 트랜지스터(250)의 소스 단자는 제1 트랜지스터 및 제2 트랜지스터의 게이트 단자에 연결될 수 있다. 정전류원 전류가 흐르는 제3 트랜지스터의 게이트 단자와 제3 트랜지스터의 게이트 단자 사이에는 오프셋 전압(270)만큼의 전압차이가 있을 수 있다. 제3 트랜지스터의 바디 단자는 제3 트랜지스터의 소스 단자와 연결될 수 있다. 온도에 따른 저항의 변동성은 온도 상승에 대해 전류가 증가하는 특정(PTAT, Proportional To Absolute Temperature)을 가지는 전류를 인가하여 보상 가능 할 수 있다.
도 3은 일 실시예에 따른 PMOS(P-channel metal oxide semiconductor) 트랜지스터와 하나의 오프셋 전압을 사용시 온도 변화에 따른 전류 변화 및 저항 변화를 도시한 그래프이다. 도 3(a)를 참조하면, 온도에 따른 정전류원 전류의 변화를 알 수 있다. 온도 상승에도 일정한 정전류원 전류(310) 인가 시, 온도 상승에 대해 트랜지스터 저항 값(320)이 증가하는 것을 확인할 수 있다. 온도 상승에 대해 감소하는 정전류원 전류(330) 인가 시, 온도 상승에 대해 트랜지스터 저항 값(340)이 온도 상승에도 일정한 정전류원 전류(310) 인가 시 보다 더 크게 증가하는 것을 확인할 수 있다. 온도 상승에 대해 증가하는 정전류원(350) 인가 시, 온도 상승에 대해 트랜지스터 저항 값(360)이 온도 상승에도 거의 일정하게 유지되는 것을 확인할 수 있다. 이는 온도 상승에 대해 PMOS 트랜지스터의 저항 값이 증가하는 데 정전류원 전류를 온도 상승에 대해서 증가하도록 하여 온도 변동에 둔감한 저항 특성을 얻을 수 있음을 보여준다.
도 4a는 일 실시예에 따른 NMOS 트랜지스터와 하나의 오프셋 전압을 사용하여 구성한 저항을 구현하기 위한 장치의 회로도이다.
도 4a를 참조하면, 저항을 구현하기 위한 장치는 제1 트랜지스터(410), 제2 트랜지스터(420), 및 오프셋 전압 생성 회로부(430)를 포함할 수 있다.
제1 트랜지스터(410)와 제2 트랜지스터(420)는 NMOS 트랜지스터일 수 있다. 제1 트랜지스터(410)는 제2 트랜지스터(420)와 직렬로 연결되어 제1 노드를 형성할 수 있다. 오프셋 전압 생성 회로부(430)는 제1 트랜지스터(410)의 게이트 단자 및 제2 트랜지스터(420)의 게이트 단자에 제1 노드의 전압과 오프셋 전압(440)만큼 차이가 나는 게이트 전압을 인가하여 제1 노드의 전압과 제1 트랜지스터(410)의 게이트 단자 전압 및 제2 트랜지스터(420)의 게이트 단자 전압의 차이를 일정하게 유지할 수 있다. 이 때 제1 트랜지스터(410)의 바디 단자는 제1 트랜지스터(410)의 소스 단자 또는 드레인 단자에 연결될 수 있고, 제2 트랜지스터(420)의 바디 단자는 제2 트랜지스터(420)의 소스 단자 또는 드레인 단자에 연결될 수 있다. 이때 오프셋 전압(440)은 음수로, 제1 트랜지스터(410) 및 제2 트랜지스터(420)이 직렬로 연결되어 형성된 제1 노드의 전압보다 제1 트랜지스터(410)의 게이트 단자 전압 및 제2 트랜지스터 (420)의 게이트 단자 전압이 오프셋 전압(440)만큼 높을 수 있다.
도 4b는 일 실시예에 따른 NMOS 트랜지스터와 하나의 오프셋 전압을 사용시 오프셋 전압의 구성을 나타낸 회로도이다.
도 4b를 참조하면, 오프셋 전압 생성 회로부는 PMOS 트랜지스터에 해당하는 제3 트랜지스터(450), 및 제3 트랜지스터(450)의 소스 단자와 기준 전압에 연결된 정전류원(460)을 포함할 수 있다. 제3 트랜지스터(450)의 드레인 단자에는 기준 전압이 공급되고, 제2 트랜지스터의 게이트 단자와 소스 단자 사이의 전압 차이를 오프셋 전압(470)으로서 생성할 수 있다. 제3 트랜지스터(450)의 게이트 단자는 제1 노드에 연결될 수 있고, 제3 트랜지스터(450)의 드레인 단자는 제1 트랜지스터 및 제2 트랜지스터의 게이트 단자에 연결될 수 있다. 정전류원 전류가 흐르는 제3 트랜지스터(450)의 게이트 단자와 제3 트랜지스터(450)의 게이트 단자 사이에는 오프셋 전압(470)만큼의 전압차이가 있을 수 있다. 제3 트랜지스터의 바디 단자는 제3 트랜지스터의 드레인 단자와 연결될 수 있다. 온도에 따른 저항의 변동성은 온도 상승에 대해 전류가 감소하는 특성(CTAT, Complementary To Absolute Temperature)을 가지는 전류를 인가하여 보상 가능 할 수 있다.
도 5는 일 실시예에 따른 NMOS(N-channel metal oxide semiconductor) 트랜지스터와 하나의 오프셋 전압을 사용시 온도 변화에 따른 전류 변화 및 저항 변화를 도시한 그래프이다.
도 5(a)를 참조하면, 온도에 따른 정전류원 전류의 변화를 알 수 있다.
온도 상승에도 일정한 정전류원 전류(510) 인가 시, 온도 상승에 대해 트랜지스터 저항 값(520)이 감소하는 것을 확인할 수 있다. 온도 상승에 대해 증가하는 정전류원 전류(530) 인가 시, 온도 상승에 대해 트랜지스터 저항 값(540)이 온도 상승에도 일정한 정전류원 전류(510) 인가 시 보다 더 크게 감소하는 것을 확인할 수 있다. 온도 상승에 대해 감소하는 정전류원(550) 인가 시, 온도 상승에 대해 트랜지스터 저항 값(560)이 온도 상승에도 거의 일정하게 유지되는 것을 확인할 수 있다. 이는 온도 상승에 대해 NMOS 트랜지스터의 저항 값이 감소하는 데 정전류원 전류를 온도 상승에 대해서 감소하도록 하여 온도 변동에 둔감한 저항 특성을 얻을 수 있음을 보여준다.
도 6은 일 실시예에 따른 두 개의 오프셋 전압을 사용하여 구성한 저항을 구현하기 위한 장치의 회로도이다.
도 6을 참조하면, 저항을 구현하기 위한 장치는 제1 트랜지스터(610), 제2 트랜지스터(620), 제1 오프셋 전압 생성 회로부(630), 및 제2 오프셋 전압 생성 회로부(650)를 포함할 수 있다.
제1 트랜지스터(610)는 제2 트랜지스터(620)와 직렬로 연결되어 제1 노드를 형성할 수 있다. 제1 오프셋 전압 생성 회로부(630)는 제1 트랜지스터(610)의 게이트 단자 및 제2 트랜지스터(620)의 게이트 단자에 제1 노드의 전압과 제1 오프셋 전압(640)만큼 차이가 나는 게이트 전압을 인가하여 제1 노드의 전압과 제1 트랜지스터(610)의 게이트 단자 전압 및 제2 트랜지스터 (620)의 게이트 단자 전압의 차이를 일정하게 유지할 수 있다.
제2 오프셋 전압 생성 회로부(650)는 제1 트랜지스터(610)의 바디 단자 및 제2 트랜지스터(620)의 바디 단자에 제1 노드의 전압과 제2 오프셋 전압(660)만큼 차이가 나는 게이트 전압을 인가하여 제1 노드의 전압과 제1 트랜지스터(610)의 바디 단자 전압 및 제2 트랜지스터 (620)의 바디 단자 전압의 차이를 일정하게 유지할 수 있다.
제1 트랜지스터(610) 및 제2 트랜지스터(620)이 PMOS 트랜지스터인 경우, 제1 트랜지스터(610) 및 제2 트랜지스터(620)가 직렬로 연결되어 형성된 제1 노드의 전압보다 제1 트랜지스터(610)의 게이트 단자 전압 및 제2 트랜지스터(620)의 게이트 단자 전압이 제1 오프셋 전압(640)만큼 낮을 수 있다.
제1 트랜지스터(610) 및 제2 트랜지스터(620)이 NMOS 트랜지스터인 경우 제1 오프셋 전압(640)은 제1 트랜지스터(610) 및 제2 트랜지스터(620)가 직렬로 연결되어 형성된 제1 노드의 전압보다 제1 트랜지스터(610)의 게이트 단자 전압 및 제2 트랜지스터(620)의 게이트 단자 전압이 제1 오프셋 전압(640)만큼 높을 수 있다. 일 실시예에서, 제1 노드를 기준으로, 제1 오프셋 전압이 양수이면 상기 제2 오프셋 전압은 음수이고, 제1 오프셋 전압이 음수이면, 제2 오프셋 전압은 양수일 수 있다.
t1 노드 또는 t2 노드에 전압 변동이 발생하는 경우, 이러한 전압 변화는 제1 노드에 반영되고 이어서 제1 트랜지스터(610)의 게이트 전압, 제2 트랜지스터(620)의 게이트 전압, 제1 트랜지스터(610)의 바디 전압, 및 제2 트랜지스터(620)의 바디 전압에도 반영이 되므로, 제1 노드의 전압과 제1 트랜지스터(610)의 게이트 전압 및 제2 트랜지스터(620)의 게이트 전압 차이는 항상 제1 오프셋 전압(640) 만큼 유지될 수 있다. 또한 제1 노드의 전압과 제1 트랜지스터(610)의 바디 전압 및 제2 트랜지스터(620)의 바디 전압 차이는 항상 제2 오프셋 전압(660) 만큼 유지될 수 있다. 따라서 등가 저항을 일정하게 유지할 수 있다.
도 7은 일 실시예에 따른 PMOS 트랜지스터, NMOS 트랜지스터, 및 두 개의 오프셋 전압을 사용하여 구성한 저항을 구현하기 위한 장치의 회로도이다.
도 7을 참조하면, 저항을 구현하기 위한 장치는 제1 PMOS 트랜지스터(710), 제2 PMOS 트랜지스터(720), 제1 오프셋 전압 생성 회로부(730), 제1 NMOS 트랜지스터(750), 제2 NMOS 트랜지스터(760), 및 제2 오프셋 전압 생성 회로부(770)를 포함할 수 있다.
제1 PMOS 트랜지스터(710)은 제2 PMOS 트랜지스터(720)와 직렬로 연결되어 제1 노드를 형성할 수 있다. 제1 오프셋 전압 생성 회로부(730)는 제1 PMOS 트랜지스터(710)의 게이트 단자 및 제2 PMOS 트랜지스터(720)의 게이트 단자에 제1 노드의 전압과 제1 오프셋 전압(740)만큼 차이가 나는 게이트 전압을 인가하여 제1 노드의 전압과 제1 PMOS 트랜지스터(710)의 게이트 단자 및 제2 PMOS 트랜지스터(720)의 게이트 단자 전압의 차이를 일정하게 유지할 수 있다. 이 때, 제1 PMOS 트랜지스터(710)의 바디 단자는 제1 PMOS 트랜지스터(710)의 소스 단자 또는 드레인 단자에 연결될 수 있고, 제2 PMOS 트랜지스터(720)의 바디 단자는 제2 PMOS 트랜지스터(720)의 소스 단자 또는 드레인 단자에 연결될 수 있다.
제1 NMOS 트랜지스터(750)는 제1 PMOS 트랜지스터와 병렬로 연결되고, 제2 NMOS 트랜지스터(760)와 직렬로 연결되어 제2 노드를 형성할 수 있다. 제2 NMOS 트랜지스터는 제2 PMOS 트랜지스터와 병렬로 연결될 수 있다. 제2 오프셋 전압 생성 회로부(770)는 제1 NMOS 트랜지스터(750)의 게이트 단자 및 제2 NMOS 트랜지스터(760)의 게이트 단자에 제2 노드의 전압과 제2 오프셋 전압(780)만큼 차이가 나는 게이트 전압을 인가하여 제2 노드의 전압과 제1 NMOS 트랜지스터(750)의 게이트 단자 및 제2 NMOS 트랜지스터(760)의 게이트 단자 전압의 차이를 일정하게 유지할 수 있다. 이 때, 제1 NMOS 트랜지스터(750)의 바디 단자는 제1 NMOS 트랜지스터(750)의 소스 단자 또는 드레인 단자에 연결될 수 있고, 제2 NMOS 트랜지스터(760)의 바디 단자는 제2 NMOS 트랜지스터(760)의 소스 단자 또는 드레인 단자에 연결될 수 있다.
t1 노드 또는 t2 노드에 전압 변동이 발생하는 경우, 제1 PMOS 트랜지스터(710), 제2 PMOS 트랜지스터(720), 제1 NMOS 트랜지스터(750), 제2 NMOS 트랜지스터(760)에 전압 변화가 생길 수 있다. 이러한 전압 변화는 제1 노드 및 제2 노드에 반영되고 제1 PMOS 트랜지스터(710)의 게이트 전압. 제2 PMOS 트랜지스터(720)의 게이트 전압, 제1 NMOS 트랜지스터(750)의 게이트 전압, 및 제2 NMOS 트랜지스터(760)의 게이트 전압에 반영된다. 따라서, 제1 노드와 제1 PMOS 트랜지스터(710)의 게이트 전압. 및 제2 PMOS 트랜지스터(720)의 게이트 전압 차이와 제2 노드와 제1 NMOS 트랜지스터(750)의 게이트 전압. 및 제2 NMOS 트랜지스터(760)의 게이트 전압 차이는 각각 제1 오프셋 전압(740) 및 제2 오프셋 전압(770) 만큼 유지될 수 있다. 따라서 등가저항을 일정하게 유지할 수 있다.
도 8은 일 실시예에 따른 PMOS(P-channel metal oxide semiconductor) 트랜지스터, NMOS(N-channel metal oxide semiconductor) 트랜지스터, 및 두 개의 오프셋 전압을 사용시 온도 변화에 따른 전류 변화 및 저항 변화를 도시한 그래프이다.
도 8을 참조하면, 온도에 따른 트랜지스터 저항의 변화를 알 수 있다.
PMOS 트랜지스터로 구현된 저항(810)은 온도가 상승함에 따라 저항이 상승하고, NMOS 트랜지스터로 구현된 저항(820)은 온도가 상승함에 따라 저항이 감소하나 PMOS 트랜지스터, NMOS 트랜지스터, 및 두 개의 오프셋 전압을 사용하여 구현한 저항(830)은 이러한 PMOS 트랜지스터의 특성과 NMOS 트랜지스터의 특성이 서로 보상되어 온도 변화에도 저항 값의 변화가 둔감한 것을 알 수 있다.
이상에서 설명된 실시예들은 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치, 방법 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPGA(field programmable gate array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 소프트웨어 애플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 컨트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 또는 컴퓨터 저장 매체 또는 장치에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있으며 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다.
위에서 설명한 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 또는 복수의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상과 같이 실시예들이 비록 한정된 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 이를 기초로 다양한 기술적 수정 및 변형을 적용할 수 있다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (10)

  1. 저항을 구현하기 위한 회로 장치에 있어서,
    제1 트랜지스터;
    제1 노드에서 상기 제1 트랜지스터와 직렬로 연결된 제2 트랜지스터; 및
    오프셋 전압을 생성하는 오프셋 전압 생성 회로부를 포함하고,
    상기 제1 노드의 전압과 상기 오프셋 전압만큼 차이가 나는 게이트 전압이 상기 제1 트랜지스터의 게이트 단자 및 상기 제2 트랜지스터의 게이트 단자 각각에 공급되고,
    상기 오프셋 전압 생성 회로부는,
    제3 트랜지스터 및 상기 제3 트랜지스터의 소스 단자와 연결된 전류원을 포함하고,
    상기 전류원은,
    온도 상승에 따라 전류를 증가 또는 감소시키는 것에 의해 상기 온도 상승에 따른 상기 제3 트랜지스터의 저항의 변동성을 보상하고,
    상기 오프셋 전압 생성 회로부는,
    상기 제3 트랜지스터의 게이트 단자와 상기 제3 트랜지스터의 소스 단자 사이의 전압 차이를 상기 오프셋 전압으로서 생성하고,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터가 NMOS(N-channel metal oxide semiconductor) 트랜지스터인 경우, 상기 오프셋 전압 생성 회로부는 PMOS(P-channel metal oxide semiconductor) 트랜지스터에 해당하는 제3 트랜지스터 및 상기 제3 트랜지스터의 소스 단자와 기준 전압에 연결된 전류원을 포함하고,
    상기 제3 트랜지스터의 드레인 단자에는 그라운드 단자가 연결되는
    회로 장치.
  2. 제1항에 있어서,
    상기 제1 트랜지스터의 바디 단자는 상기 제1 트랜지스터의 소스 단자 또는 드레인 단자에 연결되고,
    상기 제2 트랜지스터의 바디 단자는 상기 제2 트랜지스터의 소스 단자 또는 드레인 단자에 연결되는,
    회로 장치.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 저항을 구현하기 위한 회로 장치에 있어서,
    제1 트랜지스터;
    제1 노드에서 상기 제1 트랜지스터와 직렬로 연결된 제2 트랜지스터;
    제1 오프셋 전압을 생성하는 제1 오프셋 전압 생성 회로부; 및
    제2 오프셋 전압을 생성하는 제2 오프셋 전압 생성 회로부를 포함하고,
    상기 제1 노드의 전압과 상기 제1 오프셋 전압만큼 차이가 나는 게이트 전압이 상기 제1 트랜지스터의 게이트 단자 및 상기 제2 트랜지스터의 게이트 단자 각각에 공급되고,
    상기 제1 노드의 전압과 상기 제2 오프셋 전압만큼 차이가 나는 바디 전압이 상기 제1 트랜지스터의 바디 단자 및 상기 제2 트랜지스터의 바디 단자 각각에 공급되는,
    회로 장치.
  7. 제6항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는,
    PMOS(P-channel metal oxide semiconductor) 트랜지스터 또는 NMOS(N-channel metal oxide semiconductor) 트랜지스터인,
    회로 장치.
  8. 제7항에 있어서,
    상기 제1 노드를 기준으로,
    상기 제1 오프셋 전압이 양수이면 상기 제2 오프셋 전압은 음수이고,
    상기 제1 오프셋 전압이 음수이면 상기 제2 오프셋 전압은 양수인,
    회로 장치.
  9. 저항을 구현하기 위한 회로 장치에 있어서,
    제1 PMOS 트랜지스터;
    제1 노드에서 상기 제1 PMOS 트랜지스터와 직렬로 연결된 제2 PMOS 트랜지스터; 및
    제1 오프셋 전압을 생성하는 제1 오프셋 전압 생성 회로부;
    상기 제1 PMOS 트랜지스터와 병렬로 연결된 제1 NMOS 트랜지스터;
    제2 노드에서 상기 제1 NMOS 트랜지스터와 직렬로 연결되고, 상기 제2 PMOS 트랜지스터와 병렬로 연결된 제2 NMOS 트랜지스터; 및
    제2 오프셋 전압을 생성하는 제2 오프셋 전압 생성 회로부를 포함하고,
    상기 제1 노드의 전압과 상기 제1 오프셋 전압만큼 차이가 나는 게이트 전압이 상기 제1 PMOS 트랜지스터의 게이트 단자 및 상기 제2 PMOS 트랜지스터의 게이트 단자 각각에 공급되고,
    상기 제2 노드의 전압과 상기 제2 오프셋 전압만큼 차이가 나는 게이트 전압이 상기 제1 NMOS 트랜지스터의 게이트 단자 및 상기 제2 NMOS 트랜지스터의 게이트 단자 각각에 공급되는,
    회로 장치.
  10. 제9항에 있어서,
    상기 제1 오프셋 전압 생성 회로부는
    NMOS 트랜지스터에 해당하는 제3 트랜지스터; 및
    상기 제3 트랜지스터의 소스 단자와 그라운드 단자에 연결된 정전류원을 포함하고,
    상기 제3 트랜지스터의 드레인 단자에는 기준 전압이 공급되고,
    상기 제3 트랜지스터의 게이트 단자와 상기 소스 단자 사이의 전압 차이를 상기 제1 오프셋 전압으로서 생성하고,
    상기 제2 오프셋 전압 생성 회로부는
    PMOS 트랜지스터에 해당하는 제4 트랜지스터; 및
    상기 제4 트랜지스터의 소스 단자와 기준 전압에 연결된 정전류원을 포함하고,
    상기 제4 트랜지스터의 게이트 단자와 상기 소스 단자 사이의 전압 차이를 상기 제2 오프셋 전압으로서 생성하는,
    회로 장치.

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