JP5882397B2 - 負基準電圧発生回路及び負基準電圧発生システム - Google Patents

Description

本発明は、例えばＮＯＲ型フラッシュメモリに用いられ、負の基準電圧を発生する負基準電圧発生回路と、それを用いた負基準電圧発生システムに関する。

図６Ａ及び図６Ｂはそれぞれ、従来例１に係るＮＯＲ型フラッシュメモリセルの縦断面図であって、最大電圧１８Ｖあるいは１０Ｖでファウラ−ノルドハイムのプログラム／消去動作を行うときに必要な電圧関係を示す図である。図６Ａ及び図６Ｂにおいて、１００は半導体基板、１０１はコントロールゲート、１０２はソース、１０３はドレイン、１０４はフローティングゲートである。

例えば、ＮＯＲ型フラッシュメモリはランダムアクセスで高速パフォーマンスを必要としており、図６Ａ及び図６Ｂに示すように、プログラム／消去動作のために、正の高電圧の代わりに、１０Ｖなどの正の中間電圧及び−８Ｖなどの負の中間電圧が用いられる。これら正の中間電圧及び負の中間電圧を用いることにより、周辺回路のためのＭＯＳトランジスタは高電圧トランジスタよりもより高いパフォーマンスを示す。これは、薄いゲート酸化膜及び短いゲート長を用いることができるためである。

正の電圧を発生するために、バンドギャップ基準電圧発生回路が一般によく用いられており、例えばＮＡＮＤ型フラッシュメモリの周辺回路において用いられている。

米国出願公開第２０１２／０２１８０３２号明細書 特開２００９−０１６９２９号公報 特開２００９−０７４９７３号公報 米国出願公開第２００８／００１８３１８明細書 特開平１０−２３９３５７号公報 特開２０００−３３９０４７号公報 特開２００２−３６７３７４号公報 米国出願公開第２０１２／１５５１６８号明細書 国際公開第２００６／０２５０９９号パンフレット 特開２００４−３５０２９０号公報

Comel Stanescu et al., "High PSRR CMOS Voltage Reference for Negative IDOS", Proceedings of 2004 International Semiconductor Conference (CAS 2004), 27th Edition, October 4-6, 2004, in Sinaia, Romania. Oguey et al., "MOS Voltage Reference Based on Polysilicon Gate Work Function Difference", IEEE Journal of Solid-State Circuits, Vol. SC-15, No.3, June 1980.

しかしながら、負電圧を発生するためには、上記のような負電圧を発生するバンドギャップ基準電圧発生回路ではなく、図７及び図８のように上記の正電圧のバンドギャップ基準電圧発生回路を用いて負電圧基準を発生しているのが一般的である。

図７は特許文献１において開示されている、従来例２に係る負電圧発生器２の構成を示す回路図である。図７において、負電圧発生器２は、抵抗Ｒ２１，Ｒ２２と、差動増幅器２０と、チャージポンプ２１とを備えて構成される。ここで、Ｖｄｄは正の電源電圧であり、Ｖｓｓは接地電圧であり、抵抗Ｒ１に印加される正の電源電圧Ｖｐｐは正基準電圧ＰＶｒｅｆに従ってレギュレートされる。図７の負電圧発生器２によって発生される負電圧Ｖｎｅｇは次式で表される。

Ｖｎｅｇ＝−Ｒ２２／Ｒ２１×Ｖｐｐ＋（１＋Ｒ２２／Ｒ２１）×ＰＶｒｅｆ （１）

図８は特許文献２及び３において開示されている、従来例３に係る負電圧発生回路の構成を示す回路図である。図８において、負電圧発生回路は、差動増幅器３１，３２と、ＰチャンネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタという。）Ｐ３１，Ｐ３２と、抵抗Ｒ３１，Ｒ３２と、チャージポンプ３３とを備えて構成される。ここで、Ｖｄｄは正の電源電圧であり、Ｖｓｓは接地電圧である。また、ＰＭＯＳトランジスタＰ３１，Ｐ３２はカレントミラー回路を構成し、それぞれ抵抗Ｒ３１，Ｒ３２に対して同一の基準電流Ｉｒｅｆを流す。図８の負電圧発生回路によって発生される負電圧Ｖｎｅｇは次式で表される。

Ｖｎｅｇ＝−Ｉｒｅｆ×Ｒ３２＋ＰＶｒｅｆ （２）
Ｉｒｅｆ＝ＰＶｒｅｆ／Ｒ３１ （３）

しかし、もし負基準電圧ＮＶｒｅｆを用いることができれば、より正確な負電圧Ｖｎｅｇを発生することができ、回路構成も簡単になると考えられる。負電圧Ｖｎｅｇ＝−１０Ｖを発生するために、もし負基準電圧ＮＶｒｅｆ＝１．０Ｖ±０．１Ｖであるならば、負電圧Ｖｎｅｇは１０Ｖ±１Ｖと誤差１０倍で制御されるので、当該負電圧発生回路はバンドギャップ基準電圧発生回路と同様の正確さ±０．０１Ｖを必要とする。

図９はこの概念を用いた負電圧発生回路の構成例を示す回路図であり、正の基準電圧を用いた正の昇圧電圧発生回路の構成と同じである。図９の負電圧発生回路は、抵抗Ｒ４１，Ｒ４２と、差動増幅器４１と、チャージポンプ４２とを備えて構成される。図９において、分圧回路を構成する抵抗Ｒ４１，Ｒ４２は２つのキャパシタの直列回路で置き換えることができる。ここで、図９の負電圧発生回路によって発生される負電圧は次式で表される。

Ｖｎｅｇ＝（Ｒ４２／Ｒ４１＋１）×ＮＶｒｅｆ （４）

問題はこの負基準電圧ＮＶｒｅｆを精度良く発生する回路の実現であり、図１０は従来例４に係る負基準電圧発生回路の構成を示す回路図である。図１０の負基準電圧発生回路は、正基準電圧ＰＶｒｅｆに基づいて基準電流Ｉｒｅｆを発生する電流源５０と、抵抗Ｒ５１，Ｒ５２と、ＮチャンネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタという。）Ｎ５１，Ｎ５２とを備えて構成される。図１０の負基準電圧発生回路により発生される負基準電圧ＮＶｒｅｆは次式で表される。

ＮＶｒｅｆ＝Ｉｒｅｆ×Ｒ５２ （５）

図１１は従来例５に係る負基準電圧発生回路の構成を示す回路図である。図１１の負基準電圧発生回路は、抵抗Ｒ６１，Ｒ６２と、差動増幅器６０とを備えて構成される。図１１の負基準電圧発生回路により発生される負基準電圧ＮＶｒｅｆは次式で表される。

ＮＶｒｅｆ＝−ＰＶｒｅｆ×Ｒ６２／Ｒ６１ （６）

以上の従来例に係る制御回路では、負基準電圧は正基準電圧ＰＶｒｅｆから得られ、正基準電圧ＰＶｒｅｆの精度に加えていくらかの誤差が加わるという問題点があった。当該従来例に係る制御回路は以下の２つのタイプに分類される。

（タイプ１（図１０））正基準電圧ＰＶｒｅｆから基準電流Ｉｒｅｆを発生して、基準電流Ｉｒｅｆに基づいて負基準電圧ＮＶｒｅｆをＩｒｅｆ・Ｒとして発生する（例えば特許文献４参照）。この場合、カレントミラーを使用するので、動作条件が全く同じではないので、さらに誤差が加わり、さらに余分な差動増幅器のオフセットが加わることになる。

（タイプ２（図１１））正基準電圧ＰＶｒｅｆと、負基準電圧ＮＶｒｅｆとの比較する回路であって、アンテナ電源からの正基準電圧ＰＶｒｅｆを用いて反転した負基準電圧ＮＶｒｅｆを発生する。この場合は、正基準電圧ＰＶｒｅｆを電源として使うので、その発生での誤差及び電流を引くことによる電圧降下の誤差が加わる。

さらに、特許文献１０において、トリミング回路が不要なバンドギャップ電圧基準発生器を提供するために、基準電圧発生器ユニットを用いているが、バンドギャップ電圧基準発生器を実現するためにダイオードの熱検知回路を必要とし、回路構成が複雑となるという問題点があった。なお、当該バンドギャップ電圧基準発生器は、例えば１．２５Ｖの正基準電圧発生器であり、負基準電圧を発生するものではない。

本発明の目的は以上の問題点を解決し、従来技術に比較して高精度で負基準電圧を発生することができ、しかも回路構成が簡単な負基準電圧発生回路及び負基準電圧発生システムを提供することにある。

本発明に係る負基準電圧発生回路は、
接地電圧又は当該接地電圧よりも低い第１の負電圧のノードと、上記第１の負電圧よりも低い所定の第２の負電圧のノードとの間に接続されたクランプ型基準電圧回路であって、
（１）第１の抵抗と、互いに並列に接続された複数の第１のＰＭＯＳトランジスタと、第２の抵抗とが直列に接続された第１の回路と、
（２）第２のＰＭＯＳトランジスタと、第３の抵抗とが直列に接続された第２の回路とを
並列に接続して構成され、上記第１の抵抗及び第２のＰＭＯＳトランジスタが上記第１の負電圧のノードに接続されかつ上記第２の抵抗及び上記第３の抵抗が上記第２の負電圧に接続されたクランプ型基準電圧回路と、
上記複数の第１のＰＭＯＳトランジスタのゲート及び上記第２のＰＭＯＳトランジスタのゲートに接続される出力端子を有する差動増幅器であって、上記複数の第１のＰＭＯＳトランジスタのドレインと上記第２の抵抗との間のノード電圧と、上記第２のＰＭＯＳトランジスタのドレインと上記第３の抵抗との間のノード電圧との差電圧を差動増幅して所定の負基準電圧を出力する差動増幅器とを備えることを特徴とする。

上記負基準電圧発生回路において、上記複数の第１のＰＭＯＳトランジスタと、上記第２のＰＭＯＳトランジスタは互いに実質的に同一のサイズを有することを特徴とする。

また、上記負基準電圧発生回路において、上記クランプ型基準電圧回路は、
接地電圧と上記第１の負電圧のノードとの間に挿入される第４の抵抗と、
上記第２の抵抗と上記第３の抵抗との接続点と、第２の負電圧のノードの負電圧よりも低い負電圧を有する第３の負電圧のノードとの間に挿入される第５の抵抗とをさらに備えることを特徴とする。

さらに、上記負基準電圧発生回路において、上記差動増幅器から出力される負基準電圧を緩衝増幅して出力するバッファアンプをさらに備え、
上記複数の第１のＰＭＯＳトランジスタのゲート及び上記第２のＰＭＯＳトランジスタのゲートは、上記差動増幅器の出力端子に代えて、上記バッファアンプの出力端子に接続されることを特徴とする。

またさらに、上記負基準電圧発生回路において、上記第２の抵抗及び上記第３の抵抗はそれぞれ、ダイオード接続されたＭＯＳトランジスタにより形成されたことを特徴とする。

本発明に係る負基準電圧発生システムは、
正基準電圧に基づいて、もしくは所定の制御信号に応答して、負電圧を発生する負電圧発生器を備え、
上記発生された負電圧を上記第２の負電圧又は上記第３の負電圧として負基準電圧を発生する請求項１〜５のうちのいずれか１つに記載の負基準電圧発生回路とを備えることを特徴とする。

上記負基準電圧発生システムにおいて、上記負基準電圧発生回路により発生された負基準電圧を別の負基準電圧に電圧変換して出力するトリミング回路をさらに備えることを特徴とする。

また、上記負基準電圧発生システムにおいて、電源オン時に所定の負電圧を上記複数の第１のＰＭＯＳトランジスタのドレインに印加するスターター回路をさらに備えることを特徴とする。

従って、本発明に係る負基準電圧発生回路及び負基準電圧発生システムによれば、従来技術に比較して高精度で負基準電圧を発生することができ、しかも回路構成が簡単な負基準電圧発生回路及び負基準電圧発生システムを提供できる。

本発明の一実施形態に係る負基準電圧発生回路１の構成を示す回路図である。 図２の負基準電圧発生回路１の実際の例を示す回路図である。 図１の負基準電圧発生回路１を用いた負基準電圧発生システムの構成を示す回路図である。 図３Ａの負基準電圧発生システムの変形例の構成を示す回路図である。 図１の負基準電圧発生回路１の基本回路を示す回路図である。 図４の基本回路に周辺回路を加えた応用回路を示す回路図である。 従来例１に係るＮＯＲ型フラッシュメモリセルの縦断面図であって、最大電圧１８Ｖでファウラ−ノルドハイムのプログラム／消去動作を行うときに必要な電圧関係を示す図である。 従来例１に係るＮＯＲ型フラッシュメモリセルの縦断面図であって、最大電圧１０Ｖでファウラ−ノルドハイムのプログラム／消去動作を行うときに必要な電圧関係を示す図である。 従来例２に係る負電圧発生回路の構成を示す回路図である。 従来例３に係る負電圧発生回路の構成を示す回路図である。 負基準電圧を用いた負電圧発生回路の構成例を示す回路図である。 従来例４に係る負基準電圧発生回路の構成を示す回路図である。 従来例５に係る負基準電圧発生回路の構成を示す回路図である。

以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。

図１は本発明の一実施形態に係る負基準電圧発生回路１の構成を示す回路図である。図１の負基準電圧発生回路１は、クランプ型基準電圧回路５と、例えばオペアンプで構成される差動増幅器１０と、バッファアンプ６とを備えて構成される。ここで、クランプ型基準電圧回路５は、抵抗Ｒｄ，Ｒ０，Ｒ１，Ｒ２と、複数ｍ個のＰＭＯＳトランジスタＰ１−１〜Ｐ１−ｍが並列に接続されたトランジスタ回路ＣＰ１と、ＰＭＯＳトランジスタＰ２とを備えて構成される。ここで、トランジスタ回路ＣＰ１において、ＰＭＯＳトランジスタＰ１−１〜Ｐ１−ｍの各対応する電極は互いに接続され、ＰＭＯＳトランジスタＰ１−１〜Ｐ１−ｍ，Ｐ２は好ましくは、互いに実質的に同一のサイズで形成される。Ｖｓｓは接地電圧（＝０Ｖ）であり、Ｖｎｎは負電圧源の所定の負電圧である。

図１において、抵抗Ｒｄは安定レベルの調整用の抵抗であって、抵抗Ｒｄの一端は接地電圧Ｖｓｓに接続され、その他端はノードＮ０に接続される。ノードＮ０は、負基準電圧の安定化のための抵抗Ｒ０を介してノードＮ４に接続される。ノードＮ４は、トランジスタ回路ＣＰ１のＰＭＯＳトランジスタＰ１−１〜Ｐ１−ｍの各ソースに接続され、ＰＭＯＳトランジスタＰ１−１〜Ｐ１−ｍの各ドレインはノードＮ１に接続される。ＰＭＯＳトランジスタＰ１−１〜Ｐ１−ｍの各ゲート及びＰＭＯＳトランジスタＰ２のゲートはともに接続されて、ノードＮ５に接続される。ノードＮ１は抵抗Ｒ１を介してノードＮ３に接続される。また、ノードＮ０はＰＭＯＳトランジスタＰ２のソースに接続され、そのドレインはノードＮ２及び抵抗Ｒ２を介してノードＮ３に接続される。ここで、ノードＮ１の電圧は差動増幅器１０の非反転入力端子に印加され、ノードＮ２の電圧は差動増幅器１０の反転入力端子に印加される。差動増幅器１０は入力される２つの電圧の差電圧を差動増幅して出力する。

差動増幅器１０には、負電圧源の所定の負電圧Ｖｎｎ及び接地電圧Ｖｓｓが接続され、差動増幅器１０の出力端子はＰＭＯＳトランジスタＰ３のゲートに接続される。ＰＭＯＳトランジスタＰ３のソースは接地電圧Ｖｓｓに接続され、そのドレインはノードＮ５及び抵抗Ｒ３を介してノードＮ３に接続され、ノードＮ３は負電圧源の負電圧Ｖｎｎに接続される。

図２は図１の負基準電圧発生回路１の実際の回路例を示す回路図である。図２の回路は、図１の回路と比較して以下の点が異なる。
（１）差動増幅器１０は、ＰＭＯＳトランジスタＰ１１，Ｐ１２と、ＮＭＯＳトランジスタＮ１１，Ｎ１２と、抵抗Ｒ１１とを備えて構成される。
（２）抵抗Ｒ１は、ドレインとゲートが接続された、いわゆる「ダイオード接続」されたＮＭＯＳトランジスタＮ２１と抵抗Ｒｓとで置き換えられる。
（３）抵抗Ｒ２は、ドレインとゲートが接続された、いわゆる「ダイオード接続」されたＮＭＯＳトランジスタＮ２２と抵抗Ｒｓとで置き換えられる。
（４）キャパシタＣｃと抵抗Ｒｃの直列回路にてなる位相補償回路４が、差動増幅器１０の出力端子とノードＮ５との間に接続される。

なお、ＮＭＯＳトランジスタＮ２１及びＮ２２はＰ基板の場合はトリプルウェル構造が必要で、またＮＭＯＳトランジスタでなくＰＭＯＳトランジスタで構成することもできる。すなわち、ダイオード接続されたＭＯＳトランジスタで構成してもよい。

以上のように構成された図１及び図２の負基準電圧発生回路では、複数ｍ個のＰＭＯＳトランジスタＰ１−１〜Ｐ１−ｍを並列に接続されてなるトランジスタ回路ＣＰ１のドレイン−ソース間電圧と抵抗Ｒ０の電圧によりノードＮ１の電圧が決まり、ＰＭＯＳトランジスタＰ２のドレイン−ソース間電圧によりノードＮ２の電圧が決まる。これらの電圧を差動増幅器１０により検出し、ＰＭＯＳトランジスタＰ３と抵抗Ｒ３からなるバッファアンプ６により緩衝増幅してＰＭＯＳトランジスタＰ１−１〜Ｐ１−ｍ，Ｐ２のゲートに帰還する帰還の制御ループにより、ノードＮ１とＮ２の電圧は同電位に制御されるが、このときノードＮ５の電圧すなわち負基準電圧ＮＶｒｅｆは電源電圧に依存しない一定値となる。この電圧はＰＭＯＳトランジスタの特性に依存するが、抵抗Ｒ０、Ｒｄ及びＰＭＯＳトランジスタの寸法を適切に選ぶことにより温度依存性を打消し極小とすることができ、これが非常に重要である。

本実施形態では、新規なＭＯＳ基準電圧発生回路により負基準電圧ＮＶｒｅｆを発生しており、負電圧源の負電圧Ｖｎｎ（＜ＮＶｒｅｆ）が発生され（｜Ｖｎｎ｜＞｜ＮＶｒｅｆ｜）、当該ＭＯＳ基準電圧発生回路は、負電圧源の負電圧Ｖｎｎと接地電圧Ｖｓｓとを用いて動作する。ここで、負電圧源の負電圧Ｖｎｎは、従来技術に係る負電圧制御回路により、例えば負電圧のチャージポンプを用いて制御される。

図３Ａは図１の負基準電圧発生回路１を用いた負基準電圧発生システムの構成を示す回路図である。図３Ａにおいて、負基準電圧発生システムは、
（１）特許文献１において開示された従来技術に係る回路であって、正の電源電圧Ｖｐｐに基づいて、所定の負電圧Ｖｎｎを発生する図７の負電圧発生器２と、
（２）負電圧Ｖｎｎと、接地電圧Ｖｓｓとを用いて所定の負基準電圧ＮＶｒｅｆを発生する、実施形態に係る図１の負基準電圧発生回路１と、
（３）正の電源電圧Ｖｄｄと接地電圧Ｖｓｓとを用いて、電源オン時にクランプ型基準電圧回路５のトランジスタ回路ＣＰ１をすぐに動作状態にするためにノードＮ１に印加すべき所定の負電圧Ｖｓｎを発生するスターター回路７と、
（４）負基準電圧発生回路１から出力される負基準電圧ＮＶｒｅｆを所定の負基準電圧ＮＶｒｅｆ１（ＮＶｒｅｆ１＞ＮＶｒｅｆ又はＮＶｒｅｆ１＜ＮＶｒｅｆ）に電圧変換するトリミング回路３とを備えて構成される。

なお、図３Ａの負基準電圧発生回路１は、図１の回路に比較して、抵抗Ｒｓをさらに備える。また、負電圧発生器２は、抵抗Ｒ２１，Ｒ２２と、差動増幅器２０と、チャージポンプ２１とを備えて構成される。なお、スターター回路７については必要に応じて設けなくてもよい。

図３Ｂは図３Ａの負基準電圧発生システムの変形例の構成を示す回路図である。変形例に係る図３Ｂにおいて、図３Ａに比較して、負電圧発生器２に代えて、負電圧発生器２Ａで構成したことを特徴としている。図３Ｂにおいて、負電圧発生器２Ａは、単純に、所定の制御信号であるイネーブル信号Ｅｎａｂｌｅに応答して負電圧Ｖｎｎを発生するチャージポンプ２１のみで構成される。この場合は、電源電圧とクロック周波数及び負基準電圧発生回路１の消費電流で決まる負電圧により負電圧Ｖｎｎは決まるが、一般に負電圧Ｖｎｎは−２〜−３Ｖで充分なので、この半導体デバイスの電源電圧を１．８Ｖあるいは３．０Ｖとすると、チャージポンプ２１の出力電圧もさほどに広範囲にならないので、負基準電圧ＮＶｒｅｆに影響はない。また、所定の時間後に負基準電圧を参照することでスターター回路７を省略できる。

図４は図１の負基準電圧発生回路１の基本回路を示す回路図であり、本発明の基本概念を示す回路図である。図４の基本回路は、図１の負基準電圧発生回路１に比較して、以下の点が異なる。
（１）抵抗Ｒｄを設けない。すなわち、本発明では、抵抗Ｒｄを設けなくてもよい。
（２）バッファアンプ６を設けない。すなわち、本発明では、バッファアンプ６を設けなくてもよい。

なお、差動増幅器１０への供給電圧をＶ１，Ｖ２とする。図４の基本回路において、以下の基本条件を満たす必要がある。なお、０Ｖは接地電圧を指す。

Ｖ１≧０Ｖ （７）
Ｖ２＜０ＶでかつＶ２＜ＶＮ０ （８）
ＶＮ０≦０Ｖ （９）
ＶＮ３＜ＶＮ０ （１０）

図４の基本回路において、以下の追加条件を設定してもよい。

Ｖ１＝０Ｖ又はＶｄｄ （１１）
ＶＮ０＝０Ｖ （１２）
ノードＮ０は抵抗Ｒｄ（図１、図３、図５）を介してＶ０＝０Ｖのノードに接続されてもよい。
ＶＮ３≦−１Ｖ （１３）

電圧ＶＮ３はチャージポンプ２１から供給されてもよい（図３）。
ノードＮ３は抵抗Ｒｓを介してＮ３（その電圧Ｖ３＜０Ｖ）に接続されてもよい。
ノードＮ３の電圧ＶＮ３はチャージポンプ２１（図３）によって制御されてもよい。
抵抗Ｒ１，Ｒ２はダイオード接続のＭＯＳトランジスタで構成してもよい。
図３のスターター回路７をさらに備えてもよい。
発生した負基準電圧ＮＶｒｅｆをトリミング回路に出力してもよい。

図５は図４の基本回路に周辺回路を加えた応用回路を示す回路図である。図５の応答回路は、図３の負基準電圧発生回路１と同様の構成を有する。図４の基本回路において、以下の基本条件を満たす必要がある。なお、０Ｖは接地電圧を指す。

Ｖ０＝０Ｖ （１４）
Ｖ１≧０Ｖ （１５）
Ｖ２≦−１Ｖ （１６）
Ｖ３≦−１Ｖ （１７）

図５の応用回路において、以下の追加条件を設定してもよい。

Ｖ１＝０Ｖ又はＶｄｄ （１８）
Ｖ２＝Ｖ３ （１９）

電圧Ｖ２，Ｖ３はチャージポンプ２１（図３）から供給されてもよい。
電圧Ｖ２，Ｖ３はチャージポンプ２１（図３）により制御されてもよい。
抵抗Ｒ１，Ｒ２はダイオード接続のＭＯＳトランジスタで構成してもよい。
図３のスターター回路７をさらに備えてもよい。
発生した負基準電圧ＮＶｒｅｆをトリミング回路に出力してもよい。

以上のように構成された本実施形態に係る負基準電圧発生回路１を試作して従来例の回路と比較して結果を以下の表１に示す。

表１から明らかなように、本実施形態に係る負基準電圧発生回路１によれば、トランジスタのバラツキの場合は、従来例のオペアンプ型の回路とほぼ同様に、より小さい負電圧のバラツキを有するが、温度変化については、従来例に比較して大幅に負電圧のバラツキを小さくすることができる。

以上説明したように、本実施形態に係る負基準電圧発生回路及びそれを用いた負基準電圧発生システムによれば、従来技術に比較して、温度変化に対してきわめて正確で高精度の負基準電圧を発生することができ、しかも回路構成が簡単であるという特有の効果を有する。

以上詳述したように、本発明に係る負基準電圧発生回路及び負基準電圧発生システムによれば、従来技術に比較して高精度で負基準電圧を発生することができ、しかも回路構成が簡単な負基準電圧発生回路及び負基準電圧発生システムを提供できる。本発明に係る負基準電圧発生回路及び負基準電圧発生システムは、例えばＮＯＲ型フラッシュメモリなどの不揮発性記憶装置、もしくは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）等に適用することができる。

１…負基準電圧発生回路、
２，２Ａ…負電圧発生器、
３…トリミング回路、
４…位相補償回路、
５…クランプ型基準電圧回路、
６…スターター回路、
１０，２０…差動増幅器、
２１…チャージポンプ、
Ｃｃ…キャパシタ、
ＣＰ１…トランジスタ回路、
Ｎ１〜Ｎ５…ノード、
Ｎ１１，Ｎ１２…ＮチャンネルＭＯＳトランジスタ（ＮＭＯＳトランジスタ）、
Ｐ１−１〜Ｐ１−ｍ，Ｐ２，Ｐ３，Ｐ１１，Ｐ１２…ＰチャンネルＭＯＳトランジスタ（ＰＭＯＳトランジスタ）、
Ｒ０，Ｒ１，Ｒ２，Ｒ３，Ｒ１１，Ｒ２１，Ｒ２２，Ｒｃ，Ｒｄ，Ｒｓ…抵抗。

Claims (8)

1. 接地電圧又は当該接地電圧よりも低い第１の負電圧のノードと、上記第１の負電圧よりも低い所定の第２の負電圧のノードとの間に接続されたクランプ型基準電圧回路であって、
   （１）第１の抵抗と、互いに並列に接続された複数の第１のＰＭＯＳトランジスタと、第２の抵抗とが直列に接続された第１の回路と、
   （２）第２のＰＭＯＳトランジスタと、第３の抵抗とが直列に接続された第２の回路とを
   並列に接続して構成され、上記第１の抵抗及び第２のＰＭＯＳトランジスタが上記第１の負電圧のノードに接続されかつ上記第２の抵抗及び上記第３の抵抗が上記第２の負電圧に接続されたクランプ型基準電圧回路と、
   上記複数の第１のＰＭＯＳトランジスタのゲート及び上記第２のＰＭＯＳトランジスタのゲートに接続される出力端子を有する差動増幅器であって、上記複数の第１のＰＭＯＳトランジスタのドレインと上記第２の抵抗との間のノード電圧と、上記第２のＰＭＯＳトランジスタのドレインと上記第３の抵抗との間のノード電圧との差電圧を差動増幅して所定の負基準電圧を出力する差動増幅器とを備えることを特徴とする負基準電圧発生回路。
2. 上記複数の第１のＰＭＯＳトランジスタと、上記第２のＰＭＯＳトランジスタは互いに実質的に同一のサイズを有することを特徴とする請求項１記載の負基準電圧発生回路。
3. 上記クランプ型基準電圧回路は、
   接地電圧と上記第１の負電圧のノードとの間に挿入される第４の抵抗と、
   上記第２の抵抗と上記第３の抵抗との接続点と、第２の負電圧のノードの負電圧よりも低い負電圧を有する第３の負電圧のノードとの間に挿入される第５の抵抗とをさらに備えることを特徴とする請求項１又は２記載の負基準電圧発生回路。
4. 上記差動増幅器から出力される負基準電圧を緩衝増幅して出力するバッファアンプをさらに備え、
   上記複数の第１のＰＭＯＳトランジスタのゲート及び上記第２のＰＭＯＳトランジスタのゲートは、上記差動増幅器の出力端子に代えて、上記バッファアンプの出力端子に接続されることを特徴とする請求項１〜３のうちのいずれか１つに記載の負基準電圧発生回路。
5. 上記第２の抵抗及び上記第３の抵抗はそれぞれ、ダイオード接続されたＭＯＳトランジスタにより形成されたことを特徴とする請求項１〜４のうちのいずれか１つに記載の負基準電圧発生回路。
6. 正基準電圧に基づいて、もしくは所定の制御信号に応答して、負電圧を発生する負電圧発生器を備え、
   上記発生された負電圧を上記第２の負電圧又は上記第３の負電圧として負基準電圧を発生する請求項１〜５のうちのいずれか１つに記載の負基準電圧発生回路とを備えることを特徴とする負基準電圧発生システム。
7. 上記負基準電圧発生回路により発生された負基準電圧を別の負基準電圧に電圧変換して出力するトリミング回路をさらに備えることを特徴とする請求項６記載の負基準電圧発生システム。
8. 電源オン時に所定の負電圧を上記複数の第１のＰＭＯＳトランジスタのドレインに印加するスターター回路をさらに備えることを特徴とする請求項６又は７記載の負基準電圧発生システム。

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