CN105280233B - 负基准电压产生电路及负基准电压产生系统 - Google Patents

负基准电压产生电路及负基准电压产生系统 Download PDF

Info

Publication number
CN105280233B
CN105280233B CN201510024620.3A CN201510024620A CN105280233B CN 105280233 B CN105280233 B CN 105280233B CN 201510024620 A CN201510024620 A CN 201510024620A CN 105280233 B CN105280233 B CN 105280233B
Authority
CN
China
Prior art keywords
negative
reference voltage
voltage
impedance
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510024620.3A
Other languages
English (en)
Other versions
CN105280233A (zh
Inventor
前田辉彰
伊藤伸彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lijing Jicheng Electronic Manufacturing Co., Ltd.
Original Assignee
Lijing Jicheng Electronic Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lijing Jicheng Electronic Manufacturing Co Ltd filed Critical Lijing Jicheng Electronic Manufacturing Co Ltd
Publication of CN105280233A publication Critical patent/CN105280233A/zh
Application granted granted Critical
Publication of CN105280233B publication Critical patent/CN105280233B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/26—Current mirrors
    • G05F3/262—Current mirrors using field-effect transistors only
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/26—Current mirrors
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/30—Regulators using the difference between the base-emitter voltages of two bipolar transistors operating at different current densities

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Electromagnetism (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Power Engineering (AREA)
  • Control Of Electrical Variables (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Logic Circuits (AREA)

Abstract

本发明提出一种负基准电压产生电路及负基准电压产生系统。该负基准电压产生电路，包括：箝位型基准电压电路及差动放大器。箝位型基准电压电路连接于比接地电压或该接地电压更低的第一负电压的节点与比该第一负电压更低的预定的第二负电压的节点之间。箝位型基准电压电路是由第一电路与第二电路并联而成。差动放大器，将第一电路内的一节点电压与第二电路内的一节点电压之间的电压差放大，输出负基准电压。

Description

负基准电压产生电路及负基准电压产生系统
技术领域
本发明有关于例如使用于NOR型快闪存储器并产生负基准电压的负基准电压产生电路，及使用该电路的负基准电压产生系统。
背景技术
图6A及图6B分别是实施例1的NOR型快闪存储器的纵剖图，图6A及图6B分别是以最大电压18V或者是10V进行利用傅勒-诺德翰穿隧的编程/擦除操作时所必须的电压关系图。图6A及图6B中，100是半导体基板，101是控制栅极，102是源极，103是漏极，104是浮动栅极。
例如，NOR型快闪存储器需要在随机存取上有高速的表现，如图6A及图6B所示，编程/擦除操作需要使用10V等的正中间电压及-8V等的负中间电压来代替正高电压。藉由使用这些正中间电压及负中间电压，周边电路的MOS晶体管会显示出比高电压晶体管更高的表现。这是因为能够使用薄的栅极氧化膜及短的栅极长度。
为了产生正的电压，一般常使用能带隙基准电压产生电路，例如使用于NAND型快闪存储器的周边电路中。
现有技术文献
[专利文献]
专利文献1：US 2012/0218032
专利文献2：JP 2009-016929
专利文献3：JP 2009-074973
专利文献4：US 2008/0018318
专利文献5：JP H10-239357
专利文献6：JP 2000-339047
专利文献7：JP 2002-367374
专利文献8：US 2012/155168
专利文献9：WO 2006/025099
专利文献10：JP 2004-350290
[非专利文献]
非专利文献1：Comel Stanescu et al,.“High PSRR CMOS Voltage Referencefor Negative IDOS”,Proceedings of 2004International Semiconductor Conference(CAS 2004),27th Edition,October 4-6,2004,in Sinaia,Romania.
非专利文献2：Oguey et al.,“MOS Voltage Reference Based on PolysiliconGate Work Function Difference”,IEEE Journal of Solid-State Circuits,Vol.SC-15,No.3,June 1980.
然而，为了产生负电压，一般不使用上述的产生负电压的能带隙基准电压产生电路，而是如图7及图8所示，使用正电压的能带隙基准电压产生电路来产生负基准电压。
图7是显示专利文献1中所揭示的实施例2的负电压产生器2的构造的电路图。图7中，负电压产生器2包含阻抗R21、R22、差动放大器20、充电泵21。在此，Vdd是正电源电压，Vss是接地电压，施加于阻抗R1的正电源电压Vpp会依据正基准电压PVref来调节。由图7的负电压产生器2产生的负电压Vneg以下式表示。
Vneg＝-R22/R21×Vpp+(1+R22/R21)×PVref (1)
图8是显示专利文献2及3中所揭示的实施例3的负电压产生电路的构造的电路图。图8中，负电压产生电路包含差动放大器31、32、P沟道MOS晶体管(以下称为PMOS晶体管)P31、P32、阻抗R31、R32、充电泵33。在此，Vdd是正电源电压，Vss是接地电压。PMOS晶体管P31、P32构成电流镜电路，对于阻抗R31、R32流过同一基准电流Iref，由图8的负电压产生电路产生的负电压Vneg以下式表示。
Vneg＝-Iref×R32+PVref (2)
Iref＝PVref/R31 (3)
然而，如果能使用负基准电压NVref的话，就能够产生更正确的负电压Vneg，使电路构造变得简单。要产生负电压Vneg＝-10V，如果有负基准电压NVref＝-1.0V±0.1V的话，负电压Vneg会控制在-10V±1V(负基准电压NVref的10倍误差)，因此该负电压产生电路与能带隙基准电压产生电路同样需要±0.01V的精确度。
图9是显示使用此概念的负电压产生电路的构造例的电路图，这个电路与使用正基准电压的正升压电压产生电路的构造相同。图9的负电压产生电路包含阻抗R41、R42、差动放大器52、充电泵42。图9中，构成分压电路的阻抗R41、R42能够以2个电容的串联电路来置换。在此，由图9的负电压产生电路产生的负电压Vneg以下式表示。
Vneg＝(R42/R41+1)×NVref (4)
而问题是如何实现这种高精度地产生负基准电压NVref的电路。图10是显示实施例4的负基准电压产生电路的构造的电路图。图10的负基准电压产生电路包含基于正基准电压PVref产生基准电流Iref的电流源50、阻抗R51、R52、N沟道MOS晶体管(以下称为NMOS晶体管)N51、N52。由图10的负基准电压产生电路产生的负基准电压NVref以下式表示。
NVref＝Iref×R52 (5)
图11是显示实施例5的负基准电压产生电路的构造的电路图。图11的负基准电压产生电路包含阻抗R61、R62、差动放大器60。由图11的负基准电压产生电路产生的负基准电压NVref以下式表示。
NVref＝-PVref×R62/R61 (6)
以上的实施例的控制电路中，负基准电压是由正基准电压PVref获得，因此会有除了正基准电压PVref的不精准以外的误差加入的问题。该实施例的控制电路分类成以下两种类型。
(类型1(图10))从正基准电压PVref产生基准电流Iref，根据基准电流Iref以Iref·R的形式产生负基准电压NVref(例如参照专利文献4)。在这个情况下，使用电流镜，因为动作条件不完全相同，所以会有更多的误差加入，以及多余的差动放大器的偏移加入。
(类型2(图11))使用了比较器电路于正基准电压PVref与负基准电压NVref之间，其使用来自天线电源的正基准电压PVref来产生反转的负基准电压NVref。在这个情况下，使用正基准电压PVref作为电源，因此加入了产生正基准电压PVref作为电源的误差以及抽出电流所导致的电压下降的误差。
又在专利文献10当中，为了提供不需要调节电路的能带隙基准电压产生器，会使用基准电压产生器单元，但为了实现能带隙基准电压产生器会需要使用二极管的热感测电路，而产生电路构造复杂的问题。该能带隙基准电压产生器例如1.25V的正基准电压产生器，并非用来产生负基准电压。
本发明的目的是能够解决以上的问题，提供比起现有技术高精度的负基准电压，并且能够提供电路构造简单的负基准电压产生电路及负基准电压产生系统。
发明内容
本发明提出一种负基准电压产生电路，包括：一箝位型基准电压电路，连接于比接地电压或该接地电压更低的第一负电压的节点与比该第一负电压更低的预定的第二负电压的节点之间，该箝位型基准电压电路是由一第一电路与一第二电路并联而成，其中该第一电路是藉由一第一阻抗、彼此并联连接的多个第一PMOS晶体管、一第二阻抗串联而成，该第二电路是藉由一第二PMOS晶体管与一第三阻抗串联而成，该第一阻抗及该第二PMOS晶体管的源极连接至该第一负电压的节点且该第二阻抗及该第三阻抗连接该第二负电压的节点；以及一差动放大器，具有一输出端子连接于该多个第一PMOS晶体管的栅极以及该第二PMOS晶体管的栅极，该差动放大器将该多个第一PMOS晶体管的漏极与该第二阻抗之间的节点电压与该第二PMOS晶体管的漏极与该第三阻抗之间的节点电压之间的电压差放大，输出预定的负基准电压。
上述负基准电压产生电路中，该多个第一PMOS晶体管与该第二PMOS晶体管彼此具有实质相同的尺寸。
上述负基准电压产生电路中，该箝位型基准电压电路还包括：一第四阻抗，插入接地电压与该第一负电压的节点之间；以及一第五阻抗，插入该第二阻抗与该第三阻抗之间的连接点，与具有比第二负电压的节点的负电压更低的负电压的一第三负电压的节点之间。
上述负基准电压产生电路，还包括：一缓冲放大器，将该差动放大器输出的负基准电压缓冲放大后输出，其中该多个第一PMOS晶体管的栅极及该第二PMOS晶体管的栅极连接到该缓冲放大器的输出端子，取代连接到该差动放大器的输出端子。
上述负基准电压产生电路中，该第二阻抗与该第三阻抗分别是由二极管连接的MOS晶体管所形成。
本发明还提出一种负基准电压产生系统，包括：一负电压产生器，根据正基准电压或者是回应预定的控制信号而产生负电压；以及上述各种负基准电压产生电路，将产生的该负电压作为该第二负电压或该第三负电压来产生该负基准电压。
上述负基准电压产生系统，还包括：一调节电路，将该负基准电压产生电路所产生的负基准电压转换为其他的负基准电压。
上述负基准电压产生系统，还包括：一启动电路，在电源开启时将预定的负电压施加于该多个第一PMOS晶体管的漏极。
因此，根据本发明的负基准电压产生电路及负基准电压产生系统，能够提供比起现有技术高精度的负基准电压，并且能够提供电路构造简单的负基准电压产生电路及负基准电压产生系统。
附图说明
图1是显示本发明一实施型态的负基准电压产生电路1的构造的电路图。
图2是显示图1的负基准电压产生电路1的实际例子的电路图。
图3A是显示使用图1的负基准电压产生电路1的负基准电压产生系统的构造的电路图。
图3B是显示图3A的负基准电压产生系统的变形例的构造的电路图。
图4是显示图1的负基准电压产生电路1的基本电路的电路图。
图5是显示图4的基本电路加上周边电路的应用电路的电路图。
图6A是实施例1的NOR型快闪存储器的纵剖图，是以最大电压18V进行利用傅勒-诺德翰穿隧的编程/擦除操作时所必须的电压关系图。
图6B是实施例1的NOR型快闪存储器的纵剖图，是以最大10V进行利用傅勒-诺德翰穿隧的编程/擦除操作时所必须的电压关系图。
图7是显示实施例2的负电压产生器的构造的电路图。
图8是显示实施例3的负电压产生电路的构造的电路图。
图9是显示使用负基准电压的负电压产生电路的构造例的电路图。
图10是显示实施例4的负基准电压产生电路的构造的电路图。
图11是显示实施例5的负基准电压产生电路的构造的电路图。
附图符号说明
1～负基准电压产生电路；
2、2A～负电压产生器；
3～调节电路；
4～相位补偿电路；
5～箝位型基准电压电路；
6～缓冲放大器；
7～启动电路；
10、20、31、32、41、60～差动放大器；
21、33、42～充电泵；
50～电流源；
101～控制栅极；
102～源极；
103～漏极；
104～浮动栅极；
CP1～晶体管电路；
Cc～电容；
Iref～基准电流；
PVref～正基准电压；
P1-1～P1-m、P2、P3、P11、P12、P31、P32～PMOS晶体管；
N0、N1、N2、N3、N4、N5、N21、N22～节点；
N11、N12、N51、N52～NMOS晶体管；
NVref～负基准电压；
Rc、Rd、Rs、R0、R1、R2、R11、R31、R32、R41、R42、R51、R52、R61、R62～阻抗；
V1、V2～供给电源；
Vdd、Vpp～电源电压；
Vss～接地电压；
Vnn、Vneg～负电压；
VN0、VN3～节点电压。
具体实施方式
以下参照附图说明本发明的实施型态。以下的各实施型态中，相同的构成要素会标示相同的符号。
图1是显示本发明一实施型态的负基准电压产生电路1的构造的电路图。图1的负基准电压产生电路1包括箝位型基准电压电路5、例如以运算放大器构成的差动放大器10、缓冲放大器6。在此，箝位型基准电压电路5是由阻抗Rd、R0、R1、R2、多个m个PMOS晶体管P1-1～P1-m并联而成的晶体管电路CP1、以及PMOS晶体管P2。在此，晶体管电路CP1中，PMOS晶体管P1-1～P1-m的各对应的电极彼此连接，PMOS晶体管P1-1～P1-m、P2较佳的是彼此以实质相同的尺寸来形成。Vss是接地电压(＝0V)，Vnn是负电压源的预定的负电压。
图1中，阻抗Rd是稳定电平的调整用阻抗，阻抗Rd的一端连接接地电压Vss，另一端连接节点N0。节点N0通过用来稳定负基准电压用的阻抗R0来连接节点N4。节点N4连接至晶体管CP1的PMOS晶体管P1-1～P1-m的各源极，PMOS晶体管P1-1～P1-m的各漏极连接至节点N1。PMOS晶体管P1-1～P1-m的各栅极与PMOS晶体管P2的栅极连接，并连接至N5。节点N1通过阻抗R1连接至节点N3。节点N0连接至PMOS晶体管P2的源极，其漏极连接至节点N2并且通过阻抗R2连接至节点N3。在此，节点N1的电压施加至差动放大器10的非反转输入端子，节点N2的电压施加至差动放大器10的反转输入端子。差动放大器10将输入的二电压的电压差放大输出。
差动放大器10连接有负电压源的预定负电压Vnn及接地电压Vss，差动放大器10的输出端子连接至PMOS晶体管P3的栅极。PMOS晶体管P3的源极连接至接地电压Vss，其漏极连接至节点N5及通过阻抗R3连接至节点N3，节点N3连接至负电压源的负电压Vnn。
图2是显示图1的负基准电压产生电路1的实际电路例的电路图。图2的电路与图1的电路比较后有以下几点的差异：(1)差动放大器10包含PMOS晶体管P11、P12、NMOS晶体管N11、N12、阻抗R11；(2)阻抗R1被漏极与栅极相连的，也就是所谓「二极管连接」的NMOS晶体管N21以及阻抗Rs所取代；(3)阻抗R2被漏极与栅极相连的，也就是所谓「二极管连接」的NMOS晶体管N22以及阻抗Rs所取代；(4)以电容Cc及阻抗Rc的串联电路所构成的相位补偿电路4连接于差动放大器10的输出端子与节点N5之间。
当NMOS晶体管N21及N22为P基板的情况下，需要三层井的构造，并且可以不用NMOS晶体管而用PMOS晶体管构成。也就是说，NMOS晶体管N21及N22可以被任意二极管连接的MOS晶体管取代。
如以上构造的图1及图2的负基准电压产生电路中，节点N1的电压是由阻抗R0的电压以及由多个m个PMOS晶体管P1-1～P1-m并联而成的晶体管电路CP1的漏极-源极电压所决定，而节点N2的电压是由PMOS晶体管P2的漏极-源极电压所决定。藉由差动放大器10检测出这些电压，再以PMOS晶体管P3与阻抗R3构成的缓冲放大器6缓冲放大差动放大器10的输出后回授到PMOS晶体管P1-1～P1-m、P2的栅极，藉此将节点N1、N2的电压控制在同电位，但同时节点N5的电压也就是负基准电压NVref会控制在不受电源电压影响的一定值。此电压依PMOS晶体管的特性而定，但藉由适当地选择阻抗R0、Rd及PMOS晶体管的尺寸能够消除或极小化温度依赖性，这点相当重要。
本实施型态中，以新的mos基准电压产生电路产生负基准电压NVref，负电压源的负电压Vnn(<NVref)产生(|Vnn|>|NVref|)，该MOS基准电压产生电路使用负电压源的负电压Vnn及接地电压Vss来动作。在此，负电压源的负电压Vnn是由负电压充电泵产生并由例如现有技术的负电压控制电路所控制。
图3A是显示使用图1的负基准电压产生电路1的负基准电压产生系统的构造的电路图。图3A中，负基准电压产生系统包含：(1)专利文献1所揭示的现有技术的电路，也就是根据正电源电压Vpp来产生预定的负电压Vnn的图7的负电压产生器2；(2)使用负电压Vnn及接地电压Vss来产生预定的负基准电压NVref的有关实施型态的图1的负基准电压产生电路1；(3)使用正电源电压Vdd与接地电压Vss，为了在电源开启时使箝位型基准电压电路5的晶体管电路CP1立刻进入动作状态而产生必须施加于节点N1的预定的负电压Vsn的启动电路7；(4)将负基准电压产生电路1输出的负基准电路NVref电压转换为预定的负基准电压NVref1(NVref1>NVref1或者是NVref1<NVref)的调节电路3。
与图1的电路相比较，图3A的负基准电压产生电路1还包含阻抗Rs。负电压产生器2包含阻抗R21、R22、差动放大器20、充电泵21。而启动电路7根据需要也可以不设置。
图3B是显示图3A的负基准电压产生系统的变形例的构造的电路图。变形例的图3B与图3A相比较，主要特征是负电压产生器2A取代负电压产生器2。图3B中，负电压产生器2A仅以单纯回应预定的控制信号(即致能信号Enable)来产生负电压Vnn的充电泵21构成。在这个情况下，负电压Vnn由一负电压所决定，该负电压则由电源电压、时钟频率、负基准电压产生电路1的消耗电流而决定。然而一般来说负电压Vnn为-2～-3V就很充足，因此若将此半导体装置的电源电压设定在1.8V或3.0V的话，充电泵21的输出电压落在太广的范围，故不会对负基准电压NVref造成影响。另外，能够在预定的时间后参照负基准电压，来省略启动电路7。
图4是显示图1的负基准电压产生电路1的基本电路的电路图，也是显示本发明的基本概念的电路图。图4的基本电路比起图1的负基准电压产生电路1有以下的差异点：(1)不设置阻抗Rd，也就是说本发明可以不设置阻抗Rd；(2)不设置缓冲放大器6，也就是说本发明可以不设置缓冲放大器6。
假设给差动放大器10的供给电源是V1、V2。在图4的基本电路中，必须要满足以下的基本条件，其中0V是指接地电压。
N1≧0V (7)
V2＜0V且V2＜VN0 (8)
VN0≦0V (9)
VN3＜VN0 (10)
图4的基本电路还可以设定以下的附加条件。
V1＝0V或Vdd (11)
VN0＝0V (12)
节点N0可通过阻抗Rd(图1、3A、3B、5)连接到V0＝0V的节点。
VN3≦-1V (13)
电压VN3也可由充电泵21供给(图3A、图3B)。节点N3可通过阻抗Rs连接至电压N3(其电压V3<0V)。节点N3的电压VN3可由充电泵21(图3A、图3B)控制。阻抗R1、R2可由二极管连接的MOS晶体管构成。此电路可还包含图3A、图3B的启动电路7。产生的负基准电压NVref可输出至调节电路。
图5是显示图4的基本电路加上周边电路的应用电路的电路图。图5的应用电路具有与图3A、图3B的负基准电压产生电路1相同的构造。图4的基本电路必须满足以下的基本条件，其中0V是指接地电压。
V0＝0V (14)
V1≧0V (15)
V2≦-1V (16)
V3≦-1V (17)
图5的应用电路也可以设定以下的附加条件。
V1＝0V或Vdd (18)
V2＝V3 (19)
电压V2、V3可由充电泵21(图3A、图3B)供给。电压V2、V3可被充电泵21(图3A、图3B)控制。阻抗R1、R2可以由二极管连接的MOS晶体管构成。此电路可还包含图3A、图3B的启动电路7。产生的负基准电压NVref可输出至调节电路。
接着制作本发明具有前述构造配置的负基准电压产生电路1的实施型态并与实施例的电路比较，结果显示于以下的表1。
表1
如表1所示，根据本实施型态的负基准电压产生电路1，当晶体管变动的情况下，与实施例的运算放大器型的电路几乎相同地具有很小的负基准电压变动，但对于温度变动，则能够比实施例更大幅地缩小负基准电压的变动。
如以上说明，根据本实施型态的负基准电压产生电路及使用该电路的负基准电压产生系统，比起现有技术，能够相对于温度变化产生极为准确的高精度的负基准电压，也具有电路构造简单的特有的效果。
如以上所详细说明地，根据本发明的负基准电压产生电路及负基准电压产生系统，与现有技术相比，能够产生更高精度的负基准电压，且能够提供电路构造简单的负基准电压产生电路及负基准电压产生系统。本发明的负基准电压产生电路及负基准电压产生系统能够适用于例如NOR型快闪存储器等的非易失性存储装置，或者是动态随机存取存储器(DRAM)等。

Claims (16)

1.一种负基准电压产生电路，包括：
一箝位型基准电压电路，连接于第一节点与第二节点之间，该第一节点的电压是接地电压，该第二节点的电压是比该第一节点更低的预定的负电压，该箝位型基准电压电路是由一第一电路与一第二电路并联而成，其中该第一电路是藉由一第一阻抗、彼此并联连接的多个第一PMOS晶体管、一第二阻抗串联而成，该第二电路是藉由一第二PMOS晶体管与一第三阻抗串联而成，该第一阻抗及该第二PMOS晶体管的源极连接至该第一节点且该第二阻抗及该第三阻抗连接该第二节点；以及
一差动放大器，具有一输出端子连接于该多个第一PMOS晶体管的栅极以及该第二PMOS晶体管的栅极，该差动放大器将该多个第一PMOS晶体管的漏极与该第二阻抗之间的节点电压与该第二PMOS晶体管的漏极与该第三阻抗之间的节点电压之间的电压差放大，输出预定的负基准电压。
2.如权利要求1所述的负基准电压产生电路，其中该多个第一PMOS晶体管与该第二PMOS晶体管彼此具有实质相同的尺寸。
3.如权利要求1所述的负基准电压产生电路，其中该箝位型基准电压电路还包括：
一第四阻抗，插入该第二阻抗与该第三阻抗之间的连接点，与具有比该第二节点的负电压更低的负电压的一第三负电压的节点之间。
4.如权利要求1所述的负基准电压产生电路，还包括：
一缓冲放大器，将该差动放大器输出的负基准电压缓冲放大后输出，
其中该多个第一PMOS晶体管的栅极及该第二PMOS晶体管的栅极连接到该缓冲放大器的输出端子，取代连接到该差动放大器的输出端子。
5.如权利要求3所述的负基准电压产生电路，还包括：
一缓冲放大器，将该差动放大器输出的负基准电压缓冲放大后输出，
其中该多个第一PMOS晶体管的栅极及该第二PMOS晶体管的栅极连接到该缓冲放大器的输出端子，取代连接到该差动放大器的输出端子。
6.如权利要求1所述的负基准电压产生电路，其中该第二阻抗与该第三阻抗分别是由二极管连接的MOS晶体管所形成。
7.一种负基准电压产生电路，包括：
一箝位型基准电压电路，连接于第一节点与第二节点之间，该第一节点的电压是比接地电压更低的第一负电压，该第二节点的电压是比该第一负电压更低的预定的第二负电压，该箝位型基准电压电路是由一第一电路与一第二电路并联而成，其中该第一电路是藉由一第一阻抗、彼此并联连接的多个第一PMOS晶体管、一第二阻抗串联而成，该第二电路是藉由一第二PMOS晶体管与一第三阻抗串联而成，该第一阻抗及该第二PMOS晶体管的源极连接至该第一节点且该第二阻抗及该第三阻抗连接该第二节点；以及
一差动放大器，具有一输出端子连接于该多个第一PMOS晶体管的栅极以及该第二PMOS晶体管的栅极，该差动放大器将该多个第一PMOS晶体管的漏极与该第二阻抗之间的节点电压与该第二PMOS晶体管的漏极与该第三阻抗之间的节点电压之间的电压差放大，输出预定的负基准电压。
8.如权利要求7所述的负基准电压产生电路，其中该多个第一PMOS晶体管与该第二PMOS晶体管彼此具有实质相同的尺寸。
9.如权利要求7所述的负基准电压产生电路，其中该箝位型基准电压电路还包括：
一第四阻抗，插入接地电压与该第一节点之间；以及
一第五阻抗，插入该第二阻抗与该第三阻抗之间的连接点，与具有比第二节点的负电压更低的一第三负电压的一第三节点之间。
10.如权利要求7所述的负基准电压产生电路，还包括：
一缓冲放大器，将该差动放大器输出的负基准电压缓冲放大后输出，
其中该多个第一PMOS晶体管的栅极及该第二PMOS晶体管的栅极连接到该缓冲放大器的输出端子，取代连接到该差动放大器的输出端子。
11.如权利要求9所述的负基准电压产生电路，还包括：
一缓冲放大器，将该差动放大器输出的负基准电压缓冲放大后输出，
其中该多个第一PMOS晶体管的栅极及该第二PMOS晶体管的栅极连接到该缓冲放大器的输出端子，取代连接到该差动放大器的输出端子。
12.如权利要求7所述的负基准电压产生电路，其中该第二阻抗与该第三阻抗分别是由二极管连接的MOS晶体管所形成。
13.一种负基准电压产生系统，包括：
一负电压产生器，根据正基准电压或者是回应预定的控制信号而产生负电压；以及
如权利要求1或7所述的负基准电压产生电路，将产生的该负电压作为该第二节点的负电压来产生该负基准电压。
14.一种负基准电压产生系统，包括：
一负电压产生器，根据正基准电压或者是回应预定的控制信号而产生负电压；以及
如权利要求3或11所述的负基准电压产生电路，将产生的该负电压作为该第三负电压来产生该负基准电压。
15.如权利要求13或14所述的负基准电压产生系统，还包括：
一调节电路，将该负基准电压产生电路所产生的负基准电压转换为其他的负基准电压。
16.如权利要求13或14所述的负基准电压产生系统，还包括：
一启动电路，在电源开启时将预定的负电压施加于该多个第一PMOS晶体管的漏极。
CN201510024620.3A 2014-06-05 2015-01-19 负基准电压产生电路及负基准电压产生系统 Active CN105280233B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014116632A JP5882397B2 (ja) 2014-06-05 2014-06-05 負基準電圧発生回路及び負基準電圧発生システム
JP2014-116632 2014-06-05

Publications (2)

Publication Number Publication Date
CN105280233A CN105280233A (zh) 2016-01-27
CN105280233B true CN105280233B (zh) 2019-10-11

Family

ID=54769528

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510024620.3A Active CN105280233B (zh) 2014-06-05 2015-01-19 负基准电压产生电路及负基准电压产生系统

Country Status (4)

Country Link
US (1) US9285821B2 (zh)
JP (1) JP5882397B2 (zh)
CN (1) CN105280233B (zh)
TW (1) TWI541628B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140080725A (ko) * 2012-12-14 2014-07-01 에스케이하이닉스 주식회사 음전압 조절 회로 및 이를 포함하는 전압 생성 회로
CN107481760B (zh) * 2016-06-08 2020-06-02 中芯国际集成电路制造（天津）有限公司 负压输出电路
US10198014B2 (en) 2017-03-31 2019-02-05 Stmicroelectronics International N.V. Low leakage low dropout regulator with high bandwidth and power supply rejection
US10739808B2 (en) 2018-05-31 2020-08-11 Richwave Technology Corp. Reference voltage generator and bias voltage generator
CN110942789A (zh) * 2018-09-21 2020-03-31 合肥格易集成电路有限公司 一种灵敏放大器电路及非易失存储器
TWI718804B (zh) * 2019-12-09 2021-02-11 大陸商北京集創北方科技股份有限公司 帶隙參考電路及具有其之電子電路裝置

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3450629B2 (ja) 1997-02-26 2003-09-29 株式会社東芝 負電圧検知回路及び不揮発性半導体記憶装置
JP4345152B2 (ja) * 1999-01-14 2009-10-14 ソニー株式会社 起動回路およびそれを用いた電圧供給回路
JP4270336B2 (ja) 1999-05-27 2009-05-27 株式会社ルネサステクノロジ 半導体集積回路装置
US6242898B1 (en) 1999-09-14 2001-06-05 Sony Corporation Start-up circuit and voltage supply circuit using the same
JP4754102B2 (ja) 2001-06-11 2011-08-24 エルピーダメモリ株式会社 負電圧発生回路および半導体記憶装置
US6930537B1 (en) * 2002-02-01 2005-08-16 National Semiconductor Corporation Band-gap reference circuit with averaged current mirror offsets and method
US7524108B2 (en) 2003-05-20 2009-04-28 Toshiba American Electronic Components, Inc. Thermal sensing circuits using bandgap voltage reference generators without trimming circuitry
TW200524139A (en) * 2003-12-24 2005-07-16 Renesas Tech Corp Voltage generating circuit and semiconductor integrated circuit
US20060043957A1 (en) * 2004-08-30 2006-03-02 Carvalho Carlos M Resistance trimming in bandgap reference voltage sources
WO2006025099A1 (ja) 2004-08-31 2006-03-09 Spansion Llc 不揮発性記憶装置、およびその制御方法
US7375504B2 (en) * 2004-12-10 2008-05-20 Electronics And Telecommunications Research Institute Reference current generator
JP4780968B2 (ja) * 2005-01-25 2011-09-28 ルネサスエレクトロニクス株式会社 基準電圧回路
KR100939291B1 (ko) * 2005-02-24 2010-01-28 후지쯔 가부시끼가이샤 기준 전압 발생 회로
US7479775B2 (en) 2006-07-18 2009-01-20 Etron Technology, Inc. Negative voltage generator
GB2442493A (en) * 2006-10-04 2008-04-09 Iti Scotland Ltd Start-up circuit for bandgap circuit
JP2009016929A (ja) 2007-06-29 2009-01-22 Toshiba Corp 負電圧検知回路及びこの負電圧検知回路を用いた半導体集積回路装置
US20090066313A1 (en) * 2007-09-07 2009-03-12 Nec Electronics Corporation Reference voltage circuit compensated for temprature non-linearity
JP4660526B2 (ja) 2007-09-21 2011-03-30 株式会社東芝 負電圧検知回路を備えた半導体集積回路
KR101092997B1 (ko) * 2009-12-14 2011-12-12 주식회사 하이닉스반도체 네거티브 내부전압 생성장치
DE102011056141A1 (de) 2010-12-20 2012-06-21 Samsung Electronics Co., Ltd. Negativspannungsgenerator, Dekoder, nicht-flüchtige Speichervorrichtung und Speichersystem, das eine negative Spannung verwendet
US8461910B2 (en) 2011-02-24 2013-06-11 Rf Micro Devices, Inc. High efficiency negative regulated charge-pump
CN103514937B (zh) * 2012-06-18 2015-11-25 北京兆易创新科技股份有限公司 一种存储器放电电路

Also Published As

Publication number Publication date
US20150355665A1 (en) 2015-12-10
TW201546597A (zh) 2015-12-16
JP2015230737A (ja) 2015-12-21
US9285821B2 (en) 2016-03-15
CN105280233A (zh) 2016-01-27
TWI541628B (zh) 2016-07-11
JP5882397B2 (ja) 2016-03-09

Similar Documents

Publication Publication Date Title
CN105280233B (zh) 负基准电压产生电路及负基准电压产生系统
JP5911614B1 (ja) 負基準電圧発生回路
KR100825029B1 (ko) 밴드갭 기준전압 발생장치 및 이를 구비하는 반도체 소자
JP4844619B2 (ja) 半導体メモリ装置
JP6017593B2 (ja) 負基準電圧発生システムとその製造方法
KR101256911B1 (ko) 전압 발생 회로
US9589630B2 (en) Low voltage current reference generator for a sensing amplifier
JP5318676B2 (ja) 半導体装置
TW202135465A (zh) 參考訊號產生器以及使用參考訊號產生器而在輸出節點提供電壓參考訊號之方法
US9360877B2 (en) Negative voltage regulation circuit and voltage generation circuit including the same
WO2008047416A1 (fr) Circuit de détection de tension
CN109785875B (zh) 一种带温度补偿的快闪存储器读取电路
CN106205718B (zh) 编程电压补偿电路及闪存
US8582385B2 (en) Semiconductor memory device
KR102033528B1 (ko) 스탠바이 전류를 감소시키는 반도체 메모리 장치
JP2003207527A (ja) 高電圧検出回路
CN108776501A (zh) Ldo和por的复用电路
JP2013219879A (ja) 昇圧回路
CN109994135B (zh) 一种正负压电荷泵稳压电路
Román et al. A 1μA linear regulator with programmable NMOS pass device
CN117437958A (zh) 偏置电路
CN111026223A (zh) 一种高精度高电源抑制比耗尽型电压基准电路
JP2016170501A (ja) 基準電流生成回路、及び降圧充電システム
KR20110089517A (ko) 반도체 장치의 음전압 생성 회로
KR20090003662A (ko) 반도체 소자

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right

Effective date of registration: 20190812

Address after: Hsinchu Science Park, Taiwan, China

Applicant after: Lijing Jicheng Electronic Manufacturing Co., Ltd.

Address before: Hsinchu Science Park, Taiwan, China

Applicant before: Powerflash Technology Corporation

TA01 Transfer of patent application right
GR01 Patent grant
GR01 Patent grant