JP2016170501A - 基準電流生成回路、及び降圧充電システム - Google Patents

Abstract

【課題】高電圧かつ電圧値の変動する発電源から、電子時計に用いるような数ナノアンペアレベルの微小な一定電流を生成することにある。
【解決手段】ベータ乗算型自己バイアス参照回路などによる高精度電流回路と、前記高精度電流回路と並列に接続され、多段にダイオード接続されたMOSなどで構成される簡易的な定電圧回路を備え、さらにこれらの回路に印加される電圧が等しくなるように、カレントミラー組回路を前記高精度電流回路と、前記定電圧回路に対して縦積み上に接続され、前記高精度電流回路と前記定電圧回路は標準耐圧素子で構成され、前記カレントミラー組回路は高耐圧素子で構成される。
【選択図】図１

Description

本発明は、交流かつ高電圧の電源から安定した定電圧を生成し、微少電流を供給する基準電流生成回路に関する。

従来この種の回路には特許文献１のようにカレントミラー回路に電流源と定電圧回路を組み合わせたものがある。この回路は定電圧回路に発生する一定電圧が電流源にも印加されるため、電流源が生成する電流はほぼ一定となり、カレントミラー回路により電流源が生成する一定電流の所定倍かつ安定した一定電流が定電圧回路にも流れるため、定電圧回路に発生する電圧も一定になり、電源電圧が変動する場合でも安定した定電圧を生成することができる。

また、特許文献２ではゲートとソースを共通にしたディプリーション型の電界効果トランジスタ（以下MOS）を数段直列に接続することで電流源を構成している。この回路はMOSの閾値電圧に応じて一定電流を生成するため、MOSの直列段数をうまく設定することで出力基準電流を生成している。

特許文献３はMOSを用いた差動対トランジスタに電流バイアス手段と入力段カスコードトランジスタ郡を接続したもので、回路全体のバイアス電圧を調整する回路を備えた増幅回路に関するものである。この回路は電源電圧に応じてカスコードトランジスタの段数を調整することで、高い精度で電流を出力できる。

特開昭６３−１５０７１３号公報（第１図、５頁） 特開２０１２−２３８９２９号公報（図４、段落００３５） 特許４４５８４５７号公報（図１、段落００１７）

前述のように高精度の電流源を得るには、前提として回路全体を精度の高い標準耐圧素子で構成する必要があるが、電源電圧が高く耐圧を大きくする必要がある場合はMOSの直列段数を多くとる必要がある。しかし、MOSの直列段数を多くとると電源電圧が大きく低下した場合、電流源に印加する電圧も低下し動作を維持することができなくなる。出力電流もMOSの閾値電圧に大きく依存するため誤差が大きく、電子時計のような数ナノアンペアレベルの微少電流を生成するには不向きである。そのため、発電量の変化などで電源電圧が変動する場合MOSの直列段数の設定が難しい。また、高耐圧素子で構成した場合はソースドレイン間耐圧を確保することができるため、MOSの直列段数が少ない場合でも電圧の変動には対処できるが、MOSの製造誤差が大きく出力電流の精度が低下してしまいうため、数ナノアンペアレベルの微少電流を出力することは難しい。

本発明は電源電圧が高くかつその電圧が変動している場合でも、耐圧の低い電流回路をその高電圧からシールドし、一定電圧で駆動することで高い精度で微少電流を生成できる基準電流生成回路に関する。

上記課題を解決すべく本出願において開示される発明の概要は以下のとおりである。

（１）高精度電流回路と、定電圧回路と、前記２つの回路に接続されたカレントミラー組回路で構成される基準電流生成回路。

（２）（１）において、前記高精度電流回路、及び前記定電圧回路に印加される電圧が一定かつ等しくなるように、前記カレントミラー組回路に対して縦積み状に接続された基準電流生成回路。

（３）（１）又は（２）において、前記高精度電流回路及びカレントミラー組回路に初期電流を供給する起動回路を有する基準電流生成回路。

（４）（１）又は（２）において、前記カレントミラー組回路は高耐圧プロセスで構成される基準電流生成回路。

（５）（２）において、前記高精度電流回路はベータ乗算型自己参照バイアス回路などで構成され、前記定電圧回路はMOSを、その閾値電圧を元に、適切な段数でダイオード接続することで構成される基準電流生成回路。

（６）（１）から（４）において、前記高精度電流回路及び定電圧回路は出力電流の精度が高いMOSプロセスで構成される基準電流生成回路。

上記（１）又は（２）の側面によれば、電源端子に高電圧が印加されても高精度の微小電流を生成できるようにした基準電流生成回路が得られる。

上記（４）の側面によれば、電源電圧に高電圧が印加され、かつその電圧が変化しても、高精度電流回路はその高電圧からシールドされ、安全に一定の基準電流を出力できる。また、高電圧側は耐圧を稼ぐためにMOSを多段に組む必要がなく、素子数を削減することができる。

上記（５）の側面によれば、より高精度に基準電流を生成することができる。

上記（６）の側面によれば、電子時計などで用いられるような数ナノアンペアレベルの基準電流を生成することができ、自身の消費電流も少なくできる。

本発明の実施形態に係る基準電流生成回路のブロック図である。 本発明の実施形態に係る基準電流生成回路の回路構成図である。 本発明を用いて電圧源を得る回路構成図である。 本発明を用いて電流源を得る回路構成図である。 本発明を用いた充電システムのブロック図である。 本発明の実施形態における電源電圧とシールド電圧の関係を示すグラフである。 本発明の第２の実施形態に係る基準電流生成回路の回路構成図である。

以下、本発明の実施形態について図面を参照して説明する。

［基準電流生成回路の構成説明：図１、図２］
本実施形態に係る基準電流生成回路１００のブロック図を図１に示す。本発明の基準電流生成回路１００は高精度電流回路２０と定電圧回路１０の一端はそれぞれ接地端子に接
続され、他端はカレントミラー組回路４０を解して電源端子に接続している。カレントミラー組回路４０は高精度電流回路２０の出力する電流を定電圧回路１０に折り返している。

高精度電流回路２０とカレントミラー組回路４０はそれぞれ動作用の初期電流を供給する起動回路３０と起動回路５０を備えており、電源供給が頻繁に停止してもその都度安定して動作が開始できる。

図２は図１をより詳細な回路構成図で示したものである。定電圧回路１０はMOSを多段にダイオード接続することで構成している。MOSは電源側の一つにPMOS１１を使い、他の接地側はNMOS１２、１３、１４である。電圧の設定値を増やすときはNMOSの直列段数を増やし、MOSの閾値電圧を元に段数を設定している。

高精度電流回路２０はベータ乗算型自己バイアス参照回路で構成し、具体的にはダイオード接続したPMOS２１と、ソースとゲートをPMOS２１と共通にしたPMOS２２で構成したカレントミラー回路と、PMOS２２のドレインにダイオード接続し、接地端子にソース接続されたNMOS２４と、PMOS２１のドレインに接続し、NMOS２４とゲートを共通にし、電流制限用抵抗２５を介してソース接続したNMOS２３で構成されたカレントミラー回路で構成する。

起動回路３０はNMOS３１、３２，３３の多段ダイオード接続で構成し、NMOS３１のドレインがPMOS２１のドレインに接続し、NMOS３２のソースがNMOS２４のドレインに接続しており、電源供給直後にPMOS２１とNMOS２４を通って接地端子まで通じる電流経路を形成する。それゆえPMOS２１、NMOS２４さらにはPMOS２２、NMOS２３はオフのままではいられずオンになる。段数は定電圧回路１０のNMOS１１、１２、１３と同じ段数にすることで、電流経路で見るとPMOS２１、NMOS３１、NMOS３２、NMOS３３、NMOS２４を通る高精度電流回路の閾値電圧がPMOS１１、NMOS１２、NMOS１３、NMOS１４を通る定電圧回路１０の閾値電圧より大きくなるので、定電圧回路１０で設定した電圧が高精度電流回路２０に印加され、高精度電流回路の起動後は確実に電流経路をオフにすることができる。図２の場合はNMOSの数は３段である。

カレントミラー組回路４０は電源端子にソースが接続し、ゲートを共通にしたPMOS４１、４２で構成したカレントミラー回路と、PMOS４１のドレインに接続したNMOS４３とPMOS４２のドレインに接続したNMOS４４で構成し、ゲートを共通にしたカレントミラー回路で構成し、PMOS４１とNMOS４４はドレインにダイオード接続している。NMOS４３は高精度電流回路２０に接続し、NMOS４４は定電圧回路１０に接続している。本実施例では高精度電流回路２０が供給する一定電流を定電圧回路１０に折り返して使用している。

起動回路５０はPMOS４１とNMOS４４のドレイン間に接続したNMOS５２とNMOS５２を流れる電流を制限する抵抗５１と、NMOS５２のゲートとNMOS４４のソース間にダイオード接続したNMOS５３と、電源端子とNMOS５２のゲート間にブートストラップ用の容量５４とダイオード５５が並列に接続している。NMOS５２は電源供給のときに高耐圧側のカレントミラー組回路４０を起動するためのスイッチとして機能し、NMOS５３、容量５４、ダイオード５５でオンオフを制御している。電源供給直後は容量５４には電荷は溜まっておらず、容量５４、NMOS５３を通る電流経路が形成され、NMOS５３のソースドレイン間に電位差が発生するためPMOS５２はオンとなり、PMOS４１とNMOS４４を通る電流経路を形成しカレントミラー組回路４０を強制的に起動する。カレントミラー組回路４０の起動後は容量５４に電荷が溜まり、NMOS５３に電流が流れなくなり、NMOS５３のソースドレイン間の電位差がなくなるため、PMOS５２がオフ状態になる。ダイオード５３はリークパスの役割を果たし、基準電流生成回路１００への電源供給が止まり、カレントミラー組回路４０が動作を停
止したときに容量５４に溜まった電荷を放電し、再度電源投入後にカレントミラー組回路４０が起動できるようにする。

定電圧回路１０はカレントミラー組回路４０から一定電流を供給されることで、変動の小さい一定電圧を発生させることができ、同じ一定電圧が高精度電流回路２０にも印加されるため、高精度電流回路２０の出力電流及び、定電圧回路１０に供給される電流も一定になる。

高精度電流回路２０、及び起動回路３０、定電圧回路１０は出力電流の精度が高い標準耐圧素子で構成され、カレントミラー組回路４０、起動回路５０は高耐圧素子で構成されている。一般的に素子の耐圧はチャネル層の不純物濃度と厚みで決まっており、耐圧を上げるにはチャネル層の不純物濃度を低くし、厚みを厚くする。しかし、耐圧を上げると素子のチャネル長が長くなり、オン抵抗が増加するため、電流の精度が落ちることになる。したがって、電流精度の必要な回路は標準耐圧素子で構成し、耐圧が必要な回路は高耐圧素子で構成することで、図６のように電源端子に高電圧かつその電圧が変動している場合でも、高精度電流回路２０及び、定電圧回路１０は電源の高電圧からカレントミラー組回路４０でシールドされ、安全に一定電流を出力することができる。

上記の高耐圧部の回路と標準耐圧部の回路は同一のシリコン基板上で形成することができ、電子時計のような微少電流で駆動するシステムに組み込むことができる。高耐圧素子と標準耐圧素子を同一シリコン上で形成する場合は、レイアウト上では高耐圧部と標準耐圧部でそれぞれブロックに一まとめにし、互いに１０μｍ程度離している。VDDは高耐圧素子の耐圧で決まり、耐圧が３０Ｖであれば、３０Ｖまで印加することができる。図６の例ではVoは５Ｖ程度である。

図３に実際に電圧源を得る方法を示す。電圧源、電流源ともにカレントミラー組回路４０から得ることができる。図３の電圧源は電源端子にドレインが接続したNMOS１０３のゲートをカレントミラー組回路４０のNMOS４３、４４のゲート（端子１０２）に接続し、NMOS１０３は高耐圧素子で構成する。こうすることでNMOS１０３のソースを簡易的な定電圧源として扱うことができ、出力端子は定電圧回路１０と同じ電位になる。

図４に電流源を得る方法を示す。電源端子にソースが接続し、ゲートを共通にしたPMOS１０４、１０５で構成する、ゲートはPMOS１０４のドレインに接続されたカレントミラー回路と、ソースがPMOS１０４のドレインに接続し、ゲートはNMOS４３、４４のゲート（端子１０２）に接続したNMOS１０６と、ドレインがNMOS１０６のソースに接続され、高精度電流回路２０を構成するNMOS２３、２４のゲート（端子１０１）とゲートを共通にし、カレントミラーを構成するNMOS１０７を設け、PMOS１０４、１０５、及びNMOS１０６は高耐圧素子で構成し、NMOS１０７は標準耐圧素子で構成する。こうすることでPMOS１０５のドレイン端子を簡易的な定電流源として扱うことができる。

本発明の基準電流生成回路１００の応用例として、充電システムの構成例を図５に示す。交流電圧源６１と内部抵抗６２で構成した発電機６０の発電電力を２次電池１１０に効率よく充電する場合、交流電圧源６１の出力電圧をブリッジダイオード７０、及び降圧回路９０を介して最適な電圧に降圧する必要がある。降圧回路９０は高耐圧MOSで構成し、動作させるには任意の信号を入力する必要があり、タイミング信号生成回路８０が必要となる。

充電システムという性質上、２次電池の充電量を大きくするには、発電された電力はできるだけ降圧回路９０に投入されるのが望ましく、タイミング信号生成回路８０は３〜５Ｖ程度の可能な限り低い電力で動作させる必要がある。本発明の基準電流生成回路１００
を用いることでＶｏを５Ｖ程度にシールドし、タイミング信号生成回路８０を少ない電力で駆動することができる。

タイミング信号生成回路８０は本発明の基準電流生成回路１００から、図３、４で説明したような電圧源、電流源を得られる構成を含み、基準電流生成回路、及びタイミング信号生成回路８０は数ナノアンペア程度の電流でも動作するため、発電電力の大部分を降圧回路９０に投入することができる。

具体的に発電機６０はエレクトレット発電機などを想定しており、最大で６０Ｖ程度の高電圧を発生している。この発電機から最も効率よく電力を取出すことができる充電システムの電源VDDは３０Ｖ程度になるため、高耐圧回路を用いた基準電流生成回路１００が利用できる。

図７に第２の実施例を示す。第１の実施例（図２）との違いは起動回路５０に電流制限用の抵抗５１が使われていないことである。第２の実施例では起動回路５０′として抵抗５１の代わりにPMOS５１′を、NMOS５２の代わりにNMOS５２′を用い、設計的にPMOS５１′とNMOS５２′が同時にオンするタイミングを作り出すことで動作させる。電源起動回路５０の代わりに起動回路５０′を用いることで、カレントミラー組回路４０の起動のときに起動回路に流れる電流を低減できるようになる。構成としては起動回路５０と同様に、PMOS５１′をNMOS５３ａ、容量５４ａ、ダイオード５５ａで、NMOS５２′をNMOS５３ｂ、容量５４ｂ、ダイオード５５ｂでオンオフを制御している。電源投入直後は容量５４ａ、容量５４ｂには電荷は溜まっていないため、PMOS５１′はオフ、NMOS５２′はオンになっている。その後、時間経過によって容量５４ａと容量５４ｂに電荷が溜まり、PMOS５１′はオンに、NMOS５２′はオフになる。容量５４ａと容量５４ｂに電荷が溜まる時間はそれぞれ、容量５４ａとNMOS５３ａによるオン抵抗と、容量５４ｂとNMOS５３ｂによるオン抵抗から求まる時定数で決まるため、容量５４ａを容量５４ｂより小さくすることで、PMOS５１′とNMOS５２′が同時にオンするタイミングを作ることができる。

１０ 定電圧回路、１１ PMOS、１２ NMOS、１３ NMOS、１４ NMOS、２０ 高精度電流回路、２１ PMOS、２２ PMOS、２３ NMOS、２４ NMOS、２５ 抵抗、３０ 起動回路、３１ NMOS、３２ NMOS、３３ NMOS、４０ カレントミラー組回路、４１ PMOS、４２ PMOS、４３ NMOS、４４ NMOS、５０ 起動回路、 ５１ 抵抗、５２ NMOS、５３ NMOS、５４ 容量、 ５５ ダイオード、６０ 発電機、６１ 交流電圧源、６２
内部抵抗、７０ ブリッジダイオード、８０ タイミング信号生成回路、９０ 降圧回路、１００ 基準電流生成回路、１０１ 高精度電流回路端子、１０２ カレントミラー組回路端子、１０３ NMOS、１０４ PMOS、１０５ PMOS、１０６ NMOS、１０７ NMOS、１０８ 電圧源出力、１０９ 電流源出力、１１０ ２次電池、VDD 電源端子、VSS 接地端子、Vo シールド電圧、５０′ 起動回路、 ５１′ PMOS、５２′ NMOS、５３ａ NMOS、５４ａ 容量、 ５５ａ ダイオード、５３ｂ NMOS、５４ｂ 容量、 ５５ｂ ダイオード。

Claims (6)

1. 電源に接続したカレントミラー組回路と、
   前記カレントミラー組回路の第１の出力と接地端子との間に接続される高精度電流回路と、
   前記カレントミラー回路の第２の出力と接地端子との間に接続した定電圧回路と、
   を備えた基準電流生成回路であって、
   前記カレントミラー組回路は高耐圧素子で構成し、
   前記高精度電流回路と前記定電圧回路は標準耐圧素子で構成した
   ことを特徴とする基準電流生成回路。
2. 前記カレントミラー組回路は、高耐圧素子で構成された第１の起動回路を有し、
   前記高精度電流回路は、標準耐圧素子で構成した第２の起動回路を有し、
   前記第１の起動回路は前記カレントミラー組回路に、
   前記第２の起動回路は前記高精度電流回路に、
   それぞれ電源供給のときに初期電流を供給し、起動後はその電流経路を遮断する
   ことを特徴とする請求項１に記載の基準電流生成回路。
3. 前記定電圧回路は、電界効果トランジスタを多段にダイオード接続することで構成する
   ことを特徴とする請求項１又は２に記載の基準電流生成回路。
4. 前記高耐圧素子と前記標準耐圧素子は、同一のシリコン基板上に構成される
   ことを特徴とする請求項１から３のいずれか１つに記載の基準電流生成回路。
5. 交流発電機の整流出力を降圧充電するための降圧回路と、
   該降圧回路の降圧動作用のタイミング信号生成回路と、
   該タイミング信号生成回路の電源としての、前記交流発電機の整流出力を電源とする請求項１から４のいずれか１つに記載の基準電流生成回路と、を有する
   ことを特徴とする降圧充電システム。
6. 前記交流発電機は、エレクトレット発電機である
   ことを特徴とする請求項５に記載の降圧充電システム。
   
   

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