KR101688661B1 - 기준 전압 회로 - Google Patents

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다카시 이무라
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에스아이아이 세미컨덕터 가부시키가이샤
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Abstract

(과제)
기준 전압의 온도 특성이 양호하고, 또한, 회로 규모가 작은 기준 전압 회로를 제공한다.
(해결 수단)
기준 전압 회로는 기준 전압 회로와 별도의 온도 보정 회로 등을 이용하지 않고, 2 개의 E 형 NMOS 트랜지스터 (14 ∼ 15) 의 임계값 전압의 차분 전압과 D 형 NMOS 트랜지스터의 임계값 전압의 가산에 따라 기준 전압 Vref 를 생성함으로써, 기준 전압 Vref 의 온도 특성의 악화 요인인 D 형 NMOS 트랜지스터에 의한 기준 전압 Vref 에 대한 영향을 작게 하여, 온도에 대한 기준 전압 Vref 의 기울기 변화 및 만곡을 억제할 수 있다.

Description

기준 전압 회로{REFERENCE VOLTAGE CIRCUIT}
본 발명은, 인핸스먼트형 NMOS 트랜지스터 (E 형 NMOS 트랜지스터) 및 디프레션형 NMOS 트랜지스터 (D 형 NMOS 트랜지스터) 를 사용한 기준 전압 회로에 관한 것이다.
최근, 예를 들어, 리튬 전지 보호용 IC (Integrated Circuit) 에 있어서, 리튬 전지는, 리튬 전지를 사용할 수 있는 온도 범위에서, 요컨대, 전안법 (電安法) 에 의해 정해진 리튬 전지의 과충전 검출 전압까지의 범위에서 충전되는 것이 요구된다. 여기서, 전술한 과충전 검출 전압의 온도 특성이 나쁘면, 온도 변화에 따라, 전술한 과충전 검출 전압이 낮아지게 되면, 리튬 전지가 완전히 충전되지 않게 되어, 리튬 전지를 사용하는 전자기기의 사용 시간이 짧아져 버린다. 또, 전술한 과충전 검출 전압이 높아지게 되면, 리튬 전지의 전지 전압이 과충전 검출 전압을 초과하여, 발화 사고의 가능성이 높아져 버린다. 따라서, 전술한 과충전 검출 전압의 온도 특성이 양호한 IC 가 요망되고 있다. 요컨대, 이 과충전 검출 전압은 IC 내부의 기준 전압 회로로부터 출력되는 기준 전압이며, 이 기준 전압의 온도 특성이 양호한 IC 가 요망되고 있다.
또, 다른 용도의 IC 에 있어서도, 기준 전압의 온도 특성이 나쁘면, 온도 변화에 따라 오동작 등의 문제가 발생될 가능성이 있다. 따라서, 역시 기준 전압의 온도 특성이 양호한 IC 가 요망되고 있다.
그래서, 종래의 기준 전압 회로에 대해서 설명한다. 도 8 은, 종래의 기준 전압 회로를 나타내는 도면이다. 도 9 는, 종래의 온도에 대한 기준 전압을 나타내는 도면이다.
D 형 NMOS 트랜지스터 (91) 의 게이트ㆍ소스간 전압을 VGD, 임계값 전압을 VTD, K 값 (드라이브 능력) 을 KD 로 하면, 드레인 전류 ID 는 이하의 식 1 로 나타낸다.
ID＝KDㆍ(VGD－VTD)2 (1)
D 형 NMOS 트랜지스터 (91) 의 게이트와 소스는 접속되어 있으므로, VGD＝0 이며, 이하의 식 2 가 성립된다.
ID＝KDㆍ(0－VTD)2＝KDㆍ(｜VTD｜)2 (2)
또, E 형 NMOS 트랜지스터 (92) 의 게이트ㆍ소스간 전압을 VGE, 임계값 전압을 VTE, K 값을 KE 로 하면, 드레인 전류 IE 는 이하의 식 3 으로 나타낸다.
IE＝KEㆍ(VGE－VTE)2 (3)
여기서, D 형 NMOS 트랜지스터 (91) 및 E 형 NMOS 트랜지스터 (92) 에 동일한 드레인 전류가 흐르므로, ID＝IE 가 성립되고, 이하의 식 4 가 성립된다. 또, 식 4 로부터, 이하의 식 5 가 성립된다.
ID＝IE＝KDㆍ(｜VTD｜)2＝KEㆍ(VGE－VTE)2 (4)
VGE＝VTE＋(KD/KE)1/2ㆍ｜VTD｜ (5)
E 형 NMOS 트랜지스터 (92) 는 포화 결선되고, 게이트 전압과 드레인 전압은 동일하다. 이 드레인 전압은 기준 전압 Vref 로 되어 있다. 따라서, 기준 전압 Vref 는 이하의 식 6 으로 나타낸다.
VGE＝Vref＝VTE＋(KD/KE)1/2ㆍ｜VTD｜ (6)
여기서, (KD/KE)1/2＝α 로 하고, 이하의 식 7 이 성립됨으로써 기준 전압 Vref 의 온도 특성이 양호해지도록, 요컨대, 온도에 대한 기준 전압 Vref 의 기울기 변화가 억제되도록, D 형 NMOS 트랜지스터 (91) 및 E 형 NMOS 트랜지스터 (92) 의 K 값이 적절히 회로 설계된다.
Figure 112010061131197-pat00001
그러나, 기준 전압 Vref 는, 도 9 의 실선 201 과 같이, 온도에 대해 거의 2차 함수적으로 만곡된다. 요컨대, 이하의 식 (8) 은 0 이 되지 않는다.
Figure 112010061131197-pat00002
또, 기준 전압 회로를 갖는 IC 가 양산되면, 여러가지 요인에 따라 임계값 전압에 편차가 생긴다. 여기서, E 형 NMOS 트랜지스터 (92) 보다 D 형 NMOS 트랜지스터 (91) 가 큰 임계값 전압의 편차를 갖는 것이 알려져 있다. 즉, 식 7 의 우변의 제 1 항과 제 2 항에 편차가 생겨 식 (7) 이 성립되지 않게 된다. 따라서, 도 9 의 점선 202 및 파선 203 과 같이, 온도에 대해 변화되어 버린다 (예를 들어, 특허문헌 1 참조).
상기 대책으로서, 기준 전압 Vref 의 온도 특성이 양호해지도록 기준 전압 회로에 의해 출력된 기준 전압 Vref 에 대한 온도 보정 회로를 추가하는 기술이 제안되어 있다 (예를 들어, 특허문헌 2 참조).
일본 공개특허공보 평08－335122호 (도 2) 일본 공개특허공보 평11－134051호 (도 1)
그러나, 특허문헌 2 에 의해 개시된 기술에서는, 기준 전압 Vref 의 온도 특성은 양호해지지만, 기준 전압 회로에 의해 출력된 기준 전압 Vref 에 대한 온도 보정 회로가 기준 전압 회로와 별도로 추가되므로, 그 만큼, 회로 규모가 커져 버린다.
본 발명은, 상기 과제를 감안하여 이루어지며, 기준 전압의 온도 특성이 양호하고, 또한, 회로 규모가 작은 기준 전압 회로를 제공한다.
본 발명은, 상기 과제를 해결하기 위해, 게이트가 제 2 디프레션형 NMOS 트랜지스터의 게이트와 제 1 단자에 접속되고, 드레인이 전원 단자에 접속되는 제 1 디프레션형 NMOS 트랜지스터와, 소스가 제 2 단자에 접속되고, 드레인이 전원 단자에 접속되는 상기 제 2 디프레션형 NMOS 트랜지스터와, 드레인이 상기 제 1 단자에 접속되고, 소스가 접지 단자에 접속되는 제 1 NMOS 트랜지스터와, 게이트가 드레인과 상기 제 1 NMOS 트랜지스터의 게이트와 상기 제 2 단자에 접속되고, 소스가 기준 전압 출력 단자에 접속되고, 상기 제 1 NMOS 트랜지스터의 임계값 전압보다 낮은 임계값 전압을 갖는 제 2 NMOS 트랜지스터와, 제 3 디프레션형 NMOS 트랜지스터를 가지며, 상기 기준 전압 출력 단자와 접지 단자 사이에 기준 전압을 발생시키는 전압 발생 회로를 구비하는 것을 특징으로 하는 기준 전압 회로를 제공한다.
본 발명의 기준 전압 회로는, 기준 전압 회로와 별도의 온도 보정 회로 등을 이용하지 않고, 2 개의 인핸스먼트형 NMOS 트랜지스터의 임계값 전압의 차분 전압과 디프레션형 NMOS 트랜지스터의 임계값 전압의 가산에 따라 기준 전압을 생성함으로써, 기준 전압의 온도 특성의 악화 요인인 디프레션형 NMOS 트랜지스터에 의한 기준 전압에 대한 영향을 작게 하여, 온도에 대한 기준 전압의 기울기 변화 및 만곡을 억제할 수 있다.
도 1 은 본 발명의 제 1 실시형태의 기준 전압 회로를 나타내는 회로도이다.
도 2 는 본 발명의 제 1 실시형태의 기준 전압 회로의 다른 예를 나타내는 회로도이다.
도 3 은 본 발명의 제 1 실시형태의 기준 전압 회로의 다른 예를 나타내는 회로도이다.
도 4 는 본 발명의 제 1 실시형태의 기준 전압 회로의 다른 예를 나타내는 회로도이다.
도 5 는 본 발명의 제 1 실시형태의 기준 전압 회로의 다른 예를 나타내는 회로도이다.
도 6 은 본 발명의 제 1 실시형태의 기준 전압 회로의 다른 예를 나타내는 회로도이다.
도 7 은 본 발명의 제 2 실시형태의 기준 전압 회로를 나타내는 회로도이다.
도 8 은 종래의 기준 전압 회로를 나타내는 도면이다.
도 9 는 종래의 온도에 대한 기준 전압을 나타내는 도면이다.
도 10 은 본 발명의 제 3 실시형태의 기준 전압 회로를 나타내는 회로도이다.
발명을 실시하기 위한 형태
이하, 본 발명의 실시형태를, 도면을 참조하며 설명한다.
<제 1 실시형태>
먼저, 본 발명의 제 1 실시형태에 대해서 설명한다. 도 1 은, 본 발명의 제 1 실시형태의 기준 전압 회로를 나타내는 회로도이다.
기준 전압 회로는, 디프레션형 NMOS 트랜지스터 (D 형 NMOS 트랜지스터 : 11 ∼ 13) 및 인핸스먼트형 NMOS 트랜지스터 (E 형 NMOS 트랜지스터 : 14 ∼ 15) 를 구비한다.
D 형 NMOS 트랜지스터 (11) 의 게이트는 소스와 D 형 NMOS 트랜지스터 (12) 의 게이트와 E 형 NMOS 트랜지스터 (14) 의 드레인에 접속되고, 드레인은 전원 단자에 접속된다. D 형 NMOS 트랜지스터 (12) 의 드레인은 전원 단자에 접속된다. E 형 NMOS 트랜지스터 (15) 의 게이트는 드레인과 E 형 NMOS 트랜지스터 (14) 의 게이트와 D 형 NMOS 트랜지스터 (12) 의 소스에 접속되고, 소스는 기준 전압 출력 단자에 접속된다. E 형 NMOS 트랜지스터 (14) 의 소스는 접지 단자에 접속된다. D 형 NMOS 트랜지스터 (13) 의 게이트 및 소스는 접지 단자에 접속되고, 드레인은 기준 전압 출력 단자에 접속된다.
D 형 NMOS 트랜지스터 (11 ∼ 13) 는 부의 임계값 전압을 가지며, E 형 NMOS 트랜지스터 (14 ∼ 15) 는 정의 임계값 전압을 갖는다. 또, E 형 NMOS 트랜지스터 (15) 의 임계값 전압은 E 형 NMOS 트랜지스터 (14) 의 임계값 전압보다 낮다.
전류 출력 회로는, D 형 NMOS 트랜지스터 (11 ∼ 12) 로 구성되고, 전원 단자와 E 형 NMOS 트랜지스터 (14 ∼ 15) 의 각 드레인 사이에 형성되고, D 형 NMOS 트랜지스터 (11) 의 소스 (제 1 단자) 와 D 형 NMOS 트랜지스터 (12) 의 소스 (제 2 단자) 로부터 전류를 출력한다.
전압 발생 회로는, D 형 NMOS 트랜지스터 (13) 로 구성되고, 기준 전압 출력 단자와 접지 단자 사이에 형성되고, 기준 전압 출력 단자에 기준 전압을 발생시킨다.
다음으로, 기준 전압 회로의 동작에 대해서 설명한다.
D 형 NMOS 트랜지스터 (11) 의 게이트ㆍ소스간 전압을 VGD1, 임계값 전압을 VTD1, K 값 (드라이브 능력) 을 KD1 로 하면, 드레인 전류 ID1 은 이하의 식 1A 로 나타낸다.
ID1＝KD1ㆍ(VGD1－VTD1)2 (1A)
D 형 NMOS 트랜지스터 (11) 의 게이트와 소스는 접속되어 있으므로, VGD1＝0 이며, 이하의 식 2A 가 성립된다.
ID1＝KD1ㆍ(0－VTD1)2＝KD1ㆍ(｜VTD1｜)2 (2A)
또, E 형 NMOS 트랜지스터 (14) 의 게이트ㆍ소스간 전압을 VGE1, 임계값 전압을 VTE1, K 값을 KE1 로 하면, 드레인 전류 IE1 은 이하의 식 (3A) 로 나타낸다.
IE1＝KE1ㆍ(VGE1－VTE1)2 (3A)
여기서, E 형 NMOS 트랜지스터 (15) 의 게이트 전압 및 드레인 전압을 전압 V1, 소스 전압을 기준 전압 Vref 로 한다. 또, D 형 NMOS 트랜지스터 (11) 및 E 형 NMOS 트랜지스터 (14) 에 동일한 드레인 전류가 흐르므로, ID1＝IE1 가 성립되고, VGE1＝V1 이므로 이하의 식 9 가 성립된다. 또, 식 9 로부터, 이하의 식 10 이 성립된다.
ID1＝IE1＝KD1ㆍ(｜VTD1｜)2＝KE1ㆍ(V1－VTE1)2 (9)
V1＝VTE1＋(KD1/KE1)1/2ㆍ｜VTD1｜ (10)
또, D 형 NMOS 트랜지스터 (13) 의 게이트ㆍ소스간 전압을 VGD2, 임계값 전압을 VTD2, K 값을 KD2 로 하고, E 형 NMOS 트랜지스터 (15) 의 게이트ㆍ소스간 전압을 VGE2, 임계값 전압을 VTE2, K 값을 KE2 로 하면, D 형 NMOS 트랜지스터 (12) 는 전압 V1 이 일정해지도록 동작하고, D 형 NMOS 트랜지스터 (13) 및 E 형 NMOS 트랜지스터 (15) 에 동일한 드레인 전류가 흐르므로, D 형 NMOS 트랜지스터 (13) 의 드레인 전류 ID2 와 E 형 NMOS 트랜지스터 (15) 의 드레인 전류 IE2 는 동일해져, 이하의 식 11 이 성립된다. 또, 식 11 로부터, 이하의 식 12 가 성립된다.
ID2＝IE2＝KD2ㆍ(｜VTD2｜)2＝KE2ㆍ(V1－Vref－VTE2)2 (11)
Vref＝V1－VTE2－(KD2/KE2)1/2ㆍ｜VTD2｜ (12)
여기서, 식 10 과 식 12 로부터 이하의 식 13 이 성립된다.
Vref＝VTE1－VTE2＋(KD1/KE1)1/2ㆍ｜VTD1｜－(KD2/KE2)1/2ㆍ｜VTD2｜ (13)
이 때, KD1＝KD2 이며 또한 VTD1＝VTD2 이도록 D 형 NMOS 트랜지스터 (11) 및 D 형 NMOS 트랜지스터 (13) 이 설계되면, 식 13 으로부터 이하의 식 14 가 성립된다.
Vref＝VTE1－VTE2＋{(KD1/KE1)1/2 －(KD1/KE2)1/2}ㆍ｜VTD1｜ (14)
여기서, (KD1/KEl)1/2－(KD1/KE2)1/2＝β 로 하고, 이하의 식 15 가 성립됨으로써 기준 전압 Vref 의 온도 특성이 양호해지도록, 요컨대, 온도에 대한 기준 전압 Vref 의 기울기 변화가 억제되도록, D 형 NMOS 트랜지스터 (11) 와 D 형 NMOS 트랜지스터 (13) 와 E 형 NMOS 트랜지스터 (14) 와 E 형 NMOS 트랜지스터 (15) 의 K 값이 적절히 회로 설계된다. 여기서, 일반적인 반도체 제조 프로세스가 사용되는 경우, 1≫β이다.
Figure 112010061131197-pat00003
이 때, 기준 전압 Vref 는, 종래와 마찬가지로, 온도에 대해 거의 2 차 함수적으로 만곡된다. 이 만곡은 이하의 식 16 으로 나타낸다.
Figure 112010061131197-pat00004
식 16 에 있어서, 우변의 제 1 항과 제 2 항의 차이의 값은 작다. 또, 일반적인 반도체 제조 프로세스가 사용되는 경우 1≫β 이므로, 우변의 제 3 항의 값도 작다. 따라서, 식 16 의 값도 작아져, 온도에 대한 기준 전압 Vref 의 만곡이 억제된다. 이 때, β 가 작음으로써, D 형 NMOS 트랜지스터 (11) 및 D 형 NMOS 트랜지스터 (13) 의 임계값 전압인 ｜VTD1｜ 에 편차가 생겨도, ｜VTD1｜ 에 작은 값인 β 가 곱셈되므로, 기준 전압 Vref 에는 편차가 잘 생기지 않는다. 요컨대, β 가 작음으로써, 기준 전압 Vref 에 대한 D 형 NMOS 트랜지스터 (11) 및 D 형 NMOS 트랜지스터 (13) 에 의한 영향이 작아진다. 또한, E 형 NMOS 트랜지스터 (14 ∼ 15) 의 임계값 전압 VTE1 ∼ 2 에는, 동일한 정도로 편차가 생기므로, (VTE1－VTE2) 는 거의 변화되지 않는다. 요컨대, 기준 전압 Vref 에 대한 E 형 NMOS 트랜지스터 (14 ∼ 15) 에 의한 영향도 작아진다.
기준 전압 회로는, 임계값 전압이 상이한 2 개의 E 형 NMOS 트랜지스터 및 임계값 전압이 상이하거나 또는 임계값 전압이 동일한 2 개의 D 형 NMOS 트랜지스터를 사용한다. 또는, 기준 전압 회로는, 임계값 전압이 상이한 2 개의 E 형 NMOS 트랜지스터 및 1 개의 D 형 NMOS 트랜지스터를 사용한다.
이 기준 전압 회로는, 기준 전압 회로와 별도의 온도 보정 회로 등을 이용하지 않고, 2 개의 E 형 NMOS 트랜지스터 (14 ∼ 15) 의 임계값 전압의 차분 전압과 D 형 NMOS 트랜지스터의 임계값 전압의 가산에 따라 기준 전압 Vref 를 생성함으로써, 기준 전압 Vref 의 온도 특성의 악화 요인인 D 형 NMOS 트랜지스터에 의한 기준 전압 Vref 에 대한 영향을 작게 하여, 온도에 대한 기준 전압 Vref 의 기울기 변화 및 만곡을 억제할 수 있다.
또, 전원 투입시에, D 형 NMOS 트랜지스터 (11) 는, 게이트와 소스가 접속되어 있으므로, 전류를 흘려 보낸다. 따라서, D 형 NMOS 트랜지스터 (11) 와 커런트 미러 접속되는 D 형 NMOS 트랜지스터 (12) 도 전류를 흘려 보낸다. 이 전류는, 기준 전압 회로를 기동시키는 기동 전류로서 기능하고, 전원 단자로부터 E 형 NMOS 트랜지스터 (14 ∼ 15) 의 게이트에 흘러 보내어, E 형 NMOS 트랜지스터 (14 ∼ 15) 의 게이트 용량을 차지한다. 이 차지에 따라, 원하는 전류가 흐르는 동작점과 전류가 O 암페어로 되는 동작점에서, 전자의 동작점에서 기준 전압 회로는 안정 동작한다. 요컨대, 전원 투입시에, 기준 전압 회로는, 기동 회로를 이용하지 않고, 반드시 기동시킬 수 있다.
또한, 도 2 에 나타내는 바와 같이, 도 1 과 비교하여, D 형 NMOS 트랜지스터 (13) 가 E 형 NMOS 트랜지스터 (26) 로 변경되어 D 형 NMOS 트랜지스터 (23) 및 E 형 NMOS 트랜지스터 (27) 가 추가되어도 된다. 이 때, D 형 NMOS 트랜지스터 (23) 의 게이트는 소스와 E 형 NMOS 트랜지스터 (27) 의 게이트 및 드레인과 E 형 NMOS 트랜지스터 (26) 의 게이트에 접속되고, 드레인은 전원 단자에 접속된다. E 형 NMOS 트랜지스터 (27)의 소스는 접지 단자에 접속된다. E 형 NMOS 트랜지스터 (26) 의 소스는 접지 단자에 접속되고, 드레인은 기준 전압 출력 단자에 접속된다. 그러면, 도 1 의 기준 전압 회로와 비교하여, 기준 전압 Vref 가 낮아도, 기준 전압 출력 단자와 접지 단자 사이의 트랜지스터가 포화 동작할 수 있다.
또, 도 3 에 나타내는 바와 같이, 도 2 와 비교하여, D 형 NMOS 트랜지스터 (23) 의 게이트의 접속처가 D 형 NMOS 트랜지스터 (11) 의 게이트로 변경되어도 된다.
또, 도 4 에 나타내는 바와 같이, 도 2 와 비교하여, D 형 NMOS 트랜지스터 (11 ∼ 12) 의 게이트의 접속처가 D 형 NMOS 트랜지스터 (23) 의 게이트로 변경되어도 된다.
또, 도 5 에 나타내는 바와 같이, 도 1 과 비교하여, D 형 NMOS 트랜지스터 (13) 가 E 형 NMOS 트랜지스터 (35) 로 변경되어도 된다. 이 때, E 형 NMOS 트랜지스터 (35) 의 게이트는 E 형 NMOS 트랜지스터 (14 ∼ 15) 의 게이트에 접속되고, 소스는 접지 단자에 접속되고, 드레인은 기준 전압 출력 단자에 접속된다. 그러면, 도 1 의 기준 전압 회로와 비교하여, 기준 전압 Vref 가 낮아도, 기준 전압 출력 단자와 접지 단자 사이의 트랜지스터가 포화 동작할 수 있다. 또, 도 2 ∼ 4 의 기준 전압 회로와 비교하여, 회로 규모가 작으므로, 소비 전류가 적어진다.
또, 도 6 에 나타내는 바와 같이, 도 5 와 비교하여, E 형 NMOS 트랜지스터 (36) 가 추가되어도 된다. 이 때, E 형 NMOS 트랜지스터 (36) 의 게이트는 E 형 NMOS 트랜지스터 (35) 의 게이트에 접속되고, 소스는 접지 단자에 접속되고, 드레인은 E 형 NMOS 트랜지스터 (14) 의 소스에 접속된다. 그러면, 도 5 의 기준 전압 회로와 비교하여, E 형 NMOS 트랜지스터 (14) 의 소스 전압이 기준 전압 Vref (E 형 NMOS 트랜지스터 (15) 의 소스 전압) 에 연동되므로, 기준 전압 회로에 흐르는 전류가 더 정확히 제어될 수 있다.
또, E 형 NMOS 트랜지스터 (15) 는 D 형 NMOS 트랜지스터여도 된다. 그러면, 기준 전압 Vref 가 높아지기 쉬워지므로, 기준 전압 출력 단자와 접지 단자 사이의 트랜지스터가 포화 동작하기 쉬워진다.
<제 2 실시형태>
다음으로, 본 발명의 제 2 실시형태의 기준 전압 회로에 대해서 설명한다. 도 7 은, 본 발명의 제 2 실시형태의 기준 전압 회로를 나타내는 회로도이다.
도 5 와 비교하여, E 형 NMOS 트랜지스터 (35) 의 게이트의 접속처가 기준 전압 출력 단자로 변경된다
다음으로, 기준 전압 회로의 동작에 대해서 설명한다.
여기서, 제 1 실시형태와 같이, 식 (1A)ㆍ(2A)ㆍ(3A)ㆍ(9)ㆍ(10) 이 성립된다.
또, E 형 NMOS 트랜지스터 (35) 의 게이트ㆍ소스간 전압을 VGE3, 임계값 전압을 VTE3, K 값을 KE3 으로 하고, E 형 NMOS 트랜지스터 (15) 의 게이트ㆍ소스간 전압을 VGE2, 임계값 전압을 VTE2, K 값을 KE2 로 하면, D 형 NMOS 트랜지스터 (12) 는 전압 V1 가 일정해지도록 동작하고, E 형 NMOS 트랜지스터 (35) 및 E 형 NMOS 트랜지스터 (15) 에 동일한 드레인 전류가 흐르므로, E 형 NMOS 트랜지스터 (35) 의 드레인 전류 IE3 과 E 형 NMOS 트랜지스터 (15) 의 드레인 전류 IE2 는 동일해져, 이하의 식 (31) 이 성립된다. 또, 식 (31) 로부터, 이하의 식 (32) 가 성립된다.
Figure 112010061131197-pat00005
Figure 112010061131197-pat00006
여기서, (KD1/KEl)1/2＝β, (KE3/KE2)1/2＝γ 로 하고, 이하의 식 (33) 이 성립됨으로써 기준 전압 Vref 의 온도 특성이 양호해지도록, 요컨대, 온도에 대한 기준 전압 Vref 의 기울기 변화가 억제되도록, D 형 NMOS 트랜지스터 (11) 와 E 형 NMOS 트랜지스터 (35) 와 E 형 NMOS 트랜지스터 (14 ∼ 15) 의 K 값이 적절히 회로설계된다.
Figure 112010061131197-pat00007
이 때, 기준 전압 Vref 는, 종래와 마찬가지로, 온도에 대해 거의 2차 함수적으로 만곡된다. 이 만곡은 이하의 식 (34) 로 나타낸다.
Figure 112010061131197-pat00008
이와 같이 하면, 제 1 실시형태와 비교하면, 식 (34) 에 있어서, 1/(1＋γ) 가 새로 곱셈됨으로써, 온도에 대한 기준 전압 Vref 의 만곡이 작아지기 쉽다.
또한, E 형 NMOS 트랜지스터 (15) 는 D 형 NMOS 트랜지스터여도 된다. 그러면, 기준 전압 Vref 가 높아지기 쉬워지므로, 기준 전압 출력 단자와 접지 단자 사이의 트랜지스터가 포화 동작하기 쉬워진다.
<제 3 실시형태>
다음으로, 본 발명의 제 3 실시형태의 기준 전압 회로에 대해서 설명한다. 도 10 은, 본 발명의 제 3 실시형태의 기준 전압 회로를 나타내는 회로도이다.
도 1 과 비교하여, D 형 NMOS 트랜지스터 (11 ∼ 12) 가 E 형 PMOS 트랜지스터 (41 ∼ 42) 로 변경된다. 또, E 형 PMOS 트랜지스터 (41 ∼ 42) 는 커런트 미러 회로를 구성하고, E 형 PMOS 트랜지스터 (42) 의 게이트와 드레인이 접속된다. 또, E 형 NMOS 트랜지스터 (14 ∼ 15) 는 커런트 미러 회로를 구성하고, E 형 NMOS 트랜지스터 (14) 의 게이트와 드레인이 접속된다.
다음으로, 기준 전압 회로의 동작에 대해서 설명한다.
여기서, 제 1 실시형태와 같이, 식 (3A)ㆍ(11)ㆍ(12) 가 성립된다.
E 형 NMOS 트랜지스터 (14) 의 게이트 및 드레인과 E 형 NMOS 트랜지스터 (15) 의 게이트는 접속되어 있으므로 VGE1＝V1 이 된다. 또, E 형 PMOS 트랜지스터 (41 ∼ 42) 는 커런트 미러 회로이며, E 형 PMOS 트랜지스터 (41 ∼ 42) 의 임계값 전압이나 사이즈 등이 조정되고, E 형 NMOS 트랜지스터 (14) 에 D 형 NMOS 트랜지스터 (13) 와 동일한 드레인 전류가 흐르도록 하면, 이하의 식 (35) 가 성립되고, 식 (35) 내지 식 (36) 이 성립된다.
IE1＝ID2＝KD2ㆍ(｜VTD2｜)2＝KE1ㆍ(V1－VTE1)2 (35)
V1＝VTE1＋(KD2/KE1)1/2｜VTD2｜ (36)
식 (12)ㆍ(36) 으로부터, 이하의 식 (37) 이 성립된다.
Vref＝VTE1－VTE2＋{(KD2/KE1)1/2－(KD2/KE2)1/2}ㆍ｜VTD2｜ (37)
이와 같이 하면, 제 1 실시형태와 비교하면, 반도체 실리콘 기판이 P 형인 경우, D 형 NMOS 트랜지스터 (11) 와 D 형 NMOS 트랜지스터 (13) 가 동일한 임계값 전압ㆍ동일한 사이즈로 제작되어도, D 형 NMOS 트랜지스터 (11) 에 백 게이트 바이어스가 가해지므로, D 형 NMOS 트랜지스터 (11) 와 D 형 NMOS 트랜지스터 (13) 가 동일한 드레인 전류를 흘려 보내기 어려워져 버린다. 따라서, 식 (14) 가 성립되기 어려워진다. 그러나, 제 3 실시형태에서는, 반도체 실리콘 기판이 P 형인 경우라도, 백 게이트 바이어스의 영향은 배제되어 식 (37) 은 만족된다.
또한, 도 1 ∼ 2 에서도 마찬가지로, D 형 NMOS 트랜지스터 (11 ∼ 12) 가 E 형 PM0S 트랜지스터로 변경되어도 된다.
또, E 형 NMOS 트랜지스터 (15) 는 D 형 NMOS 트랜지스터여도 된다. 그러면, 기준 전압 Vref 가 높아지기 쉬워지므로, 기준 전압 출력 단자와 접지 단자 사이의 트랜지스터가 포화 동작하기 쉬워진다.
11, 12, 13, 23 디프레션형 NMOS 트랜지스터
14, 15, 26, 27, 35 인핸스먼트형 NMOS 트랜지스터

Claims (18)

  1. 게이트가 제 2 디프레션형 NMOS 트랜지스터의 게이트와 제 1 단자에 접속되고, 드레인이 전원 단자에 접속되는 제 1 디프레션형 NMOS 트랜지스터와,
    소스가 제 2 단자에 접속되고, 드레인이 전원 단자에 접속되는 상기 제 2 디프레션형 NMOS 트랜지스터와,
    드레인이 상기 제 1 단자에 접속되고, 소스가 접지 단자에 접속되는 제 1 NMOS 트랜지스터와,
    게이트가 드레인과 상기 제 1 NMOS 트랜지스터의 게이트와 상기 제 2 단자에 접속되고, 소스가 기준 전압 출력 단자에 접속되고, 상기 제 1 NMOS 트랜지스터의 임계값 전압보다 낮은 임계값 전압을 갖는 제 2 NMOS 트랜지스터와,
    제 3 디프레션형 NMOS 트랜지스터를 가지며, 상기 기준 전압 출력 단자와 접지 단자 사이에 기준 전압을 발생시키는 전압 발생 회로를 구비하는 것을 특징으로 하는 기준 전압 회로.
  2. 제 1 항에 있어서,
    상기 제 1 디프레션형 NMOS 트랜지스터의 게이트와 소스는 접속되고,
    상기 전압 발생 회로는,
    게이트 및 소스가 접지 단자에 접속되고, 드레인이 상기 기준 전압 출력 단자에 접속되는 상기 제 3 디프레션형 NMOS 트랜지스터를 갖는 것을 특징으로 하는 기준 전압 회로.
  3. 제 1 항에 있어서,
    상기 제 1 디프레션형 NMOS 트랜지스터의 게이트와 소스는 접속되고,
    상기 전압 발생 회로는,
    소스가 접지 단자에 접속되고, 드레인이 상기 기준 전압 출력 단자에 접속되는 제 3 인핸스먼트형 NMOS 트랜지스터와,
    게이트가 드레인과 상기 제 3 인핸스먼트형 NMOS 트랜지스터의 게이트에 접속되고, 소스가 접지 단자에 접속되는 제 4 인핸스먼트형 NMOS 트랜지스터와,
    게이트가 소스와 상기 제 4 인핸스먼트형 NMOS 트랜지스터의 드레인에 접속되고, 드레인이 전원 단자에 접속되는 상기 제 3 디프레션형 NMOS 트랜지스터를 갖는 것을 특징으로 하는 기준 전압 회로.
  4. 제 1 항에 있어서,
    상기 제 1 디프레션형 NMOS 트랜지스터의 게이트와 소스는 접속되고,
    상기 전압 발생 회로는,
    소스가 접지 단자에 접속되고, 드레인이 상기 기준 전압 출력 단자에 접속되는 제 3 인핸스먼트형 NMOS 트랜지스터와,
    게이트가 드레인과 상기 제 3 인핸스먼트형 NMOS 트랜지스터의 게이트에 접속되고, 소스가 접지 단자에 접속되는 제 4 인핸스먼트형 NMOS 트랜지스터와,
    게이트가 상기 제 1 디프레션형 NMOS 트랜지스터의 게이트에 접속되고, 소스가 상기 제 4 인핸스먼트형 NMOS 트랜지스터의 드레인에 접속되고, 드레인이 전원 단자에 접속되는 상기 제 3 디프레션형 NMOS 트랜지스터를 갖는 것을 특징으로 하는 기준 전압 회로.
  5. 제 1 항에 있어서,
    상기 전압 발생 회로는,
    소스가 접지 단자에 접속되고, 드레인이 상기 기준 전압 출력 단자에 접속되는 제 3 인핸스먼트형 NMOS 트랜지스터와,
    게이트가 드레인과 상기 제 3 인핸스먼트형 NMOS 트랜지스터의 게이트에 접속되고, 소스가 접지 단자에 접속되는 제 4 인핸스먼트형 NMOS 트랜지스터와,
    게이트가 소스와 상기 제 1 디프레션형 NMOS 트랜지스터의 게이트와 상기 제 4 인핸스먼트형 NMOS 트랜지스터의 드레인에 접속되고, 드레인이 전원 단자에 접속되는 상기 제 3 디프레션형 NMOS 트랜지스터를 갖는 것을 특징으로 하는 기준 전압 회로.
  6. 소스가 전원 단자에 접속되고, 드레인이 제 1 단자에 접속되는 제 1 인핸스먼트형 PM0S 트랜지스터와,
    게이트가 드레인과 상기 제 1 인핸스먼트형 PM0S 트랜지스터의 게이트와 제 2 단자에 접속되고, 소스가 전원 단자에 접속되는 제 2 인핸스먼트형 PM0S 트랜지스터와,
    게이트가 드레인과 제 2 NMOS 트랜지스터의 게이트와 상기 제 1 단자에 접속되고, 소스가 접지 단자에 접속되는 제 1 NMOS 트랜지스터와,
    드레인이 상기 제 2 단자에 접속되고, 소스가 기준 전압 출력 단자에 접속되고, 상기 제 1 NMOS 트랜지스터의 임계값 전압보다 낮은 임계값 전압을 갖는 상기 제 2 NMOS 트랜지스터와,
    제 3 디프레션형 NMOS 트랜지스터를 가지며, 상기 기준 전압 출력 단자와 접지 단자 사이에 기준 전압을 발생시키는 전압 발생 회로를 구비하는 것을 특징으로 하는 기준 전압 회로.
  7. 제 6 항에 있어서,
    상기 전압 발생 회로는,
    게이트 및 소스가 접지 단자에 접속되고, 드레인이 상기 기준 전압 출력 단자에 접속되는 상기 제 3 디프레션형 NMOS 트랜지스터를 갖는 것을 특징으로 하는 기준 전압 회로.
  8. 제 6 항에 있어서,
    상기 전압 발생 회로는,
    소스가 접지 단자에 접속되고, 드레인이 상기 기준 전압 출력 단자에 접속되는 제 3 인핸스먼트형 NMOS 트랜지스터와,
    게이트가 드레인과 상기 제 3 인핸스먼트형 NMOS 트랜지스터의 게이트에 접속되고, 소스가 접지 단자에 접속되는 제 4 인핸스먼트형 NMOS 트랜지스터와,
    게이트가 소스와 상기 제 4 인핸스먼트형 NMOS 트랜지스터의 드레인에 접속되고, 드레인이 전원 단자에 접속되는 상기 제 3 디프레션형 NMOS 트랜지스터를 갖는 것을 특징으로 하는 기준 전압 회로.
  9. 게이트가 소스와 제 2 디프레션형 NMOS 트랜지스터의 게이트와 제 1 단자에 접속되고, 드레인이 전원 단자에 접속되는 제 1 디프레션형 NMOS 트랜지스터와,
    소스가 제 2 단자에 접속되고, 드레인이 전원 단자에 접속되는 상기 제 2 디프레션형 NMOS 트랜지스터와,
    드레인이 상기 제 1 단자에 접속되고, 소스가 접지 단자에 접속되는 제 1 NMOS 트랜지스터와,
    게이트가 드레인과 상기 제 1 NMOS 트랜지스터의 게이트와 상기 제 2 단자에 접속되고, 소스가 기준 전압 출력 단자에 접속되고, 상기 제 1 NMOS 트랜지스터의 임계값 전압보다 낮은 임계값 전압을 갖는 제 2 NMOS 트랜지스터와,
    제 5 인핸스먼트형 NMOS 트랜지스터를 가지며, 상기 기준 전압 출력 단자와 접지 단자 사이에 기준 전압을 발생시키는 전압 발생 회로를 구비하는 것을 특징으로 하는 기준 전압 회로.
  10. 제 9 항에 있어서,
    상기 제 5 인핸스먼트형 NMOS 트랜지스터는, 게이트가 상기 제 2 NMOS 트랜지스터의 게이트에 접속되고, 소스가 접지 단자에 접속되고, 드레인이 상기 기준 전압 출력 단자에 접속되는 것을 특징으로 하는 기준 전압 회로.
  11. 제 10 항에 있어서,
    게이트가 상기 제 5 인핸스먼트형 NMOS 트랜지스터의 게이트에 접속되고, 소스가 접지 단자에 접속되고, 드레인이 상기 제 1 NMOS 트랜지스터의 소스에 접속되는 제 6 인핸스먼트형 NMOS 트랜지스터를 추가로 갖는 것을 특징으로 하는 기준 전압 회로.
  12. 제 9 항에 있어서,
    상기 제 5 인핸스먼트형 NMOS 트랜지스터는, 게이트 및 드레인이 상기 기준 전압 출력 단자에 접속되고, 소스가 접지 단자에 접속되는 것을 특징으로 하는 기준 전압 회로.
  13. 제 1 항에 있어서,
    상기 제 1 NMOS 트랜지스터는 인핸스먼트형이고,
    상기 제 2 NMOS 트랜지스터는 인핸스먼트형인 것을 특징으로 하는 기준 전압 회로.
  14. 제 6 항에 있어서,
    상기 제 1 NMOS 트랜지스터는 인핸스먼트형이고,
    상기 제 2 NMOS 트랜지스터는 인핸스먼트형인 것을 특징으로 하는 기준 전압 회로.
  15. 제 9 항에 있어서,
    상기 제 1 NMOS 트랜지스터는 인핸스먼트형이고,
    상기 제 2 NMOS 트랜지스터는 인핸스먼트형인 것을 특징으로 하는 기준 전압 회로.
  16. 제 1 항에 있어서,
    상기 제 1 NMOS 트랜지스터는 인핸스먼트형이고,
    상기 제 2 NMOS 트랜지스터는 디프레션형인 것을 특징으로 하는 기준 전압 회로.
  17. 제 6 항에 있어서,
    상기 제 1 NMOS 트랜지스터는 인핸스먼트형이고,
    상기 제 2 NMOS 트랜지스터는 디프레션형인 것을 특징으로 하는 기준 전압 회로.
  18. 제 9 항에 있어서,
    상기 제 1 NMOS 트랜지스터는 인핸스먼트형이고,
    상기 제 2 NMOS 트랜지스터는 디프레션형인 것을 특징으로 하는 기준 전압 회로.
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