TWI502305B - Reference voltage circuit - Google Patents

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TWI502305B
TWI502305B TW099132247A TW99132247A TWI502305B TW I502305 B TWI502305 B TW I502305B TW 099132247 A TW099132247 A TW 099132247A TW 99132247 A TW99132247 A TW 99132247A TW I502305 B TWI502305 B TW I502305B
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Hideo Yoshino
Takashi Imura
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Seiko Instr Inc
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    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
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Description

基準電壓電路
本發明係關於利用增強型NMOS電晶體(E型NMOS電晶體)及空乏型NMOS電晶體(D型NMOS電晶體)之基準電壓電路。
近年來，例如，鋰電池保護用IC(Integrated Circuit)時，鋰電池，要求於鋰電池可使用之溫度範圍，亦即，要求於至電氣用品安全法所規定之鋰電池之過充電檢測電壓為止之範圍進行充電。因為，若前述過充電檢測電壓的溫度特性不良，溫度變化將導致前述過充電檢測電壓降低，而使鋰電池完全無法充電，進而縮短使用鋰電池之電子機器的使用時間。此外，若前述過充電檢測電壓過高，則鋰電池之電池電壓超過過充電檢測電壓，而提高起火事故之可能性。所以，期待前述過充電檢測電壓之溫度特性良好的IC。亦即，該過充電檢測電壓，係IC內部之基準電壓電路所輸出之基準電壓，期待該基準電壓之溫度特性良好的IC。
此外，其他用途之IC時，若基準電壓之溫度特性不良，也有因為溫度變化而發生錯誤動作等故障之可能性。所以，還是期待基準電壓之溫度特性良好之IC。
此處，針對傳統基準電壓電路進行說明。第8圖係傳統基準電壓電路圖。第9圖係傳統之相對於溫度的基準電壓圖。
若D型NMOS電晶體91之閘極‧源極間電壓為VGD、臨界電壓為VTD、K值(驅動能力)為KD，則汲極電流ID以下式1來表示。
ID=KD‧(VGD-VTD)2 　(1)
因為D型NMOS電晶體91之閘極及源極相連接，VGD=0，以下之式2成立。
ID=KD‧(0-VTD)2 =KD‧(|VTD|)2 　(2)
此外，若E型NMOS電晶體92之閘極‧源極間電壓為VGE、臨界電壓為VTE、K值為KE，則汲極電流IE以下式3來表示。
IE=KE‧(VGE-VTE)2 　(3)
此處，因為相同汲極電流流至D型NMOS電晶體91及E型NMOS電晶體92，ID=IE成立，以下之式4成立。此外，由於式4，以下之式5成立。
ID=IE=KD‧(|VTD|)2 =KE‧(VGE-VTE)2 　(4)
VGE=VTE+(KD/KE)1/2 ‧|VTD|　(5)
E型NMOS電晶體92為飽和連接，閘極電壓與汲極電壓相等。該汲極電壓成為基準電壓Vref。所以，基準電壓Vref，以下式6來表示。
VGE=Vref=VTE+(KD/KE)1/2 ‧|VTD|　(6)
此處，若(KD/KE)1/2 =α，因為下式7成立，所以，基準電壓Vref之溫度特性變好，亦即，以抑制相對於溫度之基準電壓Vref的傾斜變化，而以適度之D型NMOS電晶體91及E型NMOS電晶體92的K值來設計電路。
然而，基準電壓Vref，如第9圖之實線201所示，相對於溫度大致呈現二次函數的彎曲。亦即，下式(8)不為0。
此外，具有基準電壓電路之IC進行量產時，因為各種原因，臨界電壓出現偏移。已知D型NMOS電晶體91之臨界電壓偏移大於E型NMOS電晶體92。亦即，式7之右邊的第1項及第2項偏移，式(7)不成立。所以，如第9圖之點線202及虛線203所示，相對於溫度產生變化(例如，參照專利文獻1)。
上述之對策，有人提出以使基準電壓Vref之溫度特性變佳，而追加針對基準電壓電路所輸出之基準電壓Vref的溫度補償電路之技術(例如，參照專利文獻2)。
[專利文獻1]日本特開平08-335122號公報(第2圖)
[專利文獻2]日本特開平11-134051號公報(第1圖)
然而，專利文獻2所揭示之技術，基準電壓Vref之溫度特性雖然變佳，然而，因為針對基準電壓電路所輸出之基準電壓Vref的溫度補償電路，係於基準電壓電路以外另行追加，電路規模相對地增大。
為了解決上述課題，本發明提供基準電壓之溫度特性良好，而且，電路規模較小之基準電壓電路。
為了解決上述課題，本發明提供一種基準電壓電路，其特徵為具備：閘極連接於第二空乏型NMOS電晶體之閘極及第一端子，汲極則連接於電源端子之第一空乏型NMOS電晶體；源極連接於第二端子，汲極則連接於電源端子之前述第二空乏型NMOS電晶體；汲極連接於前述第一端子，源極則連接接地端子之第一NMOS電晶體；閘極連接於汲極及前述第一NMOS電晶體之閘極及前述第二端子，源極連接於基準電壓輸出端子，具有低於前述第一NMOS電晶體之臨界電壓的第二NMOS電晶體；以及具有第三空乏型NMOS電晶體，於前述基準電壓輸出端子及接地端子之間發生基準電壓之電壓發生電路。
本發明之基準電壓電路，不利用基準電壓電路以外之其他溫度補償電路等，藉由將2個之增強型NMOS電晶體之臨界電壓的差分電壓及空乏型NMOS電晶體之臨界電壓進行相加來生成基準電壓，縮小基準電壓之溫度特性惡化要因的空乏型NMOS電晶體，對基準電壓所造成的影響，而可抑制相對於溫度之基準電壓的傾斜變化及彎曲。
以下，參照圖式，針對本發明之實施形態進行說明。
<第一實施形態>
首先，針對本發明之第一實施形態進行說明。第1圖係本發明之第一實施形態之基準電壓電路的電路圖。
基準電壓電路，具備空乏型NMOS電晶體(D型NMOS電晶體)11～13及增強型NMOS電晶體(E型NMOS電晶體)14～15。
D型NMOS電晶體11之閘極，連接於源極及D型NMOS電晶體12之閘極以及E型NMOS電晶體14之汲極，汲極則連接於電源端子。D型NMOS電晶體12之汲極，連接於電源端子。E型NMOS電晶體15之閘極，連接於汲極及E型NMOS電晶體14之閘極及D型NMOS電晶體12之源極，源極則連接於基準電壓輸出端子。E型NMOS電晶體14之源極，連接於接地端子。D型NMOS電晶體13之閘極及源極，連接於接地端子，汲極，則連接於基準電壓輸出端子。
D型NMOS電晶體11～13具有負之臨界電壓，E型NMOS電晶體14～15具有正之臨界電壓。此外，E型NMOS電晶體15之臨界電壓低於E型NMOS電晶體14之臨界電壓。
電流輸出電路，係由D型NMOS電晶體11～12所構成，配設於電源端子與E型NMOS電晶體14～15之各汲極間，從D型NMOS電晶體11之源極(第一端子)及D型NMOS電晶體12之源極(第二端子)輸出電流。
電壓發生電路，係由D型NMOS電晶體13所構成，配設於基準電壓輸出端子與接地端子之間，於基準電壓輸出端子發生基準電壓。
其次，針對基準電壓電路之動作進行說明。
D型NMOS電晶體11之閘極‧源極間電壓為VGD1、臨界電壓為VTD1、K值(驅動能力)為KD1時，汲極電流ID1以下式1A來表示。
ID1=KD1‧(VGD1-VTD1)2 　(1A)
因為D型NMOS電晶體11之閘極與源極連接，VGD1=0，下式2A成立。
ID1=KD1‧(0-VTD1)2 =KD1‧(|VTD1|)2 　(2A)
此外，E型NMOS電晶體14之閘極‧源極間電壓為VGE1、臨界電壓為VTE1、K值為KE1時，汲極電流IE1以下式(3A)來表示。
IE1=KE1‧(VGE1-VTE1)2 　(3A)
此處，E型NMOS電晶體15之閘極電壓及汲極電壓為電壓V1，源極電壓為基準電壓Vref。此外，因為相同汲極電流流至D型NMOS電晶體11及E型NMOS電晶體14，ID1=IE1成立，故VGE1=V1，下式9成立。此外，因為式9，所以下式10成立。
ID1=IE1=KD1‧(|VTD1|)2 =KE1‧(V1-VTE1)2 　(9)
V1=VTE1+(KD1/KE1)1/2 ‧|VTD1|　(10)
此外，D型NMOS電晶體13之閘極‧源極間電壓為VGD2、臨界電壓為VTD2、K值為KD2，E型NMOS電晶體15之閘極‧源極間電壓為VGE2，臨界電壓為VTE2、K值為KE2時，因為D型NMOS電晶體12以電壓V1為一定之方式驅動，相同汲極電流流至D型NMOS電晶體13及E型NMOS電晶體15，故D型NMOS電晶體13之汲極電流ID2及E型NMOS電晶體15之汲極電流IE2相等，下式11成立。此外，由式11，下式12成立。
ID2=IE2=KD2‧(|VTD2|)2 =KE2‧(V1-Vref-VTE2)2 　(11)
Vref=V1-VTE2-(KD2/KE2)1/2 ‧|VTD2|　(12)
此處，由式10及式12，下式13成立。
Vref=VTE1-VTE2+(KD1/KE1)1/2 ‧|VTD1|-(KD2/KE2)1/2 ‧|VTD2|　(13)
此時，以KD1=KD2且VTD1=VTD2之方式，來設計D型NMOS電晶體11及D型NMOS電晶體13，由式13，下式14成立。
Vref=VTE1-VTE2+{(KD1/KE1)1/2 -(KD1/KE2)1/2 }‧|VTD1|‧‧‧‧‧(14)
此處，若(KD1/KE1)1/2 -(KD1/KE2)1/2 =β，則因為下式15成立，以基準電壓Vref之溫度特性變佳之方式，亦即，相對於溫度之基準電壓Vref的傾斜變化獲得抑制之方式，以適當之D型NMOS電晶體11及D型NMOS電晶體13及E型NMOS電晶體14及E型NMOS電晶體15的K值，來進行電路設計。此處，使用一般半導體製造程序時，1>>β。
[數式15]
此時，基準電壓Vref，與傳統相同，相對於溫度，大致為二次函數的彎曲。其彎曲如下式16所示。
式16時，右邊第1項及第2項的差值小。此外，因為使用一般半導體製造程序時，1>>β，故右邊之第3項的值亦較小。所以，式16之值亦較小，相對於溫度之基準電壓Vref的彎曲獲得抑制。此時，因為β較小，即使D型NMOS電晶體11及D型NMOS電晶體13之臨界電壓|VTD1|發生偏移，因為對|VTD1|乘以較小值之β，故基準電壓Vref不易偏移。亦即，使β較小，可以縮小D型NMOS電晶體11及D型NMOS電晶體13對基準電壓Vref的影響。此外，E型NMOS電晶體14～15之臨界電壓VTE1～2，因為以相同程度偏移，故(VTE1-VTE2)幾乎沒有變化。亦即，E型NMOS電晶體14～15對基準電壓Vref之影響亦較小。
基準電壓電路，係利用臨界電壓不同之2個E型NMOS電晶體、及臨界電壓不同或臨界電壓相等之2個D型NMOS電晶體。此外，基準電壓電路，係利用臨界電壓不同之2個E型NMOS電晶體、及1個D型NMOS電晶體。
該基準電壓電路，未利用基準電壓電路以外之其他溫度補償電路等，藉由以2個E型NMOS電晶體14～15之臨界電壓的差分電壓及D型NMOS電晶體之臨界電壓的相加，來生成基準電壓Vref，而縮小基準電壓Vref之溫度特性惡化要因之D型NMOS電晶體對基準電壓Vref的影響，故可抑制相對於溫度之基準電壓Vref的傾斜變化及彎曲。
此外，電源打開時，D型NMOS電晶體11，因為閘極與源極連接而有電流流過。所以，與D型NMOS電晶體11為電流鏡連接之D型NMOS電晶體12，亦有電流流過。該電流，具有做為啟動基準電壓電路之啟動電流的機能，從電源端子流至E型NMOS電晶體14～15之閘極，進行E型NMOS電晶體14～15之閘極電容的充電。藉由該充電，於期望之電流流過的動作點及電流為0安培之動作點，基準電壓電路安定地動作。亦即，電源打開時，基準電壓電路，未利用啟動電路而一定可以啟動。
此外，如第2圖所示，相較於第1圖，將D型NMOS電晶體13變更成E型NMOS電晶體26，亦可追加D型NMOS電晶體23及E型NMOS電晶體27。此時，D型NMOS電晶體23之閘極，係連接於源極、E型NMOS電晶體27之閘極及汲極、以及E型NMOS電晶體26之閘極，汲極，則連接於電源端子。E型NMOS電晶體27之源極，係連接於接地端子。E型NMOS電晶體26之源極，連接於接地端子，汲極則連接於基準電壓輸出端子。如此，相較於第1圖之基準電壓電路，即使基準電壓Vref較低，基準電壓輸出端子與接地端子間之電晶體亦可執行飽和動作。
此外，如第3圖所示，相較於第2圖，亦將D型NMOS電晶體23之閘極的連接對象變更成D型NMOS電晶體11之閘極。
此外，如第4圖所示，相較於第2圖，亦可將D型NMOS電晶體11～12之閘極的連接對象變更成D型NMOS電晶體23之閘極。
此外，如第5圖所示，相較於第1圖，亦可將D型NMOS電晶體13變更成E型NMOS電晶體35。此時，E型NMOS電晶體35之閘極，連接於E型NMOS電晶體14～15之閘極，源極連接於接地端子，汲極則連接於基準電壓輸出端子。如此，相較於第1圖之基準電壓電路，即使基準電壓Vref較低，基準電壓輸出端子與接地端子間之電晶體亦可執行飽和動作。此外，相較於第2圖～第4圖之基準電壓電路，因為電路規模較小，消費電流較少。
此外，如第6圖所示，相較於第5圖，亦可追加E型NMOS電晶體36。此時，E型NMOS電晶體36之閘極，連接於E型NMOS電晶體35之閘極，源極連接於接地端子，汲極則連接於E型NMOS電晶體14之源極。如此，相較於第5圖之基準電壓電路，因為E型NMOS電晶體14之源極與電壓基準電壓Vref(E型NMOS電晶體15之源極電壓)連動，可以更正確地控制流至基準電壓電路之電流。
此外，E型NMOS電晶體15，亦可以為D型NMOS電晶體。如此，因為基準電壓Vref容易昇高，故基準電壓輸出端子與接地端子間之電晶體容易執行飽和動作。
<第二實施形態>
其次，針對本發明之第二實施形態的基準電壓電路進行說明。第7圖係本發明之第二實施形態之基準電壓電路的電路圖。
相較於第5圖，將E型NMOS電晶體35之閘極的連接對象變更成基準電壓輸出端子。
其次，針對基準電壓電路之動作進行說明。
此處，如第一實施形態所示，式(1A)‧(2A)‧(3A)‧(9)‧(10)成立。
此外，E型NMOS電晶體35之閘極‧源極間電壓為VGE3、臨界電壓為VTE3、K值為KE3，E型NMOS電晶體15之閘極‧源極間電壓為VGE2、臨界電壓為VTE2、K值為KE2時，因為D型NMOS電晶體12以電壓V1為一定之方式驅動，相同汲極電流流至E型NMOS電晶體35及E型NMOS電晶體15，故E型NMOS電晶體35之汲極電流IE3及E型NMOS電晶體15之汲極電流IE2相等，下式(31)成立。此外，由式(31)，下式(32)成立。
IE3=IE2=KE3‧(Vref-VTE3)2 =KE2‧(V1-Vref-VTE2)2 ‧‧‧‧‧(31)
此處，(KD1/KE1)1/2 =β、(KE3/KE2)1/2 =γ，由下式(33)成立，以基準電壓Vref之溫度特性變佳之方式，亦即，以相對於溫度之基準電壓Vref的傾斜變化獲得抑制之方式，以適當之D型NMOS電晶體11及E型NMOS電晶體35及E型NMOS電晶體14～15的K值來進行電路設計。
此時，基準電壓Vref，與傳統相同，相對於溫度，大致為二次函數的彎曲。其彎曲如下式(34)所示。
如上所示，相較於第一實施形態，式(34)時，因為新增加了1/(1+γ)之乘算，容易縮小相對於溫度之基準電壓Vref的彎曲。
此外，E型NMOS電晶體15，亦可以為D型NMOS電晶體。如此，因為基準電壓Vref容易較高，基準電壓輸出端子與接地端子間之電晶體容易執行飽和動作。
<第三實施形態>
其次，針對本發明之第三實施形態的基準電壓電路進行說明。第10圖係本發明之第三實施形態之基準電壓電路的電路圖。
相較於第1圖，將D型NMOS電晶體11～12變更成E型PMOS電晶體41～42。此外，以E型PMOS電晶體41～42構成電流鏡電路，並連接著E型PMOS電晶體42之閘極及汲極。此外，以E型NMOS電晶體14～15構成電流鏡電路，並連接著E型NMOS電晶體14之閘極及汲極。
其次，針對基準電壓電路之動作進行說明。
此處，如第一實施形態所示，式(3A)‧(11)‧(12)成立。
因為E型NMOS電晶體14之閘極及汲極、與E型NMOS電晶體15之閘極連接，VGE1=V1。此外，E型PMOS電晶體41～42為電流鏡電路，E型PMOS電晶體41～42之臨界電壓及大小等經過調整，相同汲極電流流至E型NMOS電晶體14及D型NMOS電晶體13，下式(35)成立，由式(35)，式(36)成立。
IE1=ID2=KD2‧(|VTD2|)2 =KE1‧(V1-VTE1)2 ‧‧‧(35)
V1=VTE1+(KD2/KE1)1/2 ‧|VTD2|‧‧‧(36)
由式(12)‧(36)，下式(37)成立。
Vref=VTE1-VTE2+{(KD2/KE1)1/2 -(KD2/KE2)1/2 }‧|VTD2|‧‧‧(37)
如上所示，相較於第一實施形態，半導體矽基板為P型時，即使以相同臨界電壓‧相同大小製作D型NMOS電晶體11及D型NMOS電晶體13，D型NMOS電晶體11也會承受到背閘極偏壓，而不易使相同汲極電流流至D型NMOS電晶體11及D型NMOS電晶體13。所以，式(14)不易成立。然而，第三實施形態時，即使半導體矽基板為P型時，背閘極偏壓之影響被排除，而滿足式(37)。
此外，第1圖～第2圖亦相同，亦可將D型NMOS電晶體11～12變更成E型PMOS電晶體。
此外，E型NMOS電晶體15，亦可以為D型NMOS電晶體。如此，基準電壓Vref容易昇高，故基準電壓輸出端子與接地端子間之電晶體容易執行飽和動作。
11、12、13、23‧‧‧空乏型NMOS電晶體
14、15、26、27、35‧‧‧增強型NMOS電晶體
第1圖係本發明之第一實施形態之基準電壓電路的電路圖。
第2圖係本發明之第一實施形態之基準電壓電路之其他例的電路圖。
第3圖係本發明之第一實施形態之基準電壓電路之其他例的電路圖。
第4圖係本發明之第一實施形態之基準電壓電路之其他例的電路圖。
第5圖係本發明之第一實施形態之基準電壓電路之其他例的電路圖。
第6圖係本發明之第一實施形態之基準電壓電路之其他例的電路圖。
第7圖係本發明之第二實施形態之基準電壓電路的電路圖。
第8圖係傳統基準電壓電路圖。
第9圖係傳統之相對於溫度的基準電壓圖。
第10圖係本發明之第三實施形態之基準電壓電路的電路圖。
11．．．空乏型NMOS電晶體
12．．．空乏型NMOS電晶體
13．．．空乏型NMOS電晶體
14．．．增強型NMOS電晶體
15．．．增強型NMOS電晶體

Claims (18)

  1. 一種基準電壓電路，其特徵為具備：第一空乏型NMOS電晶體，閘極連接於第二空乏型NMOS電晶體之閘極及第一端子，汲極連接於電源端子；前述第二空乏型NMOS電晶體，源極連接於第二端子，汲極連接於電源端子；第一NMOS電晶體，汲極連接於前述第一端子，源極連接接地端子；第二NMOS電晶體，閘極連接於汲極及前述第一NMOS電晶體之閘極以及前述第二端子，源極連接於基準電壓輸出端子，具有低於前述第一NMOS電晶體之臨界電壓的臨界電壓；以及電壓發生電路，具有第三空乏型NMOS電晶體，於前述基準電壓輸出端子及接地端子之間發生基準電壓。
  2. 如申請專利範圍第1項所記載之基準電壓電路，其中前述第一空乏型NMOS電晶體之閘極與源極連接，前述電壓發生電路具有：前述第三空乏型NMOS電晶體，閘極及源極連接於接地端子，汲極連接於前述基準電壓輸出端子。
  3. 如申請專利範圍第1項所記載之基準電壓電路，其中前述第一空乏型NMOS電晶體之閘極與源極連接，前述電壓發生電路具有： 第三增強型NMOS電晶體，源極連接於接地端子，汲極連接於前述基準電壓輸出端子；第四增強型NMOS電晶體，閘極連接於汲極及前述第三增強型NMOS電晶體之閘極，源極連接於接地端子；以及前述第三空乏型NMOS電晶體，閘極連接於源極及前述第四增強型NMOS電晶體之汲極，汲極連接於電源端子。
  4. 如申請專利範圍第1項所記載之基準電壓電路，其中前述第一空乏型NMOS電晶體之閘極與源極連接，前述電壓發生電路具有：第三增強型NMOS電晶體，源極連接於接地端子，汲極連接於前述基準電壓輸出端子；第四增強型NMOS電晶體，閘極連接於汲極及前述第三增強型NMOS電晶體之閘極，源極連接於接地端子；以及前述第三空乏型NMOS電晶體，閘極連接於前述第一空乏型NMOS電晶體之閘極，源極連接於前述第四增強型NMOS電晶體之汲極，汲極連接於電源端子。
  5. 如申請專利範圍第1項所記載之基準電壓電路，其中前述電壓發生電路具有：第三增強型NMOS電晶體，源極連接於接地端子，汲 極連接於前述基準電壓輸出端子；第四增強型NMOS電晶體，閘極連接於汲極及前述第三增強型NMOS電晶體之閘極，源極連接於接地端子；以及前述第三空乏型NMOS電晶體，閘極連接於源極及前述第一空乏型NMOS電晶體之閘極以及前述第四增強型NMOS電晶體之汲極，汲極連接於電源端子。
  6. 如申請專利範圍第1項所記載之基準電壓電路，其中前述第一NMOS電晶體為增強型，前述第二NMOS電晶體為增強型。
  7. 如申請專利範圍第1項所記載之基準電壓電路，其中前述第一NMOS電晶體為增強型，前述第二NMOS電晶體為空乏型。
  8. 一種基準電壓電路，其特徵為具備：第一增強型PMOS電晶體，源極連接於電源端子，汲極連接於第一端子；第二增強型PMOS電晶體，閘極連接於汲極及前述第一增強型PMOS電晶體之閘極以及第二端子，源極連接於電源端子；第一NMOS電晶體，閘極連接於汲極及第二NMOS電晶體之閘極以及前述第一端子，源極連接於接地端子；前述第二NMOS電晶體，汲極連接於前述第二端子， 源極連接於基準電壓輸出端子，具有低於前述第一NMOS電晶體之臨界電壓的臨界電壓；以及電壓發生電路，具有第三空乏型NMOS電晶體，於前述基準電壓輸出端子及接地端子之間發生基準電壓。
  9. 如申請專利範圍第8項所記載之基準電壓電路，其中前述電壓發生電路具有：前述第三空乏型NMOS電晶體，閘極及源極連接於接地端子，汲極連接於前述基準電壓輸出端子。
  10. 如申請專利範圍第8項所記載之基準電壓電路，其中前述電壓發生電路具有：第三增強型NMOS電晶體，源極連接於接地端子，汲極連接於前述基準電壓輸出端子；第四增強型NMOS電晶體，閘極連接於汲極及前述第三增強型NMOS電晶體之閘極，源極連接於接地端子；以及前述第三空乏型NMOS電晶體，閘極連接於源極及前述第四增強型NMOS電晶體之汲極，汲極連接於電源端子。
  11. 如申請專利範圍第8項所記載之基準電壓電路，其中前述第一NMOS電晶體為增強型，前述第二NMOS電晶體為增強型。
  12. 如申請專利範圍第8項所記載之基準電壓電路，其中前述第一NMOS電晶體為增強型，前述第二NMOS電晶體為空乏型。
  13. 一種基準電壓電路，其特徵為具備：第一空乏型NMOS電晶體，閘極連接於源極及第二空乏型NMOS電晶體之閘極以及第一端子，汲極連接於電源端子；前述第二空乏型NMOS電晶體，源極連接於第二端子，汲極連接於電源端子；第一NMOS電晶體，汲極連接於前述第一端子，源極連接於接地端子；第二NMOS電晶體，閘極連接於汲極及前述第一NMOS電晶體之閘極以及前述第二端子，源極連接於基準電壓輸出端子，具有低於前述第一NMOS電晶體之臨界電壓的臨界電壓；以及電壓發生電路，具有第五增強型NMOS電晶體，於前述基準電壓輸出端子及接地端子之間發生基準電壓。
  14. 如申請專利範圍第13項所記載之基準電壓電路，其中前述第五增強型NMOS電晶體，閘極連接於前述第二NMOS電晶體之閘極，源極連接於接地端子，汲極連接於前述基準電壓輸出端子。
  15. 如申請專利範圍第14項所記載之基準電壓電 路，其中更具有：第六增強型NMOS電晶體，閘極連接於前述第五增強型NMOS電晶體之閘極，源極連接於接地端子，汲極連接於前述第一NMOS電晶體之源極。
  16. 如申請專利範圍第13項所記載之基準電壓電路，其中前述第五增強型NMOS電晶體，閘極及汲極連接於前述基準電壓輸出端子，源極連接於接地端子。
  17. 如申請專利範圍第13項所記載之基準電壓電路，其中前述第一NMOS電晶體為增強型，前述第二NMOS電晶體為增強型。
  18. 如申請專利範圍第13項所記載之基準電壓電路，其中前述第一NMOS電晶體為增強型，前述第二NMOS電晶體為空乏型。
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