CN102033564A - 基准电压电路 - Google Patents

Abstract

本发明提供一种基准电压电路，其基准电压的温度特性良好且电路规模小。该基准电压电路不利用与基准电压电路分开的另外的温度校正电路等，而将两个E型NMOS晶体管14～15的阈值电压的差分电压与D型NMOS晶体管的阈值电压相加来生成基准电压Vref，由此，基准电压Vref的温度特性的恶化原因即D型NMOS晶体管对基准电压Vref的影响变小，能够抑制基准电压Vref相对于温度的斜率的变化和弯曲。

Description

基准电压电路

技术领域

本发明涉及使用增强型NMOS晶体管(E型NMOS晶体管)和耗尽型NMOS晶体管(D型NMOS晶体管)的基准电压电路。

背景技术

近几年，例如，在锂电池保护用IC(Integrated Circuit，集成电路)中，要求锂电池在其能够使用的温度范围(即，由电子用品安全法确定的直至锂电池的过充电检测电压为止的范围)内被充电。在此，如果上述过充电检测电压的温度特性较差，则由于温度变化，上述过充电检测电压变低，导致锂电池没有完全充电，使用锂电池的电子设备的使用时间变短。此外，如果上述过充电检测电压变高，则锂电池的电池电压超过过充电检测电压，着火事故的可能性变大。因此，希望有上述过充电检测电压的温度特性良好的IC。也就是说，该过充电检测电压是从IC内部的基准电压电路输出的基准电压，希望有该基准电压的温度特性良好的IC。

此外，在其它用途的IC中，也存在基准电压的温度特性恶化后由于温度变化，发生误动作等问题的可能性。因此，还是希望有基准电压的温度特性良好的IC。

于是对以往的基准电压电路进行说明。图8是表示以往基准电压电路的图。图9是表示以往的基准电压相对于温度的图。

将D型NMOS晶体管91的栅源间电压设为VGD，阈值电压设为VTD，K值(驱动能力)设为KD，漏极电流ID由以下式1表示。

ID＝KD·(VGD-VTD)²    (1)

由于D型NMOS晶体管91的栅极和源极连接，所以VGD＝0，下面的式2成立。

ID＝KD·(0-VTD)²＝KD·(|VTD|)²    (2)

此外，将E型NMOS晶体管92的栅源间电压设为VGE，阈值电压设为VTE，K值设为KE，漏极电流IE由以下式3表示。

IE＝KE·(VGE-VTE)²        (3)

在此，D型NMOS晶体管91和E型NMOS晶体管92中流过相同的漏极电流，所以ID＝IE成立，下面的式4成立。此外，根据式4，下面的式5成立。

ID＝IE＝KD·(|VTD|)²＝KE·(VGE-VTE)²    (4)

VGE＝VTE+(KD/KE)^1/2·|VTD|            (5)

E型NMOS晶体管92饱和连接，栅极电压和漏极电压相等。该漏极电压成为基准电压Vref。因此，基准电压Vref由下面的式6表示。

VGE＝Vref＝VTE+(KD/KE)^1/2·|VTD|    (6)

在此，设(KD/KE)^1/2＝α，对D型NMOS晶体管91和E型NMOS晶体管92的K值进行适当电路设计，以使得通过使下面的式7成立而使得基准电压Vref的温度特性变好，即，使得基准电压Vref相对于温度的斜率的变化得到抑制。

但是，基准电压Vref如图9的实线201所示，相对于温度大致呈二次函数弯曲。即，下面的式(8)不会为0。

$\frac{d^2\mathrm{Vref}}{{\mathrm{dT}}^2}=\frac{d^2\mathrm{VTE}}{{\mathrm{dT}}^2}+\frac{d^2\mathrm{\α}\left|\mathrm{VTD}\right|}{{\mathrm{dT}}^2}---\left(8\right)$

此外，当对具有基准电压电路的IC进行量产时，由于各种原因，阈值电压产生偏差。在此，公知D型NMOS晶体管91比E型NMOS晶体管92具有更大的阈值电压偏差。也就是说，式7的右边第一项和第二项产生偏差，式(7)不成立。因此，如图9的点线202和虚线203所示，相对于温度而变化(例如，参照专利文献1)。

作为针对上述情况的对策，提出了追加针对由基准电压电路输出的基准电压Vref的温度校正电路的技术，使得基准电压Vref的温度特性变得良好(例如参照专利文献2)。

【专利文献1】日本特开平08-335122号公报(图2)

【专利文献2】日本特开平11-134051号公报(图1)

发明内容

但是，在专利文献2所公开的技术中，基准电压Vref的温度特性变好，但由于与基准电压电路分开地另外追加了针对基准电压电路所输出的基准电压Vref的温度校正电路，所以相应地电路规模变大。

本发明是鉴于上述课题提出的，其目的是提供基准电压的温度特性良好、并且电路规模小的基准电压电路。

本发明为了解决上述课题，提供一种基准电压电路，其特征在于，具备：第一耗尽型NMOS晶体管，其栅极与第二耗尽型NMOS晶体管的栅极及第一端子连接，其漏极与电源端子连接；所述第二耗尽型NMOS晶体管，其源极与第二端子连接，其漏极与电源端子连接；第一NMOS晶体管，其漏极与所述第一端子连接，其源极与接地端子连接；第二NMOS晶体管，其栅极与漏极、所述第一NMOS晶体管的栅极以及所述第二端子连接，其源极与基准电压输出端子连接，所述第二NMOS晶体管具有比所述第一NMOS晶体管的阈值电压低的阈值电压；以及电压产生电路，其具有第三耗尽型NMOS晶体管，在所述基准电压输出端子与接地端子之间产生基准电压。

本发明的基准电压电路不利用与基准电压电路分开的另外的温度校正电路等，而将两个增强型NMOS晶体管的阈值电压的差分电压与耗尽型NMOS晶体管的阈值电压相加来生成基准电压，由此，基准电压的温度特性的恶化原因即增强型NMOS晶体管对基准电压的影响变小，能够抑制基准电压相对温度的斜率的变化和弯曲。

附图说明

图1是示出本发明的第一实施方式的基准电压电路的电路图。

图2是示出本发明的第一实施方式的基准电压电路的另一例的电路图。

图3是示出本发明的第一实施方式的基准电压电路的另一例的电路图。

图4是示出本发明的第一实施方式的基准电压电路的另一例的电路图。

图5是示出本发明的第一实施方式的基准电压电路的另一例的电路图。

图6是示出本发明的第一实施方式的基准电压电路的另一例的电路图。

图7是示出本发明的第二实施方式的基准电压电路的电路图。

图8是示出以往基准电压电路的图。

图9是示出以往的基准电压相对于温度的图。

图10是示出本发明的第三实施方式的基准电压电路的电路图。

标号说明

11、12、13、23耗尽型NMOS晶体管

14、15、26、27、35增强型NMOS晶体管

具体实施方式

下面，参照附图来说明本发明的实施方式。

(第一实施方式)

首先，对本发明的第一实施方式进行说明。图1是示出本发明的第一实施方式的基准电压电路的电路图。

基准电压电路具有：耗尽型NMOS晶体管(D型NMOS晶体管)11～13以及增强型NMOS晶体管(E型NMOS晶体管)14～15。

D型NMOS晶体管11的栅极与源极、D型NMOS晶体管12的栅极以及E型NMOS晶体管14的漏极连接，其漏极与电源端子连接。D型NMOS晶体管12的漏极与电源端子连接。E型NMOS晶体管15的栅极与漏极、E型NMOS晶体管14的栅极以及D型NMOS晶体管12的源极连接，其源极与基准电压输出端子连接。E型NMOS晶体管14的源极与接地端子连接。D型NMOS晶体管13的栅极和源极与接地端子连接，其漏极与基准电压输出端子连接。

D型NMOS晶体管11～13具有负的阈值电压，E型NMOS晶体管14～15具有正的阈值电压。此外，E型NMOS晶体管15的阈值电压低于E型NMOS晶体管14的阈值电压。

电流输出电路由D型NMOS晶体管11～12构成，其设置在电源端子与E型NMOS晶体管14～15各自的漏极之间，从D型NMOS晶体管11的源极(第一端子)和D型NMOS晶体管12的源极(第二端子)输出电流。

电压产生电路由D型NMOS晶体管13构成，其设置在基准电压输出端子与接地端子之间，在基准电压输出端子上产生基准电压。

下面对基准电压电路的工作进行说明。

当将D型NMOS晶体管11的栅源间电压设为VGD1，阈值电压设为VTD1，K值(驱动能力)设为KD1时，漏极电流ID1由以下式1A表示。

ID1＝KD1·(VGD1-VTD1)²            (1A)

D型NMOS晶体管11的栅极和源极连接，所以VGD1＝0，下面的式2A成立。

ID1＝KD1·(0-VTD1)²＝KD1·(|VTD1|)²    (2A)

此外，当将E型NMOS晶体管14的栅源间电压设为VGE1，阈值电压设为VTE1，K值设为KE1时，漏极电流IE1由以下式(3A)表示。

IE1＝KE1·(VGE1-VTE1)²            (3A)

在此，将E型NMOS晶体管15的栅极电压和漏极电压设为电压VI，源极电压设为基准电压Vref。此外，D型NMOS晶体管11和E型NMOS晶体管14中流过相同的漏极电流，所以ID1＝IE1成立，VGE1＝V1，所以下面的式9成立。此外，根据式9，下面的式10成立。

ID1＝IE1＝KD1·(|VTD1|)²＝KE1·(V1-VTE1)²    (9)

V1＝VTE1+(KD1/KE1)^1/2·|VTD1|            (10)

此外，将D型NMOS晶体管13的栅源间电压设为VGD2，阈值电压设为VTD2，K值设为KD2，E型NMOS晶体管15的栅源间电压设为VGE2，阈值电压设为VTE2，K值设为KE2时，D型NMOS晶体管12以电压V1固定的方式工作，D型NMOS晶体管13和E型NMOS晶体管15中流过相同的漏极电流，所以D型NMOS晶体管13的漏极电流ID2和E型NMOS晶体管15的漏极电流IE2相等，下面的式11成立。此外，根据式11，下面的式12成立。

ID2＝IE2＝KD2·(|VTD2|)²＝KE2·(V1-Vref-VTE2)

²(11)

Vref＝V1-VTE2-(KD2/KE2)^1/2·|VTD2|    (12)

在此，根据式10和式12，下面的式13成立。

Vref＝VTE1-VTE2+(KD1/KE1)^1/2·|VTD1|-(KD2/

KE2)^1/2·|VTD2|(13)

此时，当以KD1＝KD2、且VTD1＝VTD2的方式设计D型NMOS晶体管11和D型NMOS晶体管13时，根据式13，下面的式14成立。

Vref＝VTE1-VTE2+{(KD1/KE1)^1/2-(KD1/KE2)^1/2}·

|VTD1|·····(14)

在此，设为(KD1/KE1)^1/2-(KD1/KE2)^1/2＝β，对D型NMOS晶体管11、D型NMOS晶体管13、E型NMOS晶体管14、E型NMOS晶体管15的K值进行适当电路设计，以使得通过下面的式15成立而使得基准电压Vref的温度特性变好，即，使得基准电压Vref相对于温度的斜率的变化得到抑制。在此，在使用一般的半导体制造工艺的情况下，1＞＞β。

此时，与以往的情况一样，基准电压Vref相对于温度大致呈二次函数弯曲。该弯曲由下面的式16表示。

$\frac{d^2\mathrm{Vref}}{{\mathrm{dT}}^2}=\frac{d^2\mathrm{VTE}1}{{\mathrm{dT}}^2}-\frac{d^2\mathrm{VTE}2}{{\mathrm{dT}}^2}+\frac{d^2\mathrm{\β}\·\left|\mathrm{VTD}1\right|}{{\mathrm{dT}}^2}---\left(16\right)$

在式16中，右边的第一项与第二项的差值较小。此外，在使用一般的半导体制造工艺的情况下1＞＞β，所以右边的第三项的值也较小。因此，式16的值也变小，能够抑制基准电压Vref相对于温度的弯曲。此时，由于β较小，即使D型NMOS晶体管11和D型NMOS晶体管13的阈值电压即|VTD1|有偏差，由于|VTD1|乘以值小的β，因此基准电压Vref也难以产生偏差。也就是，由于β较小，D型NMOS晶体管11和D型NMOS晶体管13对基准电压Vref的影响变小。另外，由于E型NMOS晶体管14～15的阈值电压VTE1～2以同样程度产生偏差，因此(VTE1-VTE2)几乎不变化。也就是说，E型NMOS晶体管14～15对基准电压Vref的影响变小。

基准电压电路使用阈值电压不同的两个E型NMOS晶体管以及阈值电压不同或阈值电压相等的两个D型NMOS晶体管。此外，基准电压电路使用阈值电压不同的两个E型NMOS晶体管以及一个D型NMOS晶体管。

该基准电压电路不利用与基准电压电路分开的另外的温度校正电路等，而将两个E型NMOS晶体管14～15的阈值电压的差分电压与D型NMOS晶体管的阈值电压相加来生成基准电压Vref，由此，基准电压Vref的温度特性的恶化原因即D型NMOS晶体管对基准电压Vref的影响变小，能够抑制基准电压Vref相对温度的斜率的变化及弯曲。

此外，在接通电源时，D型NMOS晶体管11由于栅极与源极连接而流过电流。因此，以电流镜方式与D型NMOS晶体管11连接的D型NMOS晶体管12也流过电流。该电流作为启动基准电压电路的启动电流发挥作用，从电源端子流入E型NMOS晶体管14～15的栅极，对E型NMOS晶体管14～15的栅电容进行充电。通过该充电，在流过期望电流的工作点和电流为0安培的工作点中，基准电压电路在前者的工作点处稳定工作。也就是说，在接通电源时，不利用启动电路也能确实地使基准电压电路启动。

如图2所示，与图1相比，也可以将D型NMOS晶体管13变更为E型NMOS晶体管26，追加D型NMOS晶体管23和E型NMOS晶体管27。此时，D型NMOS晶体管23的栅极与源极、E型NMOS晶体管27的栅极及漏极、以及E型NMOS晶体管26的栅极连接，其漏极与电源端子连接。E型NMOS晶体管27的源极与接地端子连接。E型NMOS晶体管26的源极与接地端子连接，漏极与基准电压输出端子连接。这样，与图1的基准电压电路相比，即使基准电压Vref较低，基准电压输出端子与接地端子之间的晶体管也能够饱和工作。

此外，如图3所示，与图2相比，也可以将D型NMOS晶体管23的栅极的连接对象变更为D型NMOS晶体管11的栅极。

此外，如图4所示，与图2相比，也可以将D型NMOS晶体管11～12的栅极的连接对象变更为D型NMOS晶体管23的栅极。

此外，如图5所示，与图1相比，也可以将D型NMOS晶体管13变更为E型NMOS晶体管35。此时，E型NMOS晶体管的栅极与E型NMOS晶体管14～15的栅极连接，源极与接地端子连接，漏极与基准电压输出端子连接。这样，与图1的基准电压电路相比，即使基准电压Vref较低，基准电压输出端子与接地端子之间的晶体管也能够饱和工作。此外，与图2～4的基准电压电路相比，电路规模较小，所以消耗电流变少。

此外，如图6所示，与图5相比，也可以追加E型NMOS晶体管36。此时，E型NMOS晶体管36的栅极与E型NMOS晶体管35的栅极连接，源极与接地端子连接，漏极与E型NMOS晶体管14的源极连接。这样，与图5的基准电压电路相比，E型NMOS晶体管14的源极电压与基准电压Vref(E型NMOS晶体管15的源极电压)联动，所以能够更准确地控制流过基准电压电路的电流。

此外，E型NMOS晶体管15也可以是D型NMOS晶体管。这样，易于提高基准电压Vref，因而，基准电压输出端子与接地端子之间的晶体管容易饱和工作。

(第二实施方式)

下面对本发明的第二实施方式的基准电压电路进行说明。图7是示出本发明的第二实施方式的基准电压电路的电路图。

与图5相比，E型NMOS晶体管35的栅极的连接对象变更为基准电压输出端子。

下面对基准电压电路的工作进行说明。

在此，如第一实施方式那样，式(1A)、(2A)、(3A)、(9)、(10)成立。

此外，若将E型NMOS晶体管35的栅源间电压设为VGE3，阈值电压设为VTE3，K值设为KE3，E型NMOS晶体管15的栅源间电压设为VGE2，阈值电压设为VTE2，K值设为KE2，则D型NMOS晶体管12以电压V1固定的方式工作，E型NMOS晶体管35和E型NMOS晶体管15中流过相同的漏极电流，所以E型NMOS晶体管35的漏极电流IE3和E型NMOS晶体管15漏极电流IE2相等，下面的式(31)成立。此外，根据式(31)，下面的式(32)成立。

IE3＝IE2＝KE3·(Vref-VTE3)²＝KE2·(V1-Vref-V

TE2)²·····(31)

$\mathrm{Vref}=\frac{\sqrt{\frac{\mathrm{KD}1}{\mathrm{KE}1}}\left|\mathrm{VTD}1\right|+\mathrm{VTE}1-\mathrm{VTE}2+\sqrt{\frac{\mathrm{KE}3}{\mathrm{KE}2}}\mathrm{VTE}3}{(1+\sqrt{\frac{\mathrm{KE}3}{\mathrm{KE}2}})}---\left(32\right)$

在此，设(KD1/KE1)^1/2＝β、(KE3/KE2)^1/2＝γ，对D型NMOS晶体管11、E型NMOS晶体管35和E型NMOS晶体管14～15的K值进行适当电路设计，以使得通过下面的式(33)成立而使得基准电压Vref的温度特性变好，即，使得基准电压Vref相对于温度的斜率的变化得到抑制。

此时，基准电压Vref与以往同样地，相对于温度大致呈二次函数弯曲。该弯曲由下面的式(34)表示。

$\frac{d^2\mathrm{Vref}}{{\mathrm{dT}}^2}=\frac{1}{(1+\mathrm{\γ})}(\frac{d^2\mathrm{\β}\left|\mathrm{VTD}1\right|}{{\mathrm{dT}}^2}+\frac{d^2\mathrm{VTE}1}{{\mathrm{dT}}^2}-\frac{d^2\mathrm{VTE}2}{{\mathrm{dT}}^2}+\frac{d^2\mathrm{\γVTE}3}{{\mathrm{dT}}^2})---\left(34\right)$

这样，与第一实施方式相比，在式(34)中，通过新乘以1/(1+γ)，易于减小基准电压Vref相对于温度的弯曲。

E型NMOS晶体管15也可以是D型NMOS晶体管。这样，易于提高基准电压Vref，所以基准电压输出端子和接地端子之间的晶体管容易饱和工作。

(第三实施方式)

下面对本发明的第三实施方式的基准电压电路进行说明。图10是示出本发明的第三实施方式的基准电压电路的电路图。

与图1相比，D型NMOS晶体管11～12被变更为E型PMOS晶体管41～42。此外，E型PMOS晶体管41～42构成电流镜电路，E型PMOS晶体管42的栅极和漏极连接。此外，E型NMOS晶体管14～15构成电流镜电路，E型NMOS晶体管14的栅极和漏极连接。

下面对基准电压电路的工作进行说明。

在此，如第一实施方式那样，式(3A)、(11)、(12)成立。

E型NMOS晶体管14的栅极和漏极与E型NMOS晶体管15的栅极连接，所以VGE1＝V1。此外，E型PMOS晶体管41～42是电流镜电路，当调整E型PMOS晶体管41～42的阈值电压和尺寸等，使得在E型NMOS晶体管14中流过与D型NMOS晶体管13相同的漏极电路时，下面的式(35)成立，根据式(35)，式(36)成立。

IE1＝ID2＝KD2·(|VTD2|)²＝KE1·(V1-VTE1)²···

(35)

V1＝VTE1+(KD2/KE1)^1/2·|VTD2|···(36)

根据式(12)、(36)，下面的式(37)成立。

Vref＝VTE1-VTE2+{(KD2/KE1)^1/2-(KD2/KE2)^1/2}·

|VTD2|···(37)

这样，与第一实施方式相比，在半导体硅衬底为P型的情况下，即使以相同的阈值电压、相同的尺寸制作D型NMOS晶体管11和D型NMOS晶体管13，也会在D型NMOS晶体管11中出现背栅偏压，所以D型NMOS晶体管11和D型NMOS晶体管13变得难以流过相同的漏极电流。因此，式(14)难以成立。但是，在第三实施方式中，即使在半导体硅衬底为P型的情况下，也排除了背栅偏压的影响，满足式(37)。

此外，在图1～图2中也同样地，也可以将D型NMOS晶体管11～12变更为E型PMOS晶体管。

此外，E型NMOS晶体管15也可以是D型NMOS晶体管。这样，易于提高基准电压Vref，所以基准电压输出端子与接地端子之间的晶体管容易饱和工作。

Claims (18)

1.一种基准电压电路，其特征在于，该基准电压电路具有：

第一耗尽型NMOS晶体管，其栅极与第二耗尽型NMOS晶体管的栅极以及第一端子连接，其漏极与电源端子连接；

所述第二耗尽型NMOS晶体管，其源极与第二端子连接，其漏极与电源端子连接；

第一NMOS晶体管，其漏极与所述第一端子连接，其源极与接地端子连接；

第二NMOS晶体管，其栅极与漏极、所述第一NMOS晶体管的栅极以及所述第二端子连接，其源极与基准电压输出端子连接，所述第二NMOS晶体管具有比所述第一NMOS晶体管的阈值电压低的阈值电压；以及

电压产生电路，其具有第三耗尽型NMOS晶体管，在所述基准电压输出端子与接地端子之间产生基准电压。

2.根据权利要求1所述的基准电压电路，其特征在于，

所述第一耗尽型NMOS晶体管的栅极和源极连接，

所述电压产生电路具有：栅极和源极与接地端子连接、漏极与所述基准电压输出端子连接的所述第三耗尽型NMOS晶体管。

3.根据权利要求1所述的基准电压电路，其特征在于，

所述第一耗尽型NMOS晶体管的栅极和源极连接，

所述电压产生电路具有：

第三增强型NMOS晶体管，其源极与接地端子连接，其漏极与所述基准电压输出端子连接；

第四增强型NMOS晶体管，其栅极与漏极以及所述第三增强型NMOS晶体管的栅极连接，其源极与接地端子连接；以及

所述第三耗尽型NMOS晶体管，其栅极与源极以及所述第四增强型NMOS晶体管的漏极连接，其漏极与电源端子连接。

4.根据权利要求1所述的基准电压电路，其特征在于，

所述第一耗尽型NMOS晶体管的栅极和源极连接，

所述电压产生电路具有：

第三增强型NMOS晶体管，其源极与接地端子连接，其漏极与所述基准电压输出端子连接；

第四增强型NMOS晶体管，其栅极与漏极以及所述第三增强型NMOS晶体管的栅极连接，其源极与接地端子连接；以及

所述第三耗尽型NMOS晶体管，其栅极与所述第一耗尽型NMOS晶体管的栅极连接，其源极与所述第四增强型NMOS晶体管的漏极连接，其漏极与电源端子连接。

5.根据权利要求1所述的基准电压电路，其特征在于，

所述电压产生电路具有：

第三增强型NMOS晶体管，其源极与接地端子连接，其漏极与所述基准电压输出端子连接；

第四增强型NMOS晶体管，其栅极与漏极以及所述第三增强型NMOS晶体管的栅极连接，其源极与接地端子连接；以及

所述第三耗尽型NMOS晶体管，其栅极与源极、所述第一耗尽型NMOS晶体管的栅极以及所述第四增强型NMOS晶体管的漏极连接，其漏极与电源端子连接。

6.一种基准电压电路，其特征在于，具备：

第一增强型PMOS晶体管，其源极与电源端子连接，其漏极与第一端子连接；

第二增强型PMOS晶体管，其栅极与漏极、所述第一增强型PMOS晶体管的栅极以及第二端子连接，其源极与电源端子连接；

第一NMOS晶体管，其栅极与漏极、第二NMOS晶体管的栅极以及所述第一端子连接，其源极与接地端子连接；

所述第二NMOS晶体管，其漏极与所述第二端子连接，其源极与基准电压输出端子连接，所述第二NMOS晶体管具有比所述第一NMOS晶体管的阈值电压低的阈值电压；以及

电压产生电路，其具有第三耗尽型NMOS晶体管，在所述基准电压输出端子与接地端子之间产生基准电压。

7.根据权利要求6所述的基准电压电路，其特征在于，

所述电压产生电路具有：栅极和源极与接地端子连接、漏极与所述基准电压输出端子连接的所述第三耗尽型NMOS晶体管。

8.根据权利要求6所述的基准电压电路，其特征在于，

所述电压产生电路具有：

第三增强型NMOS晶体管，其源极与接地端子连接，其漏极与所述基准电压输出端子连接；

第四增强型NMOS晶体管，其栅极与漏极以及所述第三增强型NMOS晶体管的栅极连接，其源极与接地端子连接；以及

所述第三耗尽型NMOS晶体管，其栅极与源极以及所述第四增强型NMOS晶体管的漏极连接，其漏极与电源端子连接。

9.一种基准电压电路，其特征在于，所述基准电压电路具有：

第一耗尽型NMOS晶体管，其栅极与源极、第二耗尽型NMOS晶体管的栅极以及第一端子连接，其漏极与电源端子连接；

所述第二耗尽型NMOS晶体管，其源极与第二端子连接，其漏极与电源端子连接；

第一NMOS晶体管，其漏极与所述第一端子连接，其源极与接地端子连接；

第二NMOS晶体管，其栅极与漏极、所述第一NMOS晶体管的栅极以及所述第二端子连接，其源极与基准电压输出端子连接，所述第二NMOS晶体管具有比所述第一NMOS晶体管的阈值电压低的阈值电压；以及

电压产生电路，其具有第五增强型NMOS晶体管，在所述基准电压输出端子与接地端子之间产生基准电压。

10.根据权利要求9所述的基准电压电路，其特征在于，

关于所述第五增强型NMOS晶体管，其栅极与所述第二NMOS晶体管的栅极连接，其源极与接地端子连接，其漏极与所述基准电压输出端子连接。

11.根据权利要求10所述的基准电压电路，其特征在于，还具有：

第六增强型NMOS晶体管，其栅极与所述第五增强型NMOS晶体管的栅极连接，其源极与接地端子连接，其漏极与所述第一NMOS晶体管的源极连接。

12.根据权利要求9所述的基准电压电路，其特征在于，

关于所述第五增强型NMOS晶体管，其栅极和漏极与所述基准电压输出端子连接，其源极与接地端子连接。

13.根据权利要求1所述的基准电压电路，其特征在于，

所述第一NMOS晶体管是增强型，

所述第二NMOS晶体管是增强型。

14.根据权利要求6所述的基准电压电路，其特征在于，

所述第一NMOS晶体管是增强型，

所述第二NMOS晶体管是增强型。

15.根据权利要求9所述的基准电压电路，其特征在于，

所述第一NMOS晶体管是增强型，

所述第二NMOS晶体管是增强型。

16.根据权利要求1所述的基准电压电路，其特征在于，

所述第一NMOS晶体管是增强型，

所述第二NMOS晶体管是耗尽型。

17.根据权利要求6所述的基准电压电路，其特征在于，

所述第一NMOS晶体管是增强型，

所述第二NMOS晶体管是耗尽型。

18.根据权利要求9所述的基准电压电路，其特征在于，

所述第一NMOS晶体管是增强型，

所述第二NMOS晶体管是耗尽型。

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