TWI493318B - Internal supply voltage generation circuit - Google Patents

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Description

內部電源電壓生成電路
本發明係關於生成內部電源端子之內部電源電壓，並將上述內部電源電壓供給至邏輯電路的內部電源電壓生成電路。
針對以往之內部電源電壓生成電路予以說明。第4圖為表示以往之內部電源電壓生成電路的電路圖。
二極體連接的NMOS電晶體11係將電源電壓VDD降壓至內部電源電壓DVDD。藉由該內部電源電壓DVDD和接地電壓VSS，邏輯電路12動作。邏輯用電路12用之電源電壓從電源電壓VDD降低至內部電源電壓DVDD之部分，則使得邏輯電路12之貫通電流減少(例如，參照專利文獻1)。
[先行技術文獻] [專利文獻]
[專利文獻1]日本特開平08-018339號公報
但是，在以往之技術中，當電源電壓VDD變動而變高時，內部電源電壓DVDD也變高。如此一來，邏輯電路12用之電源電壓的內部電源電壓DVDD變高之部分，也使得邏輯電路12之貫通電流變多。即是，供給內部電源電壓DVDD之邏輯電路12之貫通電流依存於電源電壓VDD。
本發明係鑒於上述課題，提供供給內部電源電壓之邏輯電路之貫通電流不依存於電源電壓的內部電源電壓生成電路。
本發明為了解決上述課題，提供一種生成內部電源端子之內部電源電壓，並將上述內部電源電壓供給至邏輯電路的內部電源電壓生成電路，其特徵為具備：電壓生成電路，其係具備二極體連接之PMOS電晶體及二極體連接之第一NMOS電晶體；和電流源，其係被設置在電源端子和上述電壓生成電路之間；和第二NMOS電晶體，其係閘極被連接於上述電流源和上述電壓生成電路之連接點而輸入基準電壓，在上述電源端子和上述內部電源端子之間被源極隨耦連接，上述PMOS電晶體係以與上述邏輯電路內部之PMOS電晶體相同之製程而被形成，上述第一NMOS電晶體係以與上述邏輯電路內部之NMOS電晶體相同之製程而被形成。
在本發明中，根據電流源之定電流，基準電壓係以不依存於電源電壓而被生成，根據基準電壓，藉由源極隨耦內部電源電壓係以不依存於電源電壓而被生成。根據內部電源電壓，流通邏輯電路之貫通電流。依此，邏輯電路之貫通電流不依存於電源電壓。
再者，內部電源電壓係邏輯電路在規格上可以動作之最低的邏輯電路用之電源電壓。依此，邏輯電路之貫通電流少。
以下，參照圖面說明本發明之實施型態。
首先，針對內部電源電壓生成電路之構成予以說明。第1圖為表示內部電源電壓生成電路的電路圖。
內部電源電壓生成電路具備電流源1、PMOS電晶體2及NMOS電晶體3～4。再者，內部電源電壓生成電路具備電源端子、接地端子及內部電源端子。PMOS電晶體2及NMOS電晶體3構成電壓生成電路。NMOS電晶體4構成源極隨耦。
電流源1和二極體連接之PMOS電晶體2和二極體連接之NMOS電晶體3係在電源端子和接地端子之間順序地被串聯連接。NMOS電晶體4之閘極係連接於電流源1和PMOS電晶體2之間之連接點，源極係連接於內部電源端子，汲極係連接於電源端子。即是，NMOS電晶體4係將閘極連接於電流源1和PMOS電晶體2之間之連接點，在電源端子和內部電源端子之間源極隨耦連接。邏輯電路9係被設置在內部電源端子和接地端子之間。
在此，PMOS電晶體2係以與邏輯電路9之內部之PMOS電晶體(無圖示)相同之製程而被形成。NMOS電晶體3～4係以與邏輯電路9之內部之NMOS電晶體(無圖示)相同之製程而被形成。
再者，PMOS電晶體2為增強型PMOS電晶體，具有與邏輯電路9內部之PMOS電晶體之臨界電壓相等之負值的臨界電壓(-Vtp2)。NMOS電晶體3為增強型NMOS電晶體，具有與邏輯電路9內部之NMOS電晶體之臨界電壓相等之正值的臨界電壓Vtn3。NMOS電晶體4為增強型NMOS電晶體，具有與邏輯電路9內部之NMOS電晶體之臨界電壓相等之正值的臨界電壓Vtn4。
接著，針對內部電源電壓生成電路之動作而予以說明。
PMOS電晶體2及NMOS電晶體3構成二極體連接。即是，該些電晶體呈導通。電流源1之定電流Io係經PMOS電晶體2及NMOS電晶體3而連通於接地端子。根據定電流Io和PMOS電晶體2及NMOS電晶體3之導通電阻，基準電壓VREF係由NMOS電晶體4之閘極所生成。即是，藉由PMOS電晶體2及NMOS電晶體3所構成之電壓生成電路生成基準電壓VREF。PMOS電晶體2之過驅動電壓設為Vop2，NMOS電晶體3之過驅動電壓設為Von3。如此一來，基準電壓VREF以下述式(1)被算出。
VREF=(|Vtp2|+Vtn3)+(Vop2+Von3)…(1)
NMOS電晶體4係被源極隨耦連接。依此，為源極電壓之內部電源電壓DVDD係根據閘極電壓之基準電壓VREF，而被決定。此時，NMOS電晶體4之驅動能力係根據邏輯電路9之規格而合適地被電路設計。再者，內部電源電壓DVDD為邏輯電路9在規格上可動作之最低的邏輯電路9用之電源電壓，根據邏輯電路9之規格而合適地被電路設計。內部電源電壓DVDD以下述式(2)被算出。
DVDD=VREF-Vtn4=(|Vtp2|+Vtn3)+(Vop2+Von3)-Vtn4…(2)
在此，定電流Io可想成流通於導通之PMOS電晶體2及導通之NMOS電晶體3的貫通電流IA。再者，有邏輯電路9內部之PMOS電晶體及NMOS電晶體之雙方呈導通，該些電晶體流通貫通電流IB的情形。
在該些貫通電流IA～IB中，根據貫通電流IA和PMOS電晶體2及NMOS電晶體3之導通電阻，生成式(1)之基準電壓VREF。根據該基準電壓VREF，生成式(2)之內部電源電壓DVDD。根據該內部電源電壓DVDD和邏輯電路9內部之導通的PMOS電晶體及導通的NMOS電晶體之導通電阻，流通貫通電流IB。即是，貫通電流IB依存於貫通電流IA即是定電流Io。
換言之，流通貫通電流IA之PMOS電晶體2及NMOS電晶體3係以相同之製程形成流通貫通電流IB之邏輯電路9內部之PMOS電晶體及NMOS電晶體。再者，為了簡略說明，流通貫通電流IA之各MOS電晶體各具有流通貫通電流IB之MOS電晶體，和相同之閘極長及閘極寬度，此時各具有相同之導通電阻R。如此一來，藉由式(2)，成立下述式(3)和(4)。
R‧IA=R‧Io=VREF…(3)
R‧IB=DVDD=VREF-Vtn4…(4)
由式(3)和(4)，貫通電流IB由下述式(5)算出。
IB=IA-Vtn4/R=Io-Vtn4/R…(5)
即是，貫通電流IB係藉由式(5)，依存於貫通電流IA即是定電流Io。依此，藉由合適地電路設計定電流Io，則可以控制貫通電流IB。
再者，藉由該式(5)，貫通電流IB不依存於電源電壓VDD。
當流通邏輯電路9之貫通電流，內部電源電壓DVDD變低時，NMOS電晶體4之閘極‧源極間電壓變高。依此，NMOS電晶體4之導通電阻變小，內部電源電壓DVDD變高。即是，NMOS電晶體4係動作成內部電源電壓DVDD成為一定。
如此一來，根據電流源1之定電流，基準電壓VREF係以不依存於電源電壓VDD而被生成，根據基準電壓VREF，藉由源極隨耦內部電源電壓DVDD係以不依存於電源電壓VDD而被生成。根據內部電源電壓DVDD，流通邏輯電路9之貫通電流。依此，如式(5)所示般，邏輯電路9之貫通電流不依存於電源電壓VDD。
再者，內部電源電壓DVDD係邏輯電路9在規格上可以動作之最低的邏輯電路9用之電源電壓。依此，邏輯電路9之貫通電流少。
再者，即使因製程偏差，在MOS電晶體之臨界電壓也產生偏差時，因生成基準電壓VREF之各MOS電晶體及供給內部電源電壓DVDD之各MOS電晶體以相同製程而被形成，故該些MOS電晶體之臨界電壓幾乎所有呈相同偏差。依此，定電流Io及邏輯電路9之貫通電流雙方也幾乎呈相同偏差。於是，如式(5)所示般，藉由合適地電路設計定電流Io，可以不會依存於製程偏差，而控制邏輯電路9之貫通電流。
並且，如第2圖所示般，即使在內部電源端子和接地端子之間追加電容6亦可。
如此一來，內部電源端子之內部電源電壓DVDD因電容6而難以急劇變動，故為安定。
再者，如第3圖所示般，即使在NMOS電晶體4之源極和內部電源端子之間追加電阻或二極體等之阻抗元件5亦可。
於是，由於製程偏差，NMOS電晶體4之臨界電壓Vtn4產生偏差，例如臨界電壓Vtn4降低。此時，於不存在阻抗元件5之時，藉由式(2)，內部電源電壓DVDD變高。但是，如第3圖所示般，於存在阻抗元件5之時，臨界電壓Vtn4變低之部分，則使流入NMOS電晶體4之電流變多，故產生於阻抗元件5之電壓變高。藉由該電壓，產生電壓下降，內部電源電壓DVDD不會變高。即是，當阻抗元件5存在時，即使臨界電壓Vtn4變低，內部電源電壓DVDD也不會變高。再者，即使臨界電壓Vtn4變高，也與上述般，內部電源電壓DVDD也不會變低。
如此一來，由於製程偏差，即使NMOS電晶體4之臨界電壓Vtn4產生偏差，內部電源電壓DVDD也難以產生偏差。
再者，NMOS電晶體4係以與邏輯電路9內部之NMOS電晶體不同之製程(通道摻雜工程等)而被形成，為增強型NMOS電晶體，即使具有較邏輯電路9內部之NMOS電晶體之臨界電壓低之正值的臨界電壓亦可。再者，NMOS電晶體4係以與邏輯電路9內部之NMOS電晶體不同之製程而被形成，為空乏型NMOS電晶體，即使具有負值之臨界電壓亦可。
如此一來，因藉由式(2)，內部電源電壓DVDD變高，其部分則使邏輯電路9之貫通電流變多，邏輯電路9之動作速度則變快。
再者，PMOS電晶體2及NMOS電晶體3雖然在電流源1和接地端子之間，在第1圖中，順序地被串聯連接，但是即使無圖示相反地串聯連接亦可。
1．．．電流源
2．．．PMOS電晶體
3、4．．．NMOS電晶體
9．．．邏輯電路
第1圖為表示本發明之內部電源電壓生成電路的電路圖。
第2圖為表示本發明之內部電源電壓生成電路之其他例的電路圖。
第3圖為表示本發明之內部電源電壓生成電路之其他例的電路圖。
第4圖為表示以往之內部電源電壓生成電路的電路圖。
1．．．電流源
2．．．PMOS電晶體
3、4．．．NMOS電晶體
9．．．邏輯電路

Claims (6)

  1. 一種內部電源電壓生成電路，係生成內部電源端子之內部電源電壓，並將上述內部電源電壓供給至邏輯電路的內部電源電壓生成電路，其特徵為具備：電壓生成電路，其係具備二極體連接之PMOS電晶體及二極體連接之第一NMOS電晶體；電流源，其係被設置在電源端子和上述電壓生成電路之間；和第二NMOS電晶體，其係閘極被連接於上述電流源和上述電壓生成電路之連接點而輸入基準電壓，在上述電源端子和上述內部電源端子之間被源極隨耦連接，上述PMOS電晶體係以與上述邏輯電路內部之PMOS電晶體相同之製程而被形成，上述第一NMOS電晶體係以與上述邏輯電路內部之NMOS電晶體相同之製程而被形成。
  2. 如申請專利範圍第1項所記載之內部電源電壓生成電路，其中又具備有設置在上述第二NMOS電晶體之源極和上述內部電源端子之間的阻抗元件。
  3. 如申請專利範圍第1或2項所記載之內部電源電壓生成電路，其中上述第二NMOS電晶體為增強型NMOS電晶體，具有與上述邏輯電路內部之NMOS電晶體之臨界電壓相等之正值的臨界電壓。
  4. 如申請專利範圍第1或2項所記載之內部電源電壓生成電路，其中上述第二NMOS電晶體為增強型NMOS電晶體，具有較上述邏輯電路內部之NMOS電晶體之臨界電壓低之正值的臨界電壓。
  5. 如申請專利範圍第1或2項所記載之內部電源電壓生成電路，其中上述第二NMOS電晶體為空乏型NMOS電晶體，具有負值之臨界電壓。
  6. 如申請專利範圍第1項所記載之內部電源電壓生成電路，其中又具備設置在上述內部電源端子和接地端子之間的電容。
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