CN102207743A - 内部电源电压生成电路 - Google Patents

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Abstract

本发明提供一种内部电源电压生成电路，其中，被提供内部电源电压的逻辑电路的贯通电流与电源电压无关。作为解决手段，基准电压(VREF)是基于电流源(1)的恒定电流而与电源电压(VDD)无关地生成的，内部电源电压(DVDD)是通过源极跟随器，基于基准电压(VREF)而与电源电压(VDD)无关地生成的。基于内部电源电压(DVDD)而流起逻辑电路(9)的贯通电流。因此，逻辑电路(9)的贯通电流与电源电压(VDD)无关。另外，内部电源电压(DVDD)是逻辑电路(9)能够按照规格进行工作的最低限度的逻辑电路(9)用的电源电压。因而逻辑电路(9)的贯通电流小。

Description

内部电源电压生成电路
技术领域
本发明涉及生成内部电源端子的内部电源电压且向逻辑电路提供内部电源电压的内部电源电压生成电路。
背景技术
首先说明现有的内部电源电压生成电路。图4是表示现有的内部电源电压生成电路的电路图。
以二极管方式连接的NMOS晶体管11将电源电压VDD降压到内部电源电压DVDD。通过该内部电源电压DVDD和接地电压VSS，来使逻辑电路12进行工作。逻辑电路12的贯通电流减少量相应于逻辑电路12用的电源电压从电源电压VDD降低为内部电源电压DVDD的量(例如参见专利文献1)。
【专利文献1】日本特开平08-018339号公报
然而，在现有技术中，若电源电压VDD发生变动而增高，则内部电源电压DVDD也会增高。于是，逻辑电路12的贯通电流也会增多，其增加量相应于作为逻辑电路12用的电源电压的内部电源电压DVDD的增加量。亦即，被提供内部电源电压DVDD的逻辑电路12的贯通电流取决于电源电压VDD。
发明内容
本发明就是鉴于上述课题而完成的，其提供一种内部电源电压生成电路，其中，被提供内部电源电压的逻辑电路的贯通电流与电源电压无关。
为了解决上述课题，本发明提供一种内部电源电压生成电路，其生成内部电源端子的内部电源电压，将所述内部电源电压提供给逻辑电路，其特征在于，该内部电源电压生成电路具有：电压生成电路，其具备以二极管方式连接的PMOS晶体管以及以二极管方式连接的第一NMOS晶体管；电流源，其设置于电源端子与所述电压生成电路之间；以及第二NMOS晶体管，其以源极跟随器的方式连接在所述电源端子与所述内部电源端子之间，且其栅极连接到所述电流源与所述电压生成电路之间的连接点而被输入基准电压，所述PMOS晶体管是通过与所述逻辑电路内部的PMOS晶体管相同的制造工艺形成的，所述第一NMOS晶体管是通过与所述逻辑电路内部的NMOS晶体管相同的制造工艺形成的。
在本发明中，基准电压是基于电流源的恒定电流而与电源电压无关地生成的，内部电源电压是通过源极跟随器，基于基准电压而与电源电压无关地生成的。基于内部电源电压而流起逻辑电路的贯通电流。因而逻辑电路的贯通电流与电源电压无关。
另外，内部电源电压是逻辑电路能够按照规格进行工作的最低限度的逻辑电路用的电源电压。因而逻辑电路的贯通电流小。
附图说明
图1是表示本发明的内部电源电压生成电路的电路图。
图2是表示本发明的内部电源电压生成电路的其他例子的电路图。
图3是表示本发明的内部电源电压生成电路的其他例子的电路图。
图4是表示现有的内部电源电压生成电路的电路图。
符号说明
1电流源；2PMOS晶体管；3～4NMOS晶体管；9逻辑电路。
具体实施方式
下面参照附图来说明本发明的实施方式。
首先说明内部电源电压生成电路的结构。图1是表示内部电源电压生成电路的电路图。
内部电源电压生成电路具有电流源1、PMOS晶体管2和NMOS晶体管3～4。另外，内部电源电压生成电路具有电源端子、接地端子和内部电源端子。PMOS晶体管2和NMOS晶体管3构成电压生成电路。NMOS晶体管4构成源极跟随器。
电流源1、以二极管方式连接的PMOS晶体管2以及以二极管方式连接的NMOS晶体管3按该顺序串联连接于电源端子与接地端子之间。NMOS晶体管4的栅极连接到电流源1与PMOS晶体管2之间的连接点，源极与内部电源端子连接，漏极与电源端子连接。也就是说，NMOS晶体管4的栅极连接到电流源1与PMOS晶体管2之间的接点，且NMOS晶体管4以源极跟随器方式连接于电源端子与内部电源端子之间。逻辑电路9被设置于内部电源端子与接地端子之间。
在这里，PMOS晶体管2是通过与逻辑电路9内部的PMOS晶体管(未图示)相同的制造工艺形成的。NMOS晶体管3～4是通过与逻辑电路9内部的NMOS晶体管(未图示)相同的制造工艺形成的。
另外，PMOS晶体管2是增强型PMOS晶体管，具有与逻辑电路9内部的PMOS晶体管的阈值电压相等的负值的阈值电压(-Vtp2)。NMOS晶体管3是增强型NMOS晶体管，具有与逻辑电路9内部的NMOS晶体管的阈值电压相等的正值的阈值电压Vtn3。NMOS晶体管4是增强型NMOS晶体管，具有与逻辑电路9内部的NMOS晶体管的阈值电压相等的正值的阈值电压Vtn4。
接着说明内部电源电压生成电路的工作。
PMOS晶体管2与NMOS晶体管3以二极管方式连接。即这些晶体管是导通的。电流源1的恒定电流Io经由PMOS晶体管2和NMOS晶体管3流向接地端子。基于恒定电流Io与PMOS晶体管2和NMOS晶体管3的导通电阻，在NMOS晶体管4的栅极生成基准电压VREF。也就是说，由PMOS晶体管2和NMOS晶体管3构成的电压生成电路生成基准电压VREF。设PMOS晶体管2的过驱动电压为Vop2，设NMOS晶体管3的过驱动电压为Von3。于是，可通过下式(1)计算出基准电压VREF。
VREF＝(|Vtp2|+Vm3)+(Vop2+Von3)...(1)
NMOS晶体管4以源极跟随器方式连接。因而，作为源极电压的内部电源电压DVDD是基于作为栅极电压的基准电压VREF确定的。此时，针对NMOS晶体管4的驱动能力，可根据逻辑电路9的规格来恰当地进行电路设计。另外，内部电源电压DVDD是逻辑电路9能按照规格进行工作的最低限度的逻辑电路9用的电源电压，可根据逻辑电路9的规格恰当地进行电路设计。可通过下式(2)计算出内部电源电压DVDD。
DVDD＝VREF-Vtn4＝(|Vtp2|+Vtn3)+(Vop2+Von3)-Vtn4...(2)
在这里，恒定电流Io可被认为是流过导通的PMOS晶体管2和导通的NMOS晶体管3的贯通电流IA。另外，有时逻辑电路9内部的PMOS晶体管和NMOS晶体管双方都会导通，贯通电流IB流过这些晶体管。
在这些贯通电流IA～IB中，基于贯通电流IA与PMOS晶体管2和NMOS晶体管3的导通电阻，生成式(1)的基准电压VREF。基于该基准电压VREF，生成式(2)的内部电源电压DVDD。基于该内部电源电压DVDD与逻辑电路9内部的导通的PMOS晶体管和导通的NMOS晶体管的导通电阻，流起贯通电流IB。亦即，贯通电流IB取决于贯通电流IA即恒定电流Io。
换言之，贯通电流IA所流过的PMOS晶体管2和NMOS晶体管3是通过与贯通电流IB所流过的逻辑电路9内部的PMOS晶体管和NMOS晶体管相同的制造工艺形成的。另外，为了简化说明，设贯通电流IA所流过的各MOS晶体管分别具有与贯通电流IB所流过的各MOS晶体管相同的栅极长度和栅极宽度，此时分别具有相同的导通电阻R。于是根据式(2)，下面的式(3)和(4)成立。
R·IA＝R·Io＝VREF...(3)
根据式(3)和(4)，可通过下式(5)求出贯通电流IB。
IB＝IA-Vm4/R＝Io-Vtn4/R...(5)
即，根据式(5)可知，贯通电流IB取决于贯通电流IA即恒定电流Io。因此，通过对恒定电流Io进行恰当的电路设计，能够控制贯通电流IB。
另外，根据该式(5)可知，贯通电流IB与电源电压VDD无关。
当逻辑电路9的贯通电流流过而使内部电源电压DVDD变低时，NMOS晶体管4的栅极/源极间电压变高。因而NMOS晶体管4的导通电阻变小，内部电源电压DVDD变高。即，NMOS晶体管4以使内部电源电压DVDD恒定的方式进行工作。
由此，基于电流源1的恒定电流，与电源电压VDD无关地生成基准电压VREF，基于基准电压VREF，通过源极跟随器与电源电压VDD无关地生成内部电源电压DVDD。基于内部电源电压DVDD，流起逻辑电路9的贯通电流。因此如式(5)所示，逻辑电路9的贯通电流与电源电压VDD无关。
另外，内部电源电压DVDD是逻辑电路9能按照规格进行工作的最低限度的逻辑电路9用的电源电压。因而逻辑电路9的贯通电流小。
另外，即使MOS晶体管的阈值电压因制造工艺的偏差而产生偏差，但由于生成基准电压VREF的各MOS晶体管以及被提供内部电源电压DVDD的各MOS晶体管都是通过相同的制造工艺形成的，因此这些MOS晶体管的阈值电压均产生大致相同的偏差。因而恒定电流Io和逻辑电路9的贯通电流这双者也是产生大致相同的偏差。其中，如式(5)所示，通过对恒定电流Io进行恰当的电路设计，能够与制造工艺的偏差无关地控制逻辑电路9的贯通电流。
并且，如图2所示，可以在内部电源端子与接地端子之间增加电容6。
这样的话，通过电容6使得内部电源端子的内部电源电压DVDD不易发生急剧变动，因而得以稳定。
另外，如图3所示，还可以在NMOS晶体管4的源极与内部电源端子之间增加电阻、二极管等阻抗元件5。
在此，NMOS晶体管4的阈值电压Vtn4因制造工艺的偏差而产生偏差，例如阈值电压Vtn4变低。此时，如果不存在阻抗元件5，则根据式(2)可知，内部电源电压DVDD会变高。然而如图3所示当存在阻抗元件5的情况下，流过NMOS晶体管4的电流增大，其增大量相应于阈值电压Vtn4变低的量，因此产生于阻抗元件5的电压变高。基于该电压而产生电压降，内部电源电压DVDD不会变高。即，如果存在阻抗元件5，则即使阈值电压Vtn4变低，内部电源电压DVDD也不会变高。另外，与上述情况同样地，即使阈值电压Vtn4变高，内部电源电压DVDD也不会变低。
这样的话，即使由于制造工艺的偏差而使得NMOS晶体管4的阈值电压Vtn4产生偏差，内部电源电压DVDD也不易出现偏差。
另外，NMOS晶体管4还可以通过与逻辑电路9内部的NMOS晶体管不同的制造工艺(沟道掺杂工序等)形成为增强型NMOS晶体管，具有比逻辑电路9内部的NMOS晶体管的阈值电压低的正值的阈值电压。另外，NMOS晶体管4还可以通过与逻辑电路9内部的NMOS晶体管不同的制造工艺形成为耗尽型NMOS晶体管，具有负值的阈值电压。
这样的话，基于式(2)可知，内部电源电压DVDD变高，因此逻辑电路9的贯通电流增大，其增大量相应于内部电源电压DVDD的增大量，逻辑电路9的工作速度变快。
另外，在图1中，PMOS晶体管2和NMOS晶体管3是按该顺序串联连接于电流源1与接地端子之间的，但是，虽然没有图示出来，也可以按相反顺序串联连接。

Claims (6)

1.一种内部电源电压生成电路，其生成内部电源端子的内部电源电压，将所述内部电源电压提供给逻辑电路，其特征在于，该内部电源电压生成电路具有：
电压生成电路，其具备以二极管方式连接的PMOS晶体管以及以二极管方式连接的第一NMOS晶体管；
电流源，其设置于电源端子与所述电压生成电路之间；以及
第二NMOS晶体管，其以源极跟随器的方式连接在所述电源端子与所述内部电源端子之间，且其栅极连接到所述电流源与所述电压生成电路之间的连接点而被输入基准电压，
所述PMOS晶体管是通过与所述逻辑电路内部的PMOS晶体管相同的制造工艺形成的，
所述第一NMOS晶体管是通过与所述逻辑电路内部的NMOS晶体管相同的制造工艺形成的。
2.根据权利要求1所述的内部电源电压生成电路，其特征在于，该内部电源电压生成电路还具有设置于所述第二NMOS晶体管的源极与所述内部电源端子之间的阻抗元件。
3.根据权利要求1或2所述的内部电源电压生成电路，其特征在于，所述第二NMOS晶体管是增强型NMOS晶体管，具有与所述逻辑电路内部的NMOS晶体管的阈值电压相等的正值的阈值电压。
4.根据权利要求1或2所述的内部电源电压生成电路，其特征在于，所述第二NMOS晶体管是增强型NMOS晶体管，且具有比所述逻辑电路内部的NMOS晶体管的阈值电压低的正值的阈值电压。
5.根据权利要求1或2所述的内部电源电压生成电路，其特征在于，所述第二NMOS晶体管是耗尽型NMOS晶体管，且具有负值的阈值电压。
6.根据权利要求1所述的内部电源电压生成电路，其特征在于，该内部电源电压生成电路还具有设置于所述内部电源端子与接地端子之间的电容。
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