CN101944903A - Cmos输入缓冲电路 - Google Patents

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Abstract

本发明提供低电压动作且低消耗电流的CMOS输入缓冲电路。构成为包括：耗尽型NMOS晶体管，其漏极与电源端子VDD连接，栅极与输出端子连接；PMOS晶体管，其源极与耗尽型NMOS晶体管的源极连接，漏极与输出端子连接，栅极与输入端子连接；以及NMOS晶体管，其源极与基准端子GND连接，栅极与输入端子连接，漏极与输出端子连接。

Description

CMOS输入缓冲电路
技术领域
本发明涉及将小于CMOS电平的输入信号变换为CMOS电平的输出信号的CMOS输入缓冲电路，尤其涉及需要在较宽的电源电压范围动作和低消耗电流化的CMOS输入缓冲电路。
背景技术
即便对CMOS电路的输入端子输入不完整的电平的电压，也判断该输入电平是高电平还是低电平，并变换为使CMOS电路动作的电源电压即CMOS电平的信号后输出的电路就是CMOS输入缓冲电路。
在图7示出传统的CMOS输入缓冲电路。PMOS晶体管701中，源极与电源端子VDD连接，漏极与输出端子720连接，栅极与PMOS晶体管702的漏极和NMOS晶体管704的漏极连接。PMOS晶体管702中，源极与电源端子VDD连接，栅极与输出端子720连接。NMOS晶体管703中，源极与基准端子GND连接，漏极与输出端子720连接，栅极与输入端子710连接。NMOS晶体管704中，源极与基准端子GND连接，栅极与PMOS晶体管706的漏极和NMOS晶体管707的漏极连接。NMOS晶体管705中，源极与PMOS晶体管706的源极连接，漏极和栅极与电源端子VDD连接。PMOS晶体管706中，栅极与输入端子710连接。NMOS晶体管707中，源极与基准端子GND连接，栅极与输入端子710连接。虽然未作图示，但从电源对电源端子VDD供给高电平的电压即3V，并从电源对基准端子GND供给低电平的电压即0V。
接着，对传统的CMOS输入缓冲电路的动作进行说明。在此，将PMOS晶体管的阈值电压设为-0.5V，将NMOS晶体管的阈值电压设为0.5V。
首先，当低电平的0V输入至输入端子710时，NMOS晶体管703和NMOS晶体管707截止，而PMOS晶体管706导通。对于NMOS晶体管704的栅极，输入从3V减去NMOS晶体管705的阈值电压的电压2.5V。因而，NMOS晶体管704导通。并且，PMOS晶体管701的栅极成为0V，PMOS晶体管701导通。因而，输出端子720输出3V。PMOS晶体管702的栅极成为3V而截止。即，当0V输入至输入端子710时，输出端子720输出CMOS电平的高电平即3V。此外，对输入端子710输入3V时，输出端子720输出CMOS电平的低电平即0V。
然后在这种情况下，在有3个的电流路径中，必有一个MOS晶体管截止，因此CMOS输入缓冲电路不会消耗电流。
接着，在输入端子710输入了小于CMOS电平且能够使NMOS晶体管导通的电压以上的电压时，NMOS晶体管703导通，因此输出端子720成为0V。由于输出端子720成为0V，PMOS晶体管702导通。由于NMOS晶体管707导通，NMOS晶体管704的栅极成为0V，NMOS晶体管704截止。再者，由于PMOS晶体管701的栅极成为3V，PMOS晶体管701截止。因而，在对输入端子710输入了小于CMOS电平且能够使NMOS晶体管导通的电压以上的电压时，输出端子720输出CMOS电平的低电平即0V。但是，PMOS晶体管706的源极为从电源端子VDD的电压3V减去NMOS晶体管705的阈值电压0.5V的2.5V，因此PMOS晶体管706的栅极上如果不输入2V以上的电压就无法截止。因而，电流经过PMOS晶体管706和NMOS晶体管707流动，因此会消耗电流。
这时，为了在更低的输入电压的情况下不消耗电流，需要串联连接2个NMOS晶体管705等，以降低PMOS晶体管706的源极的电压(例如，参照专利文献1：日本特开2000-13214号公报(图3))。
但是，传统的CMOS输入缓冲电路的最低动作电压成为NMOS晶体管705的阈值电压上相加NMOS晶体管704的阈值电压的电压或者相加PMOS晶体管706的阈值电压的绝对值的电压中的哪个高的电压。因此，作为消耗电流对策，降低PMOS晶体管706的源极的电压时，存在最低动作电压会变高的课题。
此外，还构思了在图7所示的结构上追加输出基准电压的基准电压电路，对NMOS晶体管705的栅极连接基准电压电路的输出的方法。从而，在电源电压较高时，即使输入了小于CMOS电平的电压，也不会使PMOS晶体管706导通，但存在追加的基准电压电路会消耗电流的课题。
发明内容
本发明鉴于上述课题构思而成，其目的在于提供低电压动作且低消耗电流的CMOS输入缓冲电路。即，提供对输入端子输入了小于CMOS电平的高电平电压的情况下，提高电源电压也不会消耗电流的CMOS输入缓冲电路。
为了解决传统的课题，本发明的CMOS输入缓冲电路采用如下结构。
一种CMOS输入缓冲电路，将对输入端子输入的小于CMOS电平的信号变换为CMOS电平的信号后在输出端子输出，其中包括：被供给CMOS电平的电压的电源端子VDD及基准端子GND；耗尽型NMOS晶体管，该晶体管的漏极与电源端子VDD连接，栅极与输出端子连接；PMOS晶体管，该晶体管的源极与耗尽型NMOS晶体管的源极连接，漏极与输出端子连接，栅极与输入端子连接；以及NMOS晶体管，该晶体管的源极与基准端子GND连接，栅极与输入端子连接，漏极与输出端子连接。
(发明效果)
依据本发明的CMOS缓冲电路，最低动作电压成为PMOS晶体管的阈值电压的绝对值或者NMOS晶体管的阈值电压的哪个高的电压，因此能够降低最低动作电压。
而且，如果输入从耗尽型NMOS晶体管的阈值电压的绝对值减去PMOS晶体管的阈值电压的绝对值后的电压以上的高电平电压，就有不管电源电压升高多少都不会消耗电流的效果。
附图说明
图1是表示第1实施方式的CMOS输入缓冲电路的电路图。
图2是表示第2实施方式的CMOS输入缓冲电路的电路图。
图3是表示第3实施方式的CMOS输入缓冲电路的电路图。
图4是表示第4实施方式的CMOS输入缓冲电路的电路图。
图5是表示第5实施方式的CMOS输入缓冲电路的电路图。
图6是表示一例用于本发明的CMOS输入缓冲电路的基准电压电路的电路图。
图7是表示传统的CMOS输入缓冲电路的电路图。
图8是表示第6实施方式的CMOS输入缓冲电路的电路图。
图9是表示第7实施方式的CMOS输入缓冲电路的电路图。
具体实施方式
以下，参照附图，对本发明的实施方式进行说明。
<第1实施方式>
图1是表示第1实施方式的CMOS输入缓冲电路的电路图。第1实施方式的CMOS输入缓冲电路101具备耗尽型NMOS晶体管(下面简称为DNMOS晶体管)102、PMOS晶体管103、和NMOS晶体管104。
DNMOS晶体管102中，漏极与电源端子VDD连接，源极与PMOS晶体管103的源极连接，栅极与输出端子120连接。PMOS晶体管103中，漏极与输出端子120连接，栅极与输入端子110连接。NMOS晶体管104中，源极与基准端子GND连接，漏极与输出端子120连接，栅极与输入端子110连接。虽然未作图示，但从电源对电源端子VDD供给高电平的电压即3V，从电源对基准端子GND供给低电平的电压即0V。此外，DNMOS晶体管102的阈值电压的绝对值设为高于PMOS晶体管103的阈值电压的绝对值。
接着，对第1实施方式的CMOS输入缓冲电路的动作进行说明。
当对输入端子110输入NMOS晶体管104的阈值电压以上的电压时，NMOS晶体管104导通，输出端子120和DNMOS晶体管102的栅极成为0V。因而，当DNMOS晶体管102的阈值电压的绝对值小于对输入端子110的电压加上PMOS晶体管103的阈值电压的绝对值的电压时，DNMOS晶体管102和PMOS晶体管103截止。因而，输出端子120的电压成为0V。再者，电流不会从电源端子VDD流向基准端子GND。
当对输入端子110输入了0V时，DNMOS晶体管102的阈值电压的绝对值大于加上PMOS晶体管103的阈值电压的绝对值的电压，因此DNMOS晶体管102和PMOS晶体管103导通。因而，输出端子120的电压成为电源端子VDD的电压。再者，NMOS晶体管104截止，因此电流不会从电源端子VDD流向基准端子GND。
即，图1所示的上述第1实施方式的CMOS输入缓冲电路，如果被输入从DNMOS晶体管102的阈值电压的绝对值减去PMOS晶体管103的阈值电压的绝对值后的电压以上的高电平电压，不管提高电源电压多少，也不会消耗电流。
而且，通过上述那样构成CMOS输入缓冲电路，最低动作电压成为PMOS晶体管103的阈值电压的绝对值或NMOS晶体管104的阈值电压的哪个高的电压。因而，能以比传统的CMOS输入缓冲电路更低的电源电压进行动作。
如以上所述，图1所示的第1实施方式的CMOS输入缓冲电路能够解决传统的CMOS输入缓冲电路中的所有课题。
此外，采用DNMOS晶体管102的栅极与输出端子120连接的结构，但对输入端子110输入了高电平的电压时与成为基准端子GND的电压附近的节点连接，而输入了低电平的电压时与成为电源端子VDD的电压附近的节点连接的情况下，显然能得到同样的功能。
<第2实施方式>
图2是表示第2实施方式的CMOS输入缓冲电路的电路图。第2实施方式的CMOS输入缓冲电路采用第1实施方式的CMOS输入缓冲电路101和追加由PMOS晶体管201、PMOS晶体管202、NMOS晶体管203和NMOS晶体管204构成的电平移位电路的结构。
PMOS晶体管201中，源极与电源端子VDD连接，漏极与输出端子220连接，栅极与PMOS晶体管202和NMOS晶体管204的漏极连接。PMOS晶体管202中，源极与电源端子VDD连接，栅极与输出端子220连接。NMOS晶体管203中，源极与基准端子GND连接，漏极与输出端子220连接，栅极与输入端子210连接。NMOS晶体管204中，源极与基准端子GND连接，栅极与CMOS输入缓冲电路101的输出端子120连接。CMOS输入缓冲电路101中，输入端子110与输入端子210连接。虽然未作图示，但从电源对电源端子VDD供给正电压，并从电源对基准端子GND供给0V的电压。
接着，对第2实施方式的CMOS输入缓冲电路的动作进行说明。
当对输入端子210输入了0V时，NMOS晶体管203截止，CMOS输入缓冲电路101的输出端子120成为电源端子VDD的电压，因此NMOS晶体管204导通。因而，NMOS晶体管204的漏极成为0V，PMOS晶体管201导通，因此输出端子220成为CMOS电平的高电平电压。再者，输出端子220成为CMOS电平的高电平电压，因此PMOS晶体管202截止。因而，当对输入端子210输入了0V时，即使CMOS输入缓冲电路101的输出端子120的电压小于CMOS电平的高电平电压，也在输出端子220输出CMOS电平的高电平电压。而且，NMOS晶体管203和PMOS晶体管202截止，CMOS输入缓冲电路101也不消耗电流，因此整个电路也不会消耗电流。
当输入端子210上被输入小于CMOS电平的高电平时，NMOS晶体管203导通，因此输出端子220成为0V。由于CMOS输入缓冲电路101的输出端子120成为0V，NMSO晶体管204截止。再者，由于输出端子220成为0V，PMOS晶体管202导通，PMOS晶体管202和NMOS晶体管204的漏极成为CMOS电平的高电平电压，因此PMOS晶体管201截止。因而，即使对输入端子210输入了小于CMOS电平的高电平电压，也在输出端子220输出CMOS电平的低电平电压。而且，NMOS晶体管204和PMOS晶体管201截止，CMOS输入缓冲电路101也不会消耗电流，因此整个电路也不会消耗电流。
如以上所述，在图2所示的第2实施方式的CMOS输入缓冲电路中，能够解决传统的CMOS输入缓冲电路中的所有课题。而且，即使CMOS输入缓冲电路101的高电平的输出小于CMOS电平，也不会消耗电流，输出端子220能够输出CMOS电平的高电平。
此外，构成为DNMOS晶体管102的栅极与输出端子120连接，但在输入端子110上被输入高电平的电压时与成为基准端子GND的电压附近的节点连接，而被输入低电平的电压时与成为电源端子VDD的电压附近的节点连接的情况下，显然也能得到同样的功能。
此外，CMOS输入缓冲电路的VDD和电平移位电路的VDD不同也可。
<第3实施方式>
图3是表示第3实施方式的CMOS输入缓冲电路的电路图。第3实施方式的CMOS输入缓冲电路具备PMOS晶体管301、PMOS晶体管302、NMOS晶体管303、DNMOS晶体管304和PMOS晶体管305。
PMOS晶体管301中，源极与电源端子VDD连接，漏极与输出端子320连接，栅极与PMOS晶体管302的漏极和DNMOS晶体管304的漏极连接。PMOS晶体管302中，源极与电源端子VDD连接，栅极与输出端子320连接。NMOS晶体管303中，源极与基准端子GND连接，漏极与输出端子320连接，栅极与输入端子310连接。DNMOS晶体管304中，源极与PMOS晶体管305的源极连接，栅极与基准端子GND连接。PMOS晶体管305中，漏极与基准端子GND连接，栅极与输入端子310连接。虽然未作图示，但从电源对电源端子VDD供给高电平的电压即3V，并从电源对基准端子GND供给低电平的电压即0V。此外，设DNMOS晶体管304的阈值电压的绝对值高于PMOS晶体管305的阈值电压的绝对值。
接着，对第3实施方式的CMOS输入缓冲电路的动作进行说明。
当对输入端子310输入了0V时，NMOS晶体管303截止，PMOS晶体管305和DNMOS晶体管304导通。PMOS晶体管301的栅极成为PMOS晶体管305的阈值电压的绝对值附近的电压。因而，当电源端子VDD的电压为加上PMOS晶体管305的阈值电压的绝对值和PMOS晶体管301的阈值电压的绝对值的电压以上时，PMOS晶体管301导通，输出端子320成为CMOS电平的高电平。再者，如果输出端子320成为CMOS电平的高电平，则PMOS晶体管302截止。
当对输入端子310输入了小于CMOS电平的高电平时，NMOS晶体管303导通，PMOS晶体管305和DNMOS晶体管304截止，因此输出端子320成为0V。再者，由于输出端子320成为0V，PMOS晶体管302导通，PMOS晶体管302的漏极成为CMOS电平的高电平。再者，由于PMOS晶体管302的漏极成为CMOS电平的高电平，PMOS晶体管301截止。
如以上说明的那样，与第2实施方式相比，在第3实施方式中能以更简单的电路结构解决传统的CMOS输入缓冲电路的课题。
此外，构成为DNMOS晶体管304的栅极与基准端子GND连接，但对输入端子310输入了高电平的电压时与成为基准端子GND的电压附近的节点连接，而输入了低电平的电压时与成为电源端子VDD的电压附近的节点连接的情况下，显然也能得到同样的功能。
<第4实施方式>
图4是表示第4实施方式的CMOS输入缓冲电路的电路图。第4实施方式的CMOS输入缓冲电路，在第3实施方式的CMOS输入缓冲电路上还具备输出基准电压的基准电压电路401。再者，DNMOS晶体管304的栅极与基准电压电路401的输出端子402连接，而不是与基准端子GND连接。
通过上述结构，PMOS晶体管305和DNMOS晶体管304截止的条件是加上输入端子310的电压和PMOS晶体管305的阈值电压的绝对值的电压在加上DNMOS晶体管304的阈值电压的绝对值和基准电压电路401的基准电压的电压以上。
因而，在无法提高DMOS晶体管304的阈值电压的绝对值等，PMOS晶体管305的阈值电压的绝对值相对于DNMOS晶体管304的阈值电压的绝对值成为近值或者高值的情况下，也能充分地导通DNMOS晶体管304和PMOS晶体管305，因此能够解决传统的CMOS输入缓冲电路的课题。
<第5实施方式>
图5是表示第5实施方式的CMOS输入缓冲电路的电路图。第5实施方式的CMOS输入缓冲电路具备第1实施方式的CMOS输入缓冲电路101、输出基准电压的基准电压电路401、DNMOS晶体管501、和PMOS晶体管502。DNMOS晶体管501中，源极与PMOS晶体管502的源极连接，漏极与电源端子VDD连接，栅极与基准电压电路401的输出端子402连接。PMOS晶体管502中，漏极与输出端子520连接，栅极与输入端子510连接。CMOS输入缓冲电路101的输入端子110和输出端子120与输入端子510和输出端子520连接。
当对输入端子510输入了0V时，DNMOS晶体管501和PMOS晶体管502导通。因而，输出端子520上被供给对基准电压电路401的基准电压加上DNMOS晶体管501的阈值电压的绝对值的电压。当输入端子510上被输入小于CMOS电平的高电平时，DNMOS晶体管501和PMOS晶体管502截止，因此对于输出端子520不供给电压。因而，第1实施方式的CMOS输入缓冲电路101动作，而且对输入端子510输入了0V时，输出端子520上被供给上述电压。
因而，即使无法提高DNMOS晶体管102的阈值电压的绝对值等，PMOS晶体管103的阈值电压的绝对值相对于DNMOS晶体管102的阈值电压的绝对值成为近值或高值的情况下，也能充分地导通DNMOS晶体管102和PMOS晶体管103，因此能够解决传统的CMOS输入缓冲电路的课题。而且，第5实施方式的CMOS输入缓冲电路在DNMOS晶体管102的阈值电压的绝对值较低的情况下，对输入端子510输入0V时的输出电压的上升速度也飞跃提高。
图6是图4和图5所示的基准电压电路401的电路图。基准电压电路401具备DNMOS晶体管601、NMOS晶体管602、和NMOS晶体管603。DNMOS晶体管601中，源极与输出端子402连接，漏极与电源端子VDD连接，栅极与基准端子GND连接。饱和接线的NMOS晶体管602和NMOS晶体管603串联配置在输出端子402与基准端子GND间。此外，构成为使NMOS晶体管602和NMOS晶体管603的阈值电压合计后的值高于DNMOS晶体管601的阈值电压的绝对值。
接着，对图6所示的基准电压电路401的动作进行说明。
基准电压电路401中，各晶体管是按上述的阈值构成，因此所有晶体管截止，电流不会从电源端子VDD流入基准端子GND。在此，当输出端子402的电压小于DNMOS晶体管601的阈值电压的绝对值时，DNMOS晶体管601导通，电流从电源端子VDD流入输出端子402。此外，当输出端子402的电压超过NMOS晶体管602和NMOS晶体管603的阈值电压合计后的电压时，电流从输出端子402流入基准端子GND。因而，输出端子402的电压的范围在DNMOS晶体管601的阈值电压的绝对值以上且NMOS晶体管602和NMOS晶体管603的阈值电压的合计值以下。
如以上说明的那样，基准电压电路401具有以下特征，即，保证基准电压的精度在某一范围，且完全不会使电流从电源端子VDD流入基准端子GND。因而，即便组装到如图4至图5所示的CMOS输入缓冲电路，显然也会充分发挥功能，但一直不会消耗CMOS输入缓冲电路的消耗电流。
此外，在基准电压电路401中，采用在输出端子402与基准端子GND间串联连接所需个数的NMOS晶体管的饱和接线，但是很显然采用PMOS晶体管的饱和接线取代NMOS晶体管也能得到同样的功能。
此外，很显然即便在第2实施方式的CMOS输入缓冲电路中，采用DNMOS晶体管102的栅极与图6所示的基准电压电路401的输出端子402连接的结构，也能得到与图2所示的电路同样的功能和效果。
而且，显然在各实施方式中说明的CMOS输入缓冲电路中，采用各MOS晶体管的沟道类型相反的电路，即，将P沟道MOS晶体管和N沟道MOS晶体管、N沟道MOS晶体管和P沟道MOS晶体管、耗尽型N沟道MOS晶体管和耗尽型P沟道MOS晶体管置换的电路结构，也能得到同样的效果。
在本发明中说明的小于CMOS电平的信号，只要是小于CMOS电平的信号，就可为任何信号。例如，输入了0.6V左右的发电电压即太阳能电池的输出时，可在不消耗电流的情况下检测出太阳能电池有无发电。如此，显然能够用作不要求检测精度的电压检测电路。
<第6实施方式>
图8是表示第6实施方式的CMOS输入缓冲电路的电路图。第6实施方式的CMOS输入缓冲电路包括反相器电路和电平移位电路构成，其中反相器电路包括PMOS晶体管806、DNMOS晶体管805和NMOS晶体管807，电平移位电路包括PMOS晶体管801、PMOS晶体管802、NMOS晶体管803和NMOS晶体管804。
PMOS晶体管801中，源极与电源端子VDD连接，漏极与输出端子820连接，栅极与PMOS晶体管802和NMOS晶体管804的漏极连接。PMOS晶体管802中，源极与电源端子VDD连接，栅极与输出端子820连接。NMOS晶体管803中，源极与基准端子GND连接，漏极与输出端子820连接，栅极与输入端子810连接。NMOS晶体管804中，源极与基准端子GND连接，栅极与NMOS晶体管807和PMOS晶体管806的漏极连接。NMOS晶体管807中，源极与基准端子GND连接，栅极与PMOS晶体管806的栅极和输入端子810连接。PMOS晶体管806中，源极与DNMOS晶体管805的源极连接。DNMOS晶体管805中，漏极与电源端子VDD连接，栅极与基准端子GND连接。此外，构成为使DNMOS晶体管805的阈值电压的绝对值高于PMOS晶体管806的阈值电压的绝对值。虽然未作图示，但是从电源对电源端子VDD供给正电压，并从电源对基准端子GND供给0V的电压。
接着，对第6实施方式的CMOS输入缓冲电路的动作进行说明。
对输入端子810输入0V时，DNMOS晶体管805的阈值电压的绝对值大于对输入端子810的电压加上PMOS晶体管806的阈值电压的绝对值后的电压，因此DNMOS晶体管805和PMOS晶体管806导通。因而，NMOS晶体管807的漏极成为DNMOS晶体管805的阈值电压。再者，NMOS晶体管807截止，因此电流不会从电源端子VDD流向基准端子GND。
此外，在对输入端子810输入了0V的情况下，NMOS晶体管803截止，NMOS晶体管807的漏极成为DNMOS晶体管805的阈值电压，因此NMOS晶体管804导通。因而，NMOS晶体管804的漏极成为0V，PMOS晶体管801导通，因此输出端子820成为CMOS电平的高电平电压。再者，由于输出端子820成为CMOS电平的高电平电压，PMOS晶体管802截止。因而，在对输入端子810输入了0V的情况下，即便NMOS晶体管807的漏极的电压小于CMOS电平的高电平电压，也在输出端子820输出CMOS电平的高电平电压。而且，NMOS晶体管803和PMOS晶体管802截止而无电流流动。因而，整个电路也不会消耗电流。
当对输入端子810输入NMOS晶体管807的阈值电压以上且小于CMOS电平的高电平的电压时，NMOS晶体管807导通。由于DNMOS晶体管805的栅极为0V，在DNMOS晶体管805的阈值电压的绝对值小于对输入端子810的电压加上PMOS晶体管806的阈值电压的绝对值的电压的情况下，DNMOS晶体管805和PMOS晶体管806截止。因而，NMOS晶体管807的漏极成为0V。再者，电流不会从电源端子VDD流向基准端子GND。
此外，在对输入端子810输入了NMOS晶体管807的阈值电压以上且小于CMOS电平的高电平的情况下，NMOS晶体管803导通，因此输出端子820成为0V。由于NMOS晶体管807的漏极成为0V，NMOS晶体管804截止。再者，由于输出端子820成为0V，PMOS晶体管802导通，PMOS晶体管802和NMOS晶体管804的漏极成为CMOS电平的高电平电压，因此PMOS晶体管801截止。因而，即使对输入端子810输入NMOS晶体管807的阈值电压以上且小于CMOS电平的高电平电压，也在输出端子820输出CMOS电平的低电平电压。而且，NMOS晶体管804和PMOS晶体管801截止，不会有电流流动。因而，整个电路也不会消耗电流。
即，图8所示的上述第6实施方式的CMOS输入缓冲电路，在输入了从DNMOS晶体管805的阈值电压的绝对值减去PMOS晶体管806的阈值电压的绝对值的电压以上的高电平电压时，即便提高电源电压多少，也不会消耗电流。
而且，通过采用上述结构的CMOS输入缓冲电路，最低动作电压成为PMOS晶体管806的阈值电压的绝对值或NMOS晶体管807的阈值电压的哪个高的电压。因而，能以比传统的CMOS输入缓冲电路更低的电源电压动作。
如以上所述，图8所示的第6实施方式的CMOS输入缓冲电路，能够解决传统CMOS输入缓冲电路中的所有课题。而且，即使NMOS晶体管807的漏极的高电平的输出小于CMOS电平，也不会消耗电流，输出端子820能够输出CMOS电平的高电平。
此外，DNMOS晶体管805的漏极的电源端子VDD和PMOS晶体管801和PMOS晶体管802的源极的电源端子VDD不同也可。
<第7实施方式>
图9是表示第7实施方式的CMOS输入缓冲电路的电路图。第7实施方式的CMOS输入缓冲电路具备PMOS晶体管901、PMOS晶体管902、NMOS晶体管903、DNMOS晶体管904、恒流电路911、及恒流电路912。恒流电路911具备流入恒流的电流流入端子和流出恒流的电流流出端子(未图示)。此外，耗尽型晶体管的栅极与源极连接，且构成为漏极成为电流流入端子，源极或栅极成为电流流出端子。恒流电路912具备流入恒流的电流流入端子和流出恒流的电流流出端子(未图示)。此外，耗尽型晶体管的栅极和源极连接，且构成为漏极成为电流流入端子，源极或栅极成为电流流出端子。
PMOS晶体管901中，源极与电源端子VDD连接，漏极与输出端子920连接，栅极与恒流电路911的电流流出端子和DNMOS晶体管904的漏极连接。PMOS晶体管902中，源极与电源端子VDD连接，漏极与恒流电路911的电流流入端子连接，栅极与输出端子920连接。NMOS晶体管903中，源极与基准端子GND连接，漏极与输出端子920连接，栅极与输入端子910连接。DNMOS晶体管904中，源极与输入端子910及恒流电路912的电流流入端子连接，栅极与基准端子GND连接。恒流电路912中，电流流入端子与DNMOS晶体管904的源极及输入端子910连接，电流流出端子与基准端子GND连接。虽然未作图示，但从电源对电源端子VDD供给高电平的电压即3V，并从电源对基准端子GND供给低电平的电压即0V。
接着，对第7实施方式的CMOS输入缓冲电路的动作进行说明。
流入恒流电路911的电流小于流入恒流电路912的电流。
当对输入端子910输入了0V时，NMOS晶体管903截止，DNMOS晶体管904导通。这样，PMOS晶体管901的栅极成为基准端子GND附近的电压而导通，输出端子920成为CMOS电平的高电平。再者，当输出端子920成为CMOS电平的高电平时，PMOS晶体管902截止。
当对输入端子910输入了小于CMOS电平的高电平时，NMOS晶体管903导通，DNMOS晶体管904截止，因此输出端子920成为0V。再者，由于输出端子920成为0V，PMOS晶体管902导通，PMOS晶体管902的漏极成为CMOS电平的高电平。再者，由于PMOS晶体管902的漏极成为CMOS电平的高电平，恒流电路911的电流流出端子成为高电平，PMOS晶体管901截止。
在对输入端子910没有任何输入而无负载的情况下，由于恒流电路912的流动电流多于恒流电路911的流动电流，输入端子910成为基准端子GND附近的电压。再者，NMOS晶体管903截止，DNMOS晶体管904导通。这样，PMOS晶体管901的栅极成为基准端子GND附近的电压而导通，输出端子920成为CMOS电平的高电平。再者，输出端子920成为CMOS电平的高电平的情况下，PMOS晶体管902截止。
如以上说明的那样，在第7实施方式中，即便输入端子无负载也不会不稳定，能够解决传统的CMOS输入缓冲电路的课题。
此外，采用了DNMOS晶体管904的栅极与基准端子GND连接的结构，但很显然在对输入端子910输入了高电平的电压时与成为基准端子GND的电压附近的节点连接，而在输入了低电平的电压时与成为电源端子VDD的电压附近的节点连接的情况下，也能得到同样的功能。
附图标记说明
101 CMOS输入缓冲电路；401 基准电压电路；911 恒流电路；912 恒流电路。

Claims (9)

1.一种CMOS输入缓冲电路，将对输入端子输入的小于CMOS电平的信号变换为CMOS电平的信号后在输出端子输出，其特征在于包括：
被供给CMOS电平的电压的电源端子VDD及基准端子GND；
第一耗尽型NMOS晶体管，其漏极与所述电源端子VDD连接，栅极与所述输出端子连接；
第一PMOS晶体管，其源极与所述第一耗尽型NMOS晶体管的源极连接，漏极与所述输出端子连接，栅极与所述输入端子连接；以及
NMOS晶体管，其源极与所述基准端子GND连接，栅极与所述输入端子连接，漏极与所述输出端子连接。
2.如权利要求1所述的CMOS输入缓冲电路，其特征在于：
在所述CMOS输入缓冲电路的所述输入端子和所述输出端子设有电平移位电路。
3.如权利要求1所述的CMOS输入缓冲电路，其特征在于包括：
从基准电压输出端子输出基准电压的基准电压电路；
第二PMOS晶体管，其漏极与所述输出端子连接，栅极与所述输入端子连接；以及
第二耗尽型NMOS晶体管，其漏极与所述电源端子VDD连接，源极与所述第二PMOS晶体管的源极连接，栅极与所述基准电压输出端子连接。
4.如权利要求3所述的CMOS输入缓冲电路，其特征在于：
所述基准电压电路包括：
第三耗尽型NMOS晶体管，其漏极与所述电源端子VDD连接，栅极与所述基准端子GND连接，源极与所述基准电压输出端子连接；以及
设于所述基准电压输出端子和所述基准端子GND之间的1个以上的饱和接线的MOS晶体管。
5.一种CMOS输入缓冲电路，将对输入端子输入的小于CMOS电平的信号变换为CMOS电平的信号后在输出端子输出，其特征在于包括：
被供给CMOS电平的电压的电源端子VDD及基准端子GND；
NMOS晶体管，其源极与所述基准端子GND连接，栅极与所述输入端子连接，漏极与所述输出端子连接；
第一PMOS晶体管，其源极与所述电源端子VDD连接，漏极与所述输出端子连接；
第二PMOS晶体管，其源极与所述电源端子VDD连接，漏极与所述第一PMOS晶体管的栅极连接，栅极与所述输出端子连接；
第三PMOS晶体管，其漏极与所述基准端子GND连接，栅极与所述输入端子连接；以及
耗尽型NMOS晶体管，其源极与所述第三PMOS晶体管的源极连接，漏极与所述第二PMOS晶体管的漏极连接，栅极与基准电压连接。
6.如权利要求5所述的CMOS输入缓冲电路，其特征在于：
输出所述基准电压的电路包括：
第二耗尽型NMOS晶体管，其漏极与所述电源端子VDD连接，栅极与所述基准端子GND连接，源极与基准电压输出端子连接；和
设于所述基准电压输出端子与所述基准端子GND之间的1个以上的饱和接线的MOS晶体管。
7.如权利要求5所述的CMOS输入缓冲电路，其特征在于：
所述基准电压为所述基准端子GND的电压。
8.一种CMOS输入缓冲电路，将对输入端子输入的小于CMOS电平的信号变换为CMOS电平的信号后在输出端子输出，其特征在于包括：
被供给CMOS电平的电压的电源端子VDD及基准端子GND，以及反相器电路，
其中反相器电路包括：
耗尽型NMOS晶体管，其漏极与所述电源端子VDD连接，栅极与所述基准端子GND连接；
PMOS晶体管，其源极与所述耗尽型NMOS晶体管的源极连接，漏极与输出节点连接，栅极与所述输入端子连接；以及
NMOS晶体管，其源极与所述基准端子GND连接，栅极与所述输入端子连接，漏极与所述输出节点连接，
在所述反相器电路的所述输入端子与所述输出节点设有电平移位电路。
9.一种CMOS输入缓冲电路，将对输入端子输入的小于CMOS电平的信号变换为CMOS电平的信号后在输出端子输出，其特征在于包括：
被供给CMOS电平的电压的电源端子VDD及基准端子GND；
NMOS晶体管，其源极与所述基准端子GND连接，栅极与所述输入端子连接，漏极与所述输出端子连接；
第一PMOS晶体管，其源极与所述电源端子VDD连接，漏极与所述输出端子连接；
第二PMOS晶体管，其源极与所述电源端子VDD连接，漏极与第一恒流电路连接，栅极与所述NMOS晶体管的漏极连接；
第一恒流电路，一端与所述第一PMOS晶体管的栅极连接，另一端与所述第二PMOS晶体管的漏极连接；
第二恒流电路，一端与所述输入端子连接，另一端与所述基准端子GND连接；
耗尽型NMOS晶体管，其源极与所述第二恒流电路连接，漏极与所述第一PMOS晶体管的栅极与连接，栅极与所述基准端子GND连接。
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