JP2000013214A - 低出力のｔｔｌからｃｍｏｓへの入力バッファ - Google Patents
低出力のｔｔｌからｃｍｏｓへの入力バッファInfo
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- JP2000013214A JP2000013214A JP10165959A JP16595998A JP2000013214A JP 2000013214 A JP2000013214 A JP 2000013214A JP 10165959 A JP10165959 A JP 10165959A JP 16595998 A JP16595998 A JP 16595998A JP 2000013214 A JP2000013214 A JP 2000013214A
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Abstract
(57)【要約】
【課題】 出力の消耗の少ないＴＴＬからＣＭＯＳへの
入力バッファの提供。 【解決手段】 ＴＴＬでＣＭＯＳを駆動するのに用いら
れるバッファにおいて、該バッファは、以下のもの、即
ち、プルダウン回路とされ、ＴＴＬ信号に基づき該ＴＴ
Ｌ信号と逆方向の第一出力信号を発生するものと、プル
アップ回路とされ、該ＴＴＬ信号と該第一出力信号に基
づき、該ＴＴＬ信号と同じロジック状態で且つＣＭＯＳ
電圧レベルと符合する第二出力信号を発生するもの、以
上を包括することを特徴とするものとしている。
入力バッファの提供。 【解決手段】 ＴＴＬでＣＭＯＳを駆動するのに用いら
れるバッファにおいて、該バッファは、以下のもの、即
ち、プルダウン回路とされ、ＴＴＬ信号に基づき該ＴＴ
Ｌ信号と逆方向の第一出力信号を発生するものと、プル
アップ回路とされ、該ＴＴＬ信号と該第一出力信号に基
づき、該ＴＴＬ信号と同じロジック状態で且つＣＭＯＳ
電圧レベルと符合する第二出力信号を発生するもの、以
上を包括することを特徴とするものとしている。
Description
【０００１】
【発明の属する技術分野】本発明は一種の電子システム
に使用されるバッファに関し、特に、低出力のＴＴＬか
らＣＭＯＳへの入力バッファに関し、ＴＴＬ（トランジ
スタ・トランジスタ論理）電子信号を緩衝して相補型Ｍ
ＯＳ（ＣＭＯＳ）に送るのに用いられるものに関する。
に使用されるバッファに関し、特に、低出力のＴＴＬか
らＣＭＯＳへの入力バッファに関し、ＴＴＬ（トランジ
スタ・トランジスタ論理）電子信号を緩衝して相補型Ｍ
ＯＳ（ＣＭＯＳ）に送るのに用いられるものに関する。
【０００２】
【従来の技術】ディジタル回路はその製造技術により、
バイポーラ（ｂｉｐｏｌａｒ）回路とユニポーラ（ｕｎ
ｉｐｏｌａｒ）回路に分けられる。ＴＴＬ（トランジス
タ・トランジスタ論理，ｔｒａｎｓｉｓｔｏｒ−ｔｒａ
ｎｓｉｓｔｏｒ ｌｏｇｉｃ）回路はバイポーラ回路
中、最も普遍的に使用されているもの一つである。ＴＴ
Ｌ回路の電源電圧Ｖｃｃは通常５Ｖに定められ、そのロ
ジック１電圧Ｖ（１）及びロジック０電圧Ｖ（０）の定
義は図１に示されるとおりであり、その中、電圧Ｖ
（０）は０．０から０．８Ｖの間、電圧Ｖ（１）は２．
２から５Ｖの間である。
バイポーラ（ｂｉｐｏｌａｒ）回路とユニポーラ（ｕｎ
ｉｐｏｌａｒ）回路に分けられる。ＴＴＬ（トランジス
タ・トランジスタ論理，ｔｒａｎｓｉｓｔｏｒ−ｔｒａ
ｎｓｉｓｔｏｒ ｌｏｇｉｃ）回路はバイポーラ回路
中、最も普遍的に使用されているもの一つである。ＴＴ
Ｌ回路の電源電圧Ｖｃｃは通常５Ｖに定められ、そのロ
ジック１電圧Ｖ（１）及びロジック０電圧Ｖ（０）の定
義は図１に示されるとおりであり、その中、電圧Ｖ
（０）は０．０から０．８Ｖの間、電圧Ｖ（１）は２．
２から５Ｖの間である。
【０００３】相補型ＭＯＳ（ＣＭＯＳ）はユニポーラ回
路中、最も常用されている技術の一つであり、ＴＬＬ回
路の固定電源電圧と異なるところは、ＣＭＯＳは比較的
大きな範囲の電圧範囲内で動作可能で、その中、ロジッ
ク０電圧は３０％の電源電圧内に定義され（即ち３０％
Ｖｄｄより小さい）、且つロジック１電圧は７０％の電
源電圧（即ち７０％Ｖｄｄより大きい）の電圧範囲内に
定義される。電源電圧値が大きくなるほど、電子ノイズ
のイミュニティ（ｉｍｍｕｎｉｔｙ）も大きくなる。
路中、最も常用されている技術の一つであり、ＴＬＬ回
路の固定電源電圧と異なるところは、ＣＭＯＳは比較的
大きな範囲の電圧範囲内で動作可能で、その中、ロジッ
ク０電圧は３０％の電源電圧内に定義され（即ち３０％
Ｖｄｄより小さい）、且つロジック１電圧は７０％の電
源電圧（即ち７０％Ｖｄｄより大きい）の電圧範囲内に
定義される。電源電圧値が大きくなるほど、電子ノイズ
のイミュニティ（ｉｍｍｕｎｉｔｙ）も大きくなる。
【０００４】ＴＴＬ回路と比較すると、ＣＭＯＳ回路の
パワー消耗は比較的小さく、且つＣＭＯＳ回路の回路密
度はＴＴＬ回路より大きい。しかし、ＴＴＬ回路は、高
速度の回路設計に適合するという優れた点を有してい
る。
パワー消耗は比較的小さく、且つＣＭＯＳ回路の回路密
度はＴＴＬ回路より大きい。しかし、ＴＴＬ回路は、高
速度の回路設計に適合するという優れた点を有してい
る。
【０００５】ＴＴＬとＣＭＯＳ回路はそれぞれその優れ
た点を有しており、このため両者は同時に一般の電子シ
ステム、例えばパーソナルコンピュータの付加カード
（ａｄｄ−ｏｎ ｃａｒｄｓ）及びコンピュータのマザ
ーボードに使用される。このため、ＴＴＬとＣＭＯＳの
間にバッファを設けて全体回路が十分に正常な動作を行
えるようにする必要がある。
た点を有しており、このため両者は同時に一般の電子シ
ステム、例えばパーソナルコンピュータの付加カード
（ａｄｄ−ｏｎ ｃａｒｄｓ）及びコンピュータのマザ
ーボードに使用される。このため、ＴＴＬとＣＭＯＳの
間にバッファを設けて全体回路が十分に正常な動作を行
えるようにする必要がある。
【０００６】図２中、Ａには伝統的なＴＴＬからＣＭＯ
Ｓへの入力バッファが示され、それは二つの直列するイ
ンバータ２０及び２２を具え、ＴＴＬレベル電圧をＣＭ
ＯＳレベル電圧に転換している。インバータ２０はｎＭ
ＯＳ電界効果トランジスタ２０１とｐＭＯＳ電界効果ト
ランジスタ２０３を具え、そのドレインとゲートはそれ
ぞれ相互に連接し、その中、トランジスタ２０１は駆動
器として用いられ、トランジスタ２０３は負荷とされ
る。
Ｓへの入力バッファが示され、それは二つの直列するイ
ンバータ２０及び２２を具え、ＴＴＬレベル電圧をＣＭ
ＯＳレベル電圧に転換している。インバータ２０はｎＭ
ＯＳ電界効果トランジスタ２０１とｐＭＯＳ電界効果ト
ランジスタ２０３を具え、そのドレインとゲートはそれ
ぞれ相互に連接し、その中、トランジスタ２０１は駆動
器として用いられ、トランジスタ２０３は負荷とされ
る。
【０００７】図１を参照されたい。その中、電圧２．２
ＶはＴＴＬのロジック１電圧Ｖ（１）電圧が１となる最
も低い状態を示す。トランジスタ２０１及びトランジス
タ２０３のしきい電圧Ｖｔｈが１ボルトであると仮説
し、且つ且つ点Ａの入力電圧Ｖｉｎが２．２Ｖであると
仮説すると、トランジスタ２０１のゲートからソースに
至る電圧Ｖｇｓｎはそのしきい電圧Ｖｔｈより大きく、
このためトランジスタ２０１は導通する。さらに、トラ
ンジスタ２０３のゲートからソースに至る電圧Ｖｇｓｐ
は２．８Ｖ（Ｖｉｎ−Ｖｄｄ＝２．２−５．０＝−２．
８）であり、その絶対値がそのしきい電圧Ｖｔｈより大
きく、このためトランジスタ２０３も導通する。トラン
ジスタ２０１及びトランジスタ２０３がいずれも導通す
るため、電源Ｖｄｄと接地Ｖｓｓの間に一つの直流通路
が形成され、このため極めて大きな出力が消耗されるこ
ととなった。
ＶはＴＴＬのロジック１電圧Ｖ（１）電圧が１となる最
も低い状態を示す。トランジスタ２０１及びトランジス
タ２０３のしきい電圧Ｖｔｈが１ボルトであると仮説
し、且つ且つ点Ａの入力電圧Ｖｉｎが２．２Ｖであると
仮説すると、トランジスタ２０１のゲートからソースに
至る電圧Ｖｇｓｎはそのしきい電圧Ｖｔｈより大きく、
このためトランジスタ２０１は導通する。さらに、トラ
ンジスタ２０３のゲートからソースに至る電圧Ｖｇｓｐ
は２．８Ｖ（Ｖｉｎ−Ｖｄｄ＝２．２−５．０＝−２．
８）であり、その絶対値がそのしきい電圧Ｖｔｈより大
きく、このためトランジスタ２０３も導通する。トラン
ジスタ２０１及びトランジスタ２０３がいずれも導通す
るため、電源Ｖｄｄと接地Ｖｓｓの間に一つの直流通路
が形成され、このため極めて大きな出力が消耗されるこ
ととなった。
【０００８】このほかの伝統的なＴＴＬからＣＭＯＳへ
の入力バッファが図２中、Ｂに示されている。これは、
‘ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ ｓｏｌｉｄ−Ｓｔ
ａｔｅ Ｃｉｒｃｕｉｔｓ，ｖｏｌ．３０，Ｎｏ．５，
Ｍａｙ １９９５．ｐｐ．６１６−６２０’に発表され
たものである。トランジスタのしきい電圧Ｖｔｈを１、
且つＢ点の入力電圧Ｖｉｎを最も低い状況である２．２
Ｖと仮定すると、ｎＭＯＳ電界効果トランジスタ２４１
は導通し、且つｐＭＯＳ電界効果トランジスタ２４３は
そのゲートからソースへの電圧Ｖｇｓｐが５Ｖとなり
（ドレインからソースの導通電圧がゼロと仮定して）、
このため導通する。トランジスタ２４５は負荷とされて
導通状態となり、このためトランジスタ２４７のゲート
からソースへの電圧Ｖｇｓｐは−２．８Ｖ（ＶｉｎB −
Ｖｄｄ＝２．２−５．０＝−２．８）、その絶対値がそ
のしきい電圧Ｖｔｈより大きく、このためトランジスタ
２４７も導通する。トランジスタ２４１及びトランジス
タ２４７がいずれも導通するため、極めて大きな出力が
消耗されることとなった。
の入力バッファが図２中、Ｂに示されている。これは、
‘ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ ｓｏｌｉｄ−Ｓｔ
ａｔｅ Ｃｉｒｃｕｉｔｓ，ｖｏｌ．３０，Ｎｏ．５，
Ｍａｙ １９９５．ｐｐ．６１６−６２０’に発表され
たものである。トランジスタのしきい電圧Ｖｔｈを１、
且つＢ点の入力電圧Ｖｉｎを最も低い状況である２．２
Ｖと仮定すると、ｎＭＯＳ電界効果トランジスタ２４１
は導通し、且つｐＭＯＳ電界効果トランジスタ２４３は
そのゲートからソースへの電圧Ｖｇｓｐが５Ｖとなり
（ドレインからソースの導通電圧がゼロと仮定して）、
このため導通する。トランジスタ２４５は負荷とされて
導通状態となり、このためトランジスタ２４７のゲート
からソースへの電圧Ｖｇｓｐは−２．８Ｖ（ＶｉｎB −
Ｖｄｄ＝２．２−５．０＝−２．８）、その絶対値がそ
のしきい電圧Ｖｔｈより大きく、このためトランジスタ
２４７も導通する。トランジスタ２４１及びトランジス
タ２４７がいずれも導通するため、極めて大きな出力が
消耗されることとなった。
【０００９】
【発明が解決しようとする課題】上述のように、伝統的
なバッファの発生する多くの欠点から、本発明では一種
のＴＴＬからＣＭＯＳへの入力バッファを提供すること
を課題とし、それはＴＴＬ電子信号を緩衝してＣＭＯＳ
に至らしめるのに用いられ、並びに出力の消耗を減少す
るのに用いられる。本発明は少なくともプルダウン回路
とプルアップ回路を具え、前者はＴＴＬ信号に基づき一
つのＴＴＬ信号と逆方向の第１出力信号を出力し、後者
は、ＴＴＬ信号と該第１出力信号に基づき、一つの、Ｔ
ＴＬ信号と同じロジック状態で且つＣＭＯＳ電圧レベル
に符合する第２出力信号を発生するものとされる。
なバッファの発生する多くの欠点から、本発明では一種
のＴＴＬからＣＭＯＳへの入力バッファを提供すること
を課題とし、それはＴＴＬ電子信号を緩衝してＣＭＯＳ
に至らしめるのに用いられ、並びに出力の消耗を減少す
るのに用いられる。本発明は少なくともプルダウン回路
とプルアップ回路を具え、前者はＴＴＬ信号に基づき一
つのＴＴＬ信号と逆方向の第１出力信号を出力し、後者
は、ＴＴＬ信号と該第１出力信号に基づき、一つの、Ｔ
ＴＬ信号と同じロジック状態で且つＣＭＯＳ電圧レベル
に符合する第２出力信号を発生するものとされる。
【００１０】
【課題を解決するための手段】請求項１の発明は、ＴＴ
ＬでＣＭＯＳを駆動するのに用いられるバッファにおい
て、該バッファは、以下のもの、即ち、プルダウン回路
とされ、ＴＴＬ信号に基づき該ＴＴＬ信号と逆方向の第
一出力信号を発生するものと、プルアップ回路とされ、
該ＴＴＬ信号と該第一出力信号に基づき、該ＴＴＬ信号
と同じロジック状態で且つＣＭＯＳ電圧レベルと符合す
る第二出力信号を発生するもの、以上を包括することを
特徴とする、ＴＴＬからＣＭＯＳへの入力バッファとし
ている。
ＬでＣＭＯＳを駆動するのに用いられるバッファにおい
て、該バッファは、以下のもの、即ち、プルダウン回路
とされ、ＴＴＬ信号に基づき該ＴＴＬ信号と逆方向の第
一出力信号を発生するものと、プルアップ回路とされ、
該ＴＴＬ信号と該第一出力信号に基づき、該ＴＴＬ信号
と同じロジック状態で且つＣＭＯＳ電圧レベルと符合す
る第二出力信号を発生するもの、以上を包括することを
特徴とする、ＴＴＬからＣＭＯＳへの入力バッファとし
ている。
【００１１】請求項２の発明は、前記プルダウン回路が
一つのインバータを含み、前記ＴＴＬ信号が該インバー
タの一つの入力端に連接し、且つ前記第一出力信号が該
インバータの一つの出力端に連接することを特徴とす
る、請求項１に記載のＴＴＬからＣＭＯＳへの入力バッ
ファとしている。
一つのインバータを含み、前記ＴＴＬ信号が該インバー
タの一つの入力端に連接し、且つ前記第一出力信号が該
インバータの一つの出力端に連接することを特徴とす
る、請求項１に記載のＴＴＬからＣＭＯＳへの入力バッ
ファとしている。
【００１２】請求項３の発明は、前記インバータが少な
くとも一組の直列するＣＭＯＳを含み、該ＣＭＯＳのド
レインが相互に連接し並びに前記第一出力信号に連接
し、該ＣＭＯＳのゲートが相互に連接し並びに前記ＴＴ
Ｌ信号に連接する、請求項２に記載のＴＴＬからＣＭＯ
Ｓへの入力バッファとしている。
くとも一組の直列するＣＭＯＳを含み、該ＣＭＯＳのド
レインが相互に連接し並びに前記第一出力信号に連接
し、該ＣＭＯＳのゲートが相互に連接し並びに前記ＴＴ
Ｌ信号に連接する、請求項２に記載のＴＴＬからＣＭＯ
Ｓへの入力バッファとしている。
【００１３】請求項４の発明は、請求項２に記載のＴＴ
ＬからＣＭＯＳへの入力バッファにおいて、さらに一つ
の負荷トランジスタを含み、該負荷トランジスタのソー
スが前記インバータに連接し、その中の一つの負荷トラ
ンジスタのドレインが一つの電圧源に連接していること
を特徴とする、ＴＴＬからＣＭＯＳへの入力バッファと
している。
ＬからＣＭＯＳへの入力バッファにおいて、さらに一つ
の負荷トランジスタを含み、該負荷トランジスタのソー
スが前記インバータに連接し、その中の一つの負荷トラ
ンジスタのドレインが一つの電圧源に連接していること
を特徴とする、ＴＴＬからＣＭＯＳへの入力バッファと
している。
【００１４】請求項５の発明は、前記負荷トランジスタ
の個数が１とされ且つ前記電圧源の電位がほぼ３Ｖとさ
れたことを特徴とする、請求項４に記載のＴＴＬからＣ
ＭＯＳへの入力バッファとしている。
の個数が１とされ且つ前記電圧源の電位がほぼ３Ｖとさ
れたことを特徴とする、請求項４に記載のＴＴＬからＣ
ＭＯＳへの入力バッファとしている。
【００１５】請求項６の発明は、前記負荷トランジスタ
の個数が２とされ且つ前記電圧源の電位がほぼ５Ｖとさ
れたことを特徴とする、請求項４に記載のＴＴＬからＣ
ＭＯＳへの入力バッファとしている。
の個数が２とされ且つ前記電圧源の電位がほぼ５Ｖとさ
れたことを特徴とする、請求項４に記載のＴＴＬからＣ
ＭＯＳへの入力バッファとしている。
【００１６】請求項７の発明は、前記プルアップ回路が
少なくとも以下のもの、即ち、一つの入力トランジスタ
とされて、そのゲートが前記ＴＴＬ信号に連接するも
の、一つの出力トランジスタとされて、そのゲートが前
記第一出力信号に連接し、且つそのドレインが前記第二
出力信号に連接するもの、以上を包括することを特徴と
することを特徴とする、請求項１に記載のＴＴＬからＣ
ＭＯＳへの入力バッファとしている。
少なくとも以下のもの、即ち、一つの入力トランジスタ
とされて、そのゲートが前記ＴＴＬ信号に連接するも
の、一つの出力トランジスタとされて、そのゲートが前
記第一出力信号に連接し、且つそのドレインが前記第二
出力信号に連接するもの、以上を包括することを特徴と
することを特徴とする、請求項１に記載のＴＴＬからＣ
ＭＯＳへの入力バッファとしている。
【００１７】請求項８の発明は、請求項７に記載のＴＴ
ＬからＣＭＯＳへの入力バッファにおいて、さらに以下
のもの、即ち、一つの入力プルトランジスタとされ、該
入力プルトランジスタと前記入力トランジスタが相補ト
ランジスタを組成し、該入力プルトランジスタのドレイ
ンが該入力トランジスタのドレインに連接し、且つ該入
力プルトランジスタのゲートが前記出力トランジスタの
ドレインに連接するもの、一つの出力プルトランジスタ
とされ、該出力プルトランジスタと前記出力トランジス
タが相補トランジスタを組成し、該出力プルトランジス
タのドレインが該出力トランジスタのドレインに連接
し、且つ該出力プルトランジスタのゲートが前記入力ト
ランジスタのドレインに連接するもの、以上を包括する
ことを特徴とする、ＴＴＬからＣＭＯＳへの入力バッフ
ァとしている。
ＬからＣＭＯＳへの入力バッファにおいて、さらに以下
のもの、即ち、一つの入力プルトランジスタとされ、該
入力プルトランジスタと前記入力トランジスタが相補ト
ランジスタを組成し、該入力プルトランジスタのドレイ
ンが該入力トランジスタのドレインに連接し、且つ該入
力プルトランジスタのゲートが前記出力トランジスタの
ドレインに連接するもの、一つの出力プルトランジスタ
とされ、該出力プルトランジスタと前記出力トランジス
タが相補トランジスタを組成し、該出力プルトランジス
タのドレインが該出力トランジスタのドレインに連接
し、且つ該出力プルトランジスタのゲートが前記入力ト
ランジスタのドレインに連接するもの、以上を包括する
ことを特徴とする、ＴＴＬからＣＭＯＳへの入力バッフ
ァとしている。
【００１８】請求項９の発明は、ＴＴＬでＣＭＯＳを駆
動するのに用いられるバッファにおいて、該バッファ
は、以下のもの、即ち、一つのインバータとされ、少な
くとも一組の直列するＣＭＯＳを具えてＴＴＬ信号と反
対方向の第一出力信号を発生するもの、少なくとも一つ
の負荷トランジスタとされ、該負荷トランジスタのソー
スが該インバータに連接し、該負荷トランジスタのゲー
トとドレインが相互に連接し、その中の一つの負荷トラ
ンジスタのドレインが一つの電圧源に連接しているも
の、一つのプルアップ回路とされ、該ＴＴＬ信号と該第
一出力信号に基づき、該ＴＴＬ信号と同じロジック状態
で且つＣＭＯＳの電圧レベルに符合する第二出力電圧を
発生し、少なくとも以下のもの、即ち、一つの入力トラ
ンジスタとされて、そのゲートがＴＴＬ信号に連接する
もの、一つの出力トランジスタとされて、そのゲートが
該第一出力信号に連接し、且つそのドレインが第二出力
信号に連接するもの、一つの入力プルトランジスタとさ
れ、該入力プルトランジスタと該入力トランジスタが相
補関係にあり、該入力プルトランジスタのドレインが該
入力トランジスタのドレインに連接し、且つ該入力プル
トランジスタのゲートが該出力トランジスタのドレイン
に連接するもの、一つの出力プルトランジスタとされ、
該出力プルトランジスタと該出力トランジスタが相補関
係にあり、該出力プルトランジスタのドレインが該出力
トランジスタのドレインに連接し、且つ該出力プルトラ
ンジスタのゲートが該入力トランジスタのドレインに連
接するもの、以上を具えたプルアップ回路、以上を少な
くとも包括して構成された、ＴＴＬからＣＭＯＳへの入
力バッファとしている。
動するのに用いられるバッファにおいて、該バッファ
は、以下のもの、即ち、一つのインバータとされ、少な
くとも一組の直列するＣＭＯＳを具えてＴＴＬ信号と反
対方向の第一出力信号を発生するもの、少なくとも一つ
の負荷トランジスタとされ、該負荷トランジスタのソー
スが該インバータに連接し、該負荷トランジスタのゲー
トとドレインが相互に連接し、その中の一つの負荷トラ
ンジスタのドレインが一つの電圧源に連接しているも
の、一つのプルアップ回路とされ、該ＴＴＬ信号と該第
一出力信号に基づき、該ＴＴＬ信号と同じロジック状態
で且つＣＭＯＳの電圧レベルに符合する第二出力電圧を
発生し、少なくとも以下のもの、即ち、一つの入力トラ
ンジスタとされて、そのゲートがＴＴＬ信号に連接する
もの、一つの出力トランジスタとされて、そのゲートが
該第一出力信号に連接し、且つそのドレインが第二出力
信号に連接するもの、一つの入力プルトランジスタとさ
れ、該入力プルトランジスタと該入力トランジスタが相
補関係にあり、該入力プルトランジスタのドレインが該
入力トランジスタのドレインに連接し、且つ該入力プル
トランジスタのゲートが該出力トランジスタのドレイン
に連接するもの、一つの出力プルトランジスタとされ、
該出力プルトランジスタと該出力トランジスタが相補関
係にあり、該出力プルトランジスタのドレインが該出力
トランジスタのドレインに連接し、且つ該出力プルトラ
ンジスタのゲートが該入力トランジスタのドレインに連
接するもの、以上を具えたプルアップ回路、以上を少な
くとも包括して構成された、ＴＴＬからＣＭＯＳへの入
力バッファとしている。
【００１９】請求項１０の発明は、前記インバータのＣ
ＭＯＳのドレインが相互に連接し並びに第一出力信号に
連接し、該インバータのＣＭＯＳのゲートが相互に連接
し並びにＴＴＬ信号に連接していることを特徴とする、
請求項９に記載のＴＴＬからＣＭＯＳへの入力バッファ
としている。
ＭＯＳのドレインが相互に連接し並びに第一出力信号に
連接し、該インバータのＣＭＯＳのゲートが相互に連接
し並びにＴＴＬ信号に連接していることを特徴とする、
請求項９に記載のＴＴＬからＣＭＯＳへの入力バッファ
としている。
【００２０】請求項１１の発明は、前記負荷トランジス
タの個数が１とされて且つ電圧源の電位が約３Ｖとされ
たことを特徴とする、請求項９に記載のＴＴＬからＣＭ
ＯＳへの入力バッファとしている。
タの個数が１とされて且つ電圧源の電位が約３Ｖとされ
たことを特徴とする、請求項９に記載のＴＴＬからＣＭ
ＯＳへの入力バッファとしている。
【００２１】請求項１２の発明は、前記負荷トランジス
タの個数が２とされて且つ電圧源の電位が約５Ｖとされ
たことを特徴とする、請求項９に記載のＴＴＬからＣＭ
ＯＳへの入力バッファとしている。
タの個数が２とされて且つ電圧源の電位が約５Ｖとされ
たことを特徴とする、請求項９に記載のＴＴＬからＣＭ
ＯＳへの入力バッファとしている。
【００２２】
【発明の実施の形態】図３中、Ａは本発明の実施例を示
す。その中、トランジスタＴ４、Ｔ５、Ｔ６がプルダウ
ン回路３０を組成している。トランジスタＴ５はｐ形ト
ランジスタとされ、トランジスタＴ６はｎ形トランジス
タとされてトランジスタＴ５とトランジスタＴ６が一つ
のインバータを組成しており、その中、トランジスタＴ
６は駆動器とされ、トランジスタＴ５は負荷とされる。
トランジスタＴ６とトランジスタＴ５は直列に連接し、
且つそのドレインが連接し、その出力は点ｄより引き出
される。トランジスタＴ６とトランジスタＴ５のゲート
は連接し、入力信号ＴＴＬ in はその共同のゲートに連
接する。トランジスタＴ４のゲートとドレインは接し、
トランジスタＴ６とトランジスタＴ５の負荷とされる。
トランジスタＴ４のソースはトランジスタＴ５のソース
に連接し、且つトランジスタＴ４のドレインは電圧源Ｖ
ｄｄ（本実施例では３．０Ｖとされる）に連接する。
す。その中、トランジスタＴ４、Ｔ５、Ｔ６がプルダウ
ン回路３０を組成している。トランジスタＴ５はｐ形ト
ランジスタとされ、トランジスタＴ６はｎ形トランジス
タとされてトランジスタＴ５とトランジスタＴ６が一つ
のインバータを組成しており、その中、トランジスタＴ
６は駆動器とされ、トランジスタＴ５は負荷とされる。
トランジスタＴ６とトランジスタＴ５は直列に連接し、
且つそのドレインが連接し、その出力は点ｄより引き出
される。トランジスタＴ６とトランジスタＴ５のゲート
は連接し、入力信号ＴＴＬ in はその共同のゲートに連
接する。トランジスタＴ４のゲートとドレインは接し、
トランジスタＴ６とトランジスタＴ５の負荷とされる。
トランジスタＴ４のソースはトランジスタＴ５のソース
に連接し、且つトランジスタＴ４のドレインは電圧源Ｖ
ｄｄ（本実施例では３．０Ｖとされる）に連接する。
【００２３】トランジスタＴ１、Ｔ２、Ｔ３及びＴ７が
一つのプルアップ回路を形成しており、入力信号ＴＴＬ
in の電圧レベルを引き上げて特定のＣＭＯＳ電圧レベ
ルとなす。ｎ形トランジスタＴ３のゲートはトランジス
タＴ５、Ｔ６の共同ゲートに連接し、且つトランジスタ
Ｔ７のゲートはトランジスタＴ５とＴ６の出力点ｄに連
接する。トランジスタＴ１とＴ２はそれぞれトランジス
タＴ３とＴ７と直列に連接し、並びに交差してそのゲー
トとドレインに連接する。これは図３中、Ａに示される
とおりである。
一つのプルアップ回路を形成しており、入力信号ＴＴＬ
in の電圧レベルを引き上げて特定のＣＭＯＳ電圧レベ
ルとなす。ｎ形トランジスタＴ３のゲートはトランジス
タＴ５、Ｔ６の共同ゲートに連接し、且つトランジスタ
Ｔ７のゲートはトランジスタＴ５とＴ６の出力点ｄに連
接する。トランジスタＴ１とＴ２はそれぞれトランジス
タＴ３とＴ７と直列に連接し、並びに交差してそのゲー
トとドレインに連接する。これは図３中、Ａに示される
とおりである。
【００２４】全てのトランジスタＴ１〜Ｔ７のしきい電
圧Ｖｔｈがいずれも仮に１Ｖであるとする。トランジス
タＴ４は負荷とされ、このためずっと導通状態とされ、
並びにその導通するドレインからゲートへの電圧Ｖｄｓ
は無視される。入力信号ＴＴＬ in の電圧が０．８Ｖ或
いはそれより小さい時、トランジスタＴ３及びＴ６は導
通し、且つトランジスタＴ５のゲートからソースへの電
圧Ｖｇｓｐは−２．２Ｖ（０．８−３＝−２．２）とな
り、その絶対値はそのしきい電圧Ｖｔｈより大きいた
め、トランジスタＴ５は導通する。点ｄの電圧は２Ｖ
（Ｖｄｄ−Ｖｔｈ＝３．０−１．０＝２）となり、この
ためトランジスタＴ７が導通する。回路全体の出力信号
ｏｕｔｐｕｔはトランジスタＴ２のドレインより引き出
され、トランジスタＴ７が導通しているため、出力信号
ｏｕｔｐｕｔは引き出されて接地レベル電圧に至る。さ
らにこの出力信号ｏｕｔｐｕｔの電圧は導通しているト
ランジスタＴ１と非導通のトランジスタＴ２の作用を受
けて保持される。
圧Ｖｔｈがいずれも仮に１Ｖであるとする。トランジス
タＴ４は負荷とされ、このためずっと導通状態とされ、
並びにその導通するドレインからゲートへの電圧Ｖｄｓ
は無視される。入力信号ＴＴＬ in の電圧が０．８Ｖ或
いはそれより小さい時、トランジスタＴ３及びＴ６は導
通し、且つトランジスタＴ５のゲートからソースへの電
圧Ｖｇｓｐは−２．２Ｖ（０．８−３＝−２．２）とな
り、その絶対値はそのしきい電圧Ｖｔｈより大きいた
め、トランジスタＴ５は導通する。点ｄの電圧は２Ｖ
（Ｖｄｄ−Ｖｔｈ＝３．０−１．０＝２）となり、この
ためトランジスタＴ７が導通する。回路全体の出力信号
ｏｕｔｐｕｔはトランジスタＴ２のドレインより引き出
され、トランジスタＴ７が導通しているため、出力信号
ｏｕｔｐｕｔは引き出されて接地レベル電圧に至る。さ
らにこの出力信号ｏｕｔｐｕｔの電圧は導通しているト
ランジスタＴ１と非導通のトランジスタＴ２の作用を受
けて保持される。
【００２５】入力信号ＴＴＬ in がロジック１の時
（２．２Ｖ或いはそれより大きい時）、トランジスタＴ
３とＴ６は導通し、トランジスタＴ５のゲートからソー
スへの電圧Ｖｇｓｐは−０．８Ｖとなり（２．２−３＝
−０．８）、その絶対値はそのしきい電圧Ｖｔｈより小
さいため、トランジスタＴ５はオフとなる。注意すべき
は、入力信号ＴＴＬ in が最も低い２．２Ｖである状況
で、そのゲートからソースへの電圧Ｖｇｓｐが−０．８
Ｖとなり（２．２−３＝−０．８）、その絶対値がしき
い電圧Ｖｔｈより小さくなり、このためただトランジス
タＴ６のみが導通し、ゆえに伝統的な入力バッファにお
ける複数のトランジスタが同時に導通する問題が発生し
ないことである。点ｄの電圧は導通するトランジスタＴ
６からＶｓｓに引かれ（本実施例では０Ｖ）、このため
トランジスタＴ７はオフとなる。
（２．２Ｖ或いはそれより大きい時）、トランジスタＴ
３とＴ６は導通し、トランジスタＴ５のゲートからソー
スへの電圧Ｖｇｓｐは−０．８Ｖとなり（２．２−３＝
−０．８）、その絶対値はそのしきい電圧Ｖｔｈより小
さいため、トランジスタＴ５はオフとなる。注意すべき
は、入力信号ＴＴＬ in が最も低い２．２Ｖである状況
で、そのゲートからソースへの電圧Ｖｇｓｐが−０．８
Ｖとなり（２．２−３＝−０．８）、その絶対値がしき
い電圧Ｖｔｈより小さくなり、このためただトランジス
タＴ６のみが導通し、ゆえに伝統的な入力バッファにお
ける複数のトランジスタが同時に導通する問題が発生し
ないことである。点ｄの電圧は導通するトランジスタＴ
６からＶｓｓに引かれ（本実施例では０Ｖ）、このため
トランジスタＴ７はオフとなる。
【００２６】トランジスタＴ３が導通すると、点ａの電
圧がＶｓｓ（本実施例では０Ｖ）に引かれ、このためト
ランジスタＴ２が導通する。このため出力信号ｏｕｔｐ
ｕｔはＶｄｄに引き上げられ、並びに導通するトランジ
スタＴ２及び非導通のトランジスタＴ１により電圧が保
持される。
圧がＶｓｓ（本実施例では０Ｖ）に引かれ、このためト
ランジスタＴ２が導通する。このため出力信号ｏｕｔｐ
ｕｔはＶｄｄに引き上げられ、並びに導通するトランジ
スタＴ２及び非導通のトランジスタＴ１により電圧が保
持される。
【００２７】図３中、Ｂには本発明のもう一つの実施例
が示されている。この電気回路は５ＶのＶｄｄを有する
ＴＴＬからＣＭＯＳへの入力バッファを示している。こ
の電気回路の連接構造及び動作原理は図３中、Ａに示さ
れるものとほぼ同じであるため重複する説明は省略す
る。最大の違いは、Ｂの電気回路では二つの負荷トラン
ジスタ４’とＴ８’を使用しており、Ａでは単一のトラ
ンジスタ４を負荷として使用していたことである。入力
信号ＴＴＬ in が最も低い２．２Ｖである状況で、その
ゲートからソースへの電圧Ｖｇｓｐは−０．８Ｖ（２．
２−３＝−０．８）で、図３中、Ａの状況と同じであ
り、それがオフ状態であることを保証する。その他の特
定電源電圧Ｖｄｄに対してはこの負荷トランジスタの数
は必要に応じて改変されうる。
が示されている。この電気回路は５ＶのＶｄｄを有する
ＴＴＬからＣＭＯＳへの入力バッファを示している。こ
の電気回路の連接構造及び動作原理は図３中、Ａに示さ
れるものとほぼ同じであるため重複する説明は省略す
る。最大の違いは、Ｂの電気回路では二つの負荷トラン
ジスタ４’とＴ８’を使用しており、Ａでは単一のトラ
ンジスタ４を負荷として使用していたことである。入力
信号ＴＴＬ in が最も低い２．２Ｖである状況で、その
ゲートからソースへの電圧Ｖｇｓｐは−０．８Ｖ（２．
２−３＝−０．８）で、図３中、Ａの状況と同じであ
り、それがオフ状態であることを保証する。その他の特
定電源電圧Ｖｄｄに対してはこの負荷トランジスタの数
は必要に応じて改変されうる。
【００２８】
【発明の効果】本発明のＴＴＬからＣＭＯＳへの入力バ
ッファは、ＴＴＬ電子信号を緩衝してＣＭＯＳに至らし
めるのに用いられ、並びに出力の消耗を減少することが
できる。
ッファは、ＴＴＬ電子信号を緩衝してＣＭＯＳに至らし
めるのに用いられ、並びに出力の消耗を減少することが
できる。
【図１】従来のＴＴＬ回路のロジック１電圧Ｖ（１）及
びロジック０電圧Ｖ（０）範囲表示図である。
びロジック０電圧Ｖ（０）範囲表示図である。
【図２】従来の２種類のＴＴＬからＣＭＯＳへの入力バ
ッファの電気回路図である。
ッファの電気回路図である。
【図３】本発明の二つの実施例の電気回路図である。
【符号の説明】 ２０、２２ インバータ ２０１ ｎＭＯＳ電界効果トランジスタ ２０３ ｐＭＯＳ電界効果トランジスタ ２４１ ｎＭＯＳ電界効果トランジスタ ２４３ ｐＭＯＳ電界効果トランジスタ ２４５ トランジスタ ２４７ トランジスタ Ｔ１〜Ｔ７ トランジスタ ３０ プルダウン回路 ＴＴＬ in 入力信号 Ｖｄｄ 電圧源 Ｖｔｈ しきい電圧 Ｖｇｓｐ トランジスタＴ５のゲートからソースへの電
圧 ｏｕｔｐｕｔ 出力信号
圧 ｏｕｔｐｕｔ 出力信号
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J056 AA01 AA13 AA26 BB17 DD13 DD29 EE07 FF08 GG09
Claims (12)
- 【請求項１】 ＴＴＬでＣＭＯＳを駆動するのに用いら
れるバッファにおいて、該バッファは、以下のもの、即
ち、 プルダウン回路とされ、ＴＴＬ信号に基づき該ＴＴＬ信
号と逆方向の第一出力信号を発生するものと、 プルアップ回路とされ、該ＴＴＬ信号と該第一出力信号
に基づき、該ＴＴＬ信号と同じロジック状態で且つＣＭ
ＯＳ電圧レベルと符合する第二出力信号を発生するも
の、 以上を包括することを特徴とする、ＴＴＬからＣＭＯＳ
への入力バッファ。 - 【請求項２】 前記プルダウン回路が一つのインバータ
を含み、前記ＴＴＬ信号が該インバータの一つの入力端
に連接し、且つ前記第一出力信号が該インバータの一つ
の出力端に連接することを特徴とする、請求項１に記載
のＴＴＬからＣＭＯＳへの入力バッファ。 - 【請求項３】 前記インバータが少なくとも一組の直列
するＣＭＯＳを含み、該ＣＭＯＳのドレインが相互に連
接し並びに前記第一出力信号に連接し、該ＣＭＯＳのゲ
ートが相互に連接し並びに前記ＴＴＬ信号に連接する、
請求項２に記載のＴＴＬからＣＭＯＳへの入力バッフ
ァ。 - 【請求項４】 請求項２に記載のＴＴＬからＣＭＯＳへ
の入力バッファにおいて、さらに一つの負荷トランジス
タを含み、該負荷トランジスタのソースが前記インバー
タに連接し、その中の一つの負荷トランジスタのドレイ
ンが一つの電圧源に連接していることを特徴とする、Ｔ
ＴＬからＣＭＯＳへの入力バッファ。 - 【請求項５】 前記負荷トランジスタの個数が１とされ
且つ前記電圧源の電位がほぼ３Ｖとされたことを特徴と
する、請求項４に記載のＴＴＬからＣＭＯＳへの入力バ
ッファ。 - 【請求項６】 前記負荷トランジスタの個数が２とされ
且つ前記電圧源の電位がほぼ５Ｖとされたことを特徴と
する、請求項４に記載のＴＴＬからＣＭＯＳへの入力バ
ッファ。 - 【請求項７】 前記プルアップ回路が少なくとも以下の
もの、即ち、 一つの入力トランジスタとされて、そのゲートが前記Ｔ
ＴＬ信号に連接するもの、 一つの出力トランジスタとされて、そのゲートが前記第
一出力信号に連接し、且つそのドレインが前記第二出力
信号に連接するもの、 以上を包括することを特徴とすることを特徴とする、請
求項１に記載のＴＴＬからＣＭＯＳへの入力バッファ。 - 【請求項８】 請求項７に記載のＴＴＬからＣＭＯＳへ
の入力バッファにおいて、さらに以下のもの、即ち、 一つの入力プルトランジスタとされ、該入力プルトラン
ジスタと前記入力トランジスタが相補トランジスタを組
成し、該入力プルトランジスタのドレインが該入力トラ
ンジスタのドレインに連接し、且つ該入力プルトランジ
スタのゲートが前記出力トランジスタのドレインに連接
するもの、 一つの出力プルトランジスタとされ、該出力プルトラン
ジスタと前記出力トランジスタが相補トランジスタを組
成し、該出力プルトランジスタのドレインが該出力トラ
ンジスタのドレインに連接し、且つ該出力プルトランジ
スタのゲートが前記入力トランジスタのドレインに連接
するもの、 以上を包括することを特徴とする、ＴＴＬからＣＭＯＳ
への入力バッファ。 - 【請求項９】 ＴＴＬでＣＭＯＳを駆動するのに用いら
れるバッファにおいて、該バッファは、以下のもの、即
ち、 一つのインバータとされ、少なくとも一組の直列するＣ
ＭＯＳを具えてＴＴＬ信号と反対方向の第一出力信号を
発生するもの、 少なくとも一つの負荷トランジスタとされ、該負荷トラ
ンジスタのソースが該インバータに連接し、該負荷トラ
ンジスタのゲートとドレインが相互に連接し、その中の
一つの負荷トランジスタのドレインが一つの電圧源に連
接しているもの、 一つのプルアップ回路とされ、該ＴＴＬ信号と該第一出
力信号に基づき、該ＴＴＬ信号と同じロジック状態で且
つＣＭＯＳの電圧レベルに符合する第二出力電圧を発生
し、少なくとも以下のもの、即ち、 一つの入力トランジスタとされて、そのゲートがＴＴＬ
信号に連接するもの、 一つの出力トランジスタとされて、そのゲートが該第一
出力信号に連接し、且つそのドレインが第二出力信号に
連接するもの、 一つの入力プルトランジスタとされ、該入力プルトラン
ジスタと該入力トランジスタが相補関係にあり、該入力
プルトランジスタのドレインが該入力トランジスタのド
レインに連接し、且つ該入力プルトランジスタのゲート
が該出力トランジスタのドレインに連接するもの、 一つの出力プルトランジスタとされ、該出力プルトラン
ジスタと該出力トランジスタが相補関係にあり、該出力
プルトランジスタのドレインが該出力トランジスタのド
レインに連接し、且つ該出力プルトランジスタのゲート
が該入力トランジスタのドレインに連接するもの、 以上を具えたプルアップ回路、 以上を少なくとも包括して構成された、ＴＴＬからＣＭ
ＯＳへの入力バッファ。 - 【請求項１０】 前記インバータのＣＭＯＳのドレイン
が相互に連接し並びに第一出力信号に連接し、該インバ
ータのＣＭＯＳのゲートが相互に連接し並びにＴＴＬ信
号に連接していることを特徴とする、請求項９に記載の
ＴＴＬからＣＭＯＳへの入力バッファ。 - 【請求項１１】 前記負荷トランジスタの個数が１とさ
れて且つ電圧源の電位が約３Ｖとされたことを特徴とす
る、請求項９に記載のＴＴＬからＣＭＯＳへの入力バッ
ファ。 - 【請求項１２】 前記負荷トランジスタの個数が２とさ
れて且つ電圧源の電位が約５Ｖとされたことを特徴とす
る、請求項９に記載のＴＴＬからＣＭＯＳへの入力バッ
ファ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10165959A JP2000013214A (ja) | 1998-05-29 | 1998-05-29 | 低出力のｔｔｌからｃｍｏｓへの入力バッファ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10165959A JP2000013214A (ja) | 1998-05-29 | 1998-05-29 | 低出力のｔｔｌからｃｍｏｓへの入力バッファ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000013214A true JP2000013214A (ja) | 2000-01-14 |
Family
ID=15822277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10165959A Pending JP2000013214A (ja) | 1998-05-29 | 1998-05-29 | 低出力のｔｔｌからｃｍｏｓへの入力バッファ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000013214A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20110003269A (ko) | 2009-07-03 | 2011-01-11 | 세이코 인스트루 가부시키가이샤 | Ｃｍｏｓ 입력 버퍼 회로 |
-
1998
- 1998-05-29 JP JP10165959A patent/JP2000013214A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20110003269A (ko) | 2009-07-03 | 2011-01-11 | 세이코 인스트루 가부시키가이샤 | Ｃｍｏｓ 입력 버퍼 회로 |
| CN101944903A (zh) * | 2009-07-03 | 2011-01-12 | 精工电子有限公司 | Cmos输入缓冲电路 |
| JP2011055458A (ja) * | 2009-07-03 | 2011-03-17 | Seiko Instruments Inc | Ｃｍｏｓ入力バッファ回路 |
| US8013631B2 (en) | 2009-07-03 | 2011-09-06 | Seiko Instruments Inc. | CMOS input buffer circuit |
| KR101662325B1 (ko) * | 2009-07-03 | 2016-10-04 | 에스아이아이 세미컨덕터 가부시키가이샤 | Ｃｍｏｓ 입력 버퍼 회로 |
| KR20160115891A (ko) | 2009-07-03 | 2016-10-06 | 에스아이아이 세미컨덕터 가부시키가이샤 | Ｃｍｏｓ 입력 버퍼 회로 |
| KR101681458B1 (ko) * | 2009-07-03 | 2016-11-30 | 에스아이아이 세미컨덕터 가부시키가이샤 | Ｃｍｏｓ 입력 버퍼 회로 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000926 |