KR101662325B1 - Ｃｍｏｓ 입력 버퍼 회로 - Google Patents

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Abstract

저전압 동작이고 또한 저소비 전류의 CMOS 입력 버퍼 회로를 제공하는 것으로서, 드레인이 전원 단자 VDD에 접속되고, 게이트가 출력 단자에 접속된 공핍형 NMOS 트랜지스터와, 소스가 공핍형 NMOS 트랜지스터의 소스에 접속되고, 드레인이 출력 단자에 접속되며, 게이트가 입력 단자에 접속된 PMOS 트랜지스터와, 소스가 기준 단자 GND에 접속되고, 게이트가 입력 단자에 접속되며, 드레인이 출력 단자에 접속된 NMOS 트랜지스터를 구비한 구성으로 했다.

Description

ＣＭＯＳ 입력 버퍼 회로{CMOS INPUT BUFFER CIRCUIT}
본 발명은, CMOS 레벨 미만의 입력 신호를, CMOS 레벨의 출력 신호로 변환하는 CMOS 입력 버퍼 회로에 관한 것으로, 특히, 넓은 전원 전압 범위에서의 동작과 저소비 전류화가 필요한 CMOS 입력 버퍼 회로에 관한 것이다.
CMOS 회로의 입력 단자에 어중간한 레벨의 전압이 입력되어도, 그 입력 레벨이 하이레벨인지 로우레벨인지를 판단하고, CMOS 회로가 동작하고 있는 전원 전압인 CMOS 레벨의 신호로 변환하여 출력하는 회로가 CMOS 입력 버퍼 회로이다.
도 7에 종래의 CMOS 입력 버퍼 회로를 나타낸다. PMOS 트랜지스터(701)는, 소스가 전원 단자(VDD), 드레인이 출력 단자(720), 게이트가 PMOS 트랜지스터(702)의 드레인과 NMOS 트랜지스터(704)의 드레인에 접속된다. PMOS 트랜지스터(702)는, 소스가 전원 단자(VDD), 게이트가 출력 단자(720)에 접속된다. NMOS 트랜지스터(703)는, 소스가 기준 단자 GND, 드레인이 출력 단자(720), 게이트가 입력 단자(710)에 접속된다. NMOS 트랜지스터(704)는, 소스가 기준 단자 GND, 게이트가 PMOS 트랜지스터(706)의 드레인과 NMOS 트랜지스터(707)의 드레인에 접속된다. NMOS 트랜지스터(705)는, 소스가 PMOS 트랜지스터(706)의 소스, 드레인과 게이트가 전원 단자 VDD에 접속된다. PMOS 트랜지스터(706)는, 게이트가 입력 단자(710)에 접속된다. NMOS 트랜지스터(707)는, 소스가 기준 단자 GND, 게이트가 입력 단자(710)에 접속된다. 도시는 하지 않지만, 전원 단자 VDD에 전원으로부터 하이 레벨의 전압인 3V가 공급되고, 기준 단자 GND에 전원으로부터 로우 레벨의 전압인 OV가 공급된다.
다음에, 종래의 CMOS 입력 버퍼 회로의 동작에 대해서 설명한다. 여기서는, PMOS 트랜지스터의 임계치 전압을 －0.5V, NMOS 트랜지스터의 임계치 전압을 0.5V로 한다.
우선, 입력 단자(710)에 로우 레벨인 0V가 입력되면, NMOS 트랜지스터(703)와 NMOS 트랜지스터(707)가 오프하고, PMOS 트랜지스터(706)가 온한다. NMOS 트랜지스터(704)의 게이트에, 3V로부터 NMOS 트랜지스터(705)의 임계치 전압을 뺀 전압 2.5V가 입력된다. 따라서, NMOS 트랜지스터(704)는 온한다. 그리고, PMOS 트랜지스터(701)의 게이트가 0V로 되고, PMOS 트랜지스터(701)는 온한다. 따라서, 출력 단자(720)에는 3V가 출력된다. PMOS 트랜지스터(702)는, 게이트가 3V로 되므로 오프한다. 즉, 입력 단자(710)에 0V가 입력되면, 출력 단자(720)에 CMOS 레벨의 하이레벨인 3V가 출력된다. 또한, 입력 단자(710)에 3V가 입력되면, 출력 단자(720)에 CMOS 레벨의 로우레벨인 0V가 출력된다.
그리고 이 경우는, 3개 있는 전류 경로에 있어서, 반드시 1개의 MOS 트랜지스터가 오프하기 때문에, CMOS 입력 버퍼 회로는 전류를 소비하지 않는다.
다음에, 입력 단자(710)에, CMOS 레벨 미만, 또한 NMOS 트랜지스터가 온할 수 있는 전압 이상의 전압이 입력되면, NMOS 트랜지스터(703)가 온하므로, 출력 단자(720)가 0V로 된다. 출력 단자(720)가 0V가 되므로, PMOS 트랜지스터(702)가 온한다. NMOS 트랜지스터(707)가 온하므로, NMOS 트랜지스터(704)의 게이트가 0V로 되고, NMOS 트랜지스터(704)가 오프한다. 그리고, PMOS 트랜지스터(701)의 게이트가 3V로 되므로, PMOS 트랜지스터(701)가 오프한다. 따라서, 입력 단자(710)에, CMOS 레벨 미만, 또한 NMOS 트랜지스터를 온할 수 있는 전압 이상의 전압이 입력되면, 출력 단자(720)에 CMOS 레벨의 로우 레벨인 0V가 출력된다. 그러나, PMOS 트랜지스터(706)의 소스가, 전원 단자 VDD의 전압 3V로부터 NMOS 트랜지스터(705)의 임계치 전압 0.5V를 뺀 2.5V이므로, PMOS 트랜지스터(706)는, 게이트에 2V 이상의 전압이 입력되지 않으면 오프할 수 없다. 따라서, PMOS 트랜지스터(706)와 NMOS 트랜지스터(707)를 통하여 전류가 흐르므로, 전류를 소비해 버린다.
이 때, 보다 낮은 입력 전압에 있어서, 전류를 소비하지 않기 위해서는, NMOS 트랜지스터(705)를 2개 직렬 접속하는 등, PMOS 트랜지스터(706)의 소스의 전압을 낮게 하는 것이 필요하다(예를 들면, 특허문헌 1 참조).
일본국 특허공개 2000－13214호 공보(도 3)
그러나, 종래의 CMOS 입력 버퍼 회로의 최저 동작 전압은, NMOS 트랜지스터(705)의 임계치 전압에, NMOS 트랜지스터(704)의 임계치 전압을 합계한 전압이나, PMOS 트랜지스터(706)의 임계치 전압의 절대값을 합계한 전압 중 높은 쪽의 전압이 된다. 이 때문에, 소비 전류 대책으로서, PMOS 트랜지스터(706)의 소스의 전압을 낮게 하면, 최저 동작 전압이 높아진다고 하는 과제가 있었다.
또한, 도 7에 나타내는 구성에, 기준 전압을 출력하는 기준 전압 회로를 추가하고, NMOS 트랜지스터(705)의 게이트에 기준 전압 회로의 출력을 접속하는 방법도 고안되어 있다. 이에 따라, 전원 전압이 높은 경우에, CMOS 레벨 미만의 전압이 입력되어도, PMOS 트랜지스터(706)가 온하는 것은 없어지지만, 추가한 기준 전압 회로가 소비 전류를 소비해 버린다고 하는 과제가 있었다.
본 발명은, 상기 과제를 감안하여 이루어지고, 저전압 동작이고 또한 저소비 전류의 CMOS 입력 버퍼 회로를 제공하는 것을 목적으로 한다. 즉, CMOS 레벨 미만의 하이레벨 전압이 입력 단자에 입력된 경우에, 전원 전압이 높아도, 전류를 소비하지 않는 CMOS 입력 버퍼 회로를 제공하는 것을 목적으로 한다.
종래의 과제를 해결하기 위해, 본 발명의 CMOS 입력 버퍼 회로는 이하와 같은 구성으로 했다.
입력 단자에 입력된 CMOS 레벨 미만의 신호를, CMOS 레벨의 신호로 변환하여 출력 단자에 출력하는, CMOS 입력 버퍼 회로로서, CMOS 레벨의 전압이 공급되는 전원 단자 VDD 및 기준 단자 GND와, 드레인이 전원 단자 VDD에 접속되고, 게이트가 출력 단자에 접속된 공핍형 NMOS 트랜지스터와, 소스가 공핍형 NMOS 트랜지스터의 소스에 접속되고, 드레인이 출력 단자에 접속되며, 게이트가 입력 단자에 접속된 PMOS 트랜지스터와, 소스가 기준 단자 GND에 접속되고, 게이트가 입력 단자에 접속되며, 드레인이 출력 단자에 접속된 NMOS 트랜지스터를 구비한 CMOS 입력 버퍼 회로.
본 발명의 CMOS 버퍼 회로에 의하면, 최저 동작 전압은, PMOS 트랜지스터의 임계치 전압의 절대값이나, NMOS 트랜지스터의 임계치 전압 중 높은 전압이 되므로, 최저 동작 전압을 낮게 할 수 있다.
또한, 공핍형 NMOS 트랜지스터의 임계치 전압의 절대값으로부터 PMOS 트랜지스터의 임계치 전압의 절대값을 뺀 전압 이상의 하이레벨 전압이 입력되면, 전원 전압이 아무리 높아져도, 전류를 소비하지 않는다고 하는 효과가 있다.
도 1은 제1의 실시 형태의 CMOS 입력 버퍼 회로를 나타내는 회로도이다.
도 2는 제2의 실시 형태의 CMOS 입력 버퍼 회로를 나타내는 회로도이다.
도 3은 제3의 실시 형태의 CMOS 입력 버퍼 회로를 나타내는 회로도이다.
도 4는 제4의 실시 형태의 CMOS 입력 버퍼 회로를 나타내는 회로도이다.
도 5는 제5의 실시 형태의 CMOS 입력 버퍼 회로를 나타내는 회로도이다.
도 6은 본 발명의 CMOS 입력 버퍼 회로에 이용되는 기준 전압 회로의 일예를 나타내는 회로도이다.
도 7은 종래의 CMOS 입력 버퍼 회로를 나타내는 회로도이다.
도 8은 제6의 실시 형태의 CMOS 입력 버퍼 회로를 나타내는 회로도이다.
도 9는 제7의 실시 형태의 CMOS 입력 버퍼 회로를 나타내는 회로도이다.
이하, 본 발명의 실시 형태를, 도면을 참조하여 설명한다.
<제1의 실시 형태>
도 1은, 제1의 실시 형태의 CMOS 입력 버퍼 회로를 나타내는 회로도이다. 제1의 실시 형태의 CMOS 입력 버퍼 회로(101)는, 공핍형 NMOS 트랜지스터(이후 DNMOS 트랜지스터로 약칭한다)(102)와, PMOS 트랜지스터(103)와, NMOS 트랜지스터(104)를 구비한다.
DNMOS 트랜지스터(102)는, 드레인이 전원 단자 VDD에 접속되고, 소스가 PMOS 트랜지스터(103)의 소스에 접속되며, 게이트가 출력 단자(120)에 접속된다. PMOS 트랜지스터(103)는, 드레인이 출력 단자(120)에 접속되고, 게이트가 입력 단자(110)에 접속된다. NMOS 트랜지스터(104)는, 소스가 기준 단자 GND에 접속되며, 드레인이 출력 단자(120)에 접속되고, 게이트가 입력 단자(110)에 접속된다. 도시는 하지 않지만, 전원 단자 VDD에 전원으로부터 하이 레벨의 전압인 3V가 공급되고, 기준 단자 GND에 전원으로부터 로우레벨의 전압인 OV가 공급된다. 또한, DNMOS 트랜지스터(102)의 임계치 전압의 절대값은, PMOS 트랜지스터(103)의 임계치 전압의 절대값보다도 높은 구성으로 한다.
다음에, 제1의 실시 형태의 CMOS 입력 버퍼 회로의 동작에 대해서 설명한다.
입력 단자(110)에 NMOS 트랜지스터(104)의 임계치 전압 이상의 전압이 입력되면, NMOS 트랜지스터(104)가 온하고, 출력 단자(120)와 DNMOS 트랜지스터(102)의 게이트가 OV로 된다. 따라서, 입력 단자(110)의 전압에 PMOS 트랜지스터(103)의 임계치 전압의 절대값을 더한 전압보다도, DNMOS 트랜지스터(102)의 임계치 전압의 절대값의 쪽이 작은 경우는, DNMOS 트랜지스터(102)와 PMOS 트랜지스터(103)는 오프한다. 따라서, 출력 단자(120)의 전압은 OV로 된다. 그리고, 전원 단자 VDD로부터 기준 단자 GND에 전류는 흐르지 않는다.
입력 단자(110)에 OV가 입력되면, PMOS 트랜지스터(103)의 임계치 전압의 절대값을 더한 전압보다도, DNMOS 트랜지스터(102)의 임계치 전압의 절대값의 쪽이 크기 때문에, DNMOS 트랜지스터(102)와 PMOS 트랜지스터(103)는 온한다. 따라서, 출력 단자(120)의 전압은 전원 단자 VDD의 전압이 된다. 그리고, NMOS 트랜지스터(104)가 오프하므로, 전원 단자 VDD로부터 기준 단자 GND로 전류는 흐르지 않는다.
즉, 도 1에 나타내는 상기 제1의 실시 형태의 CMOS 입력 버퍼 회로는, DNMOS 트랜지스터(102)의 임계치 전압의 절대값으로부터 PMOS 트랜지스터(103)의 임계치 전압의 절대값을 뺀 전압 이상의 하이레벨 전압이 입력되면, 전원 전압이 아무리 높아져도, 전류를 소비하지 않는다.
또한, CMOS 입력 버퍼 회로를 상기 구성으로 함으로써, 최저 동작 전압은, PMOS 트랜지스터(103)의 임계치 전압의 절대값이나, NMOS 트랜지스터(104)의 임계치 전압 중 높은 전압이 된다. 따라서, 종래의 CMOS 입력 버퍼 회로보다 낮은 전원 전압으로 동작할 수 있다.
이상 기술한 것처럼, 도 1에 나타내는 제1의 실시 형태의 CMOS 입력 버퍼 회로는, 종래의 CMOS 입력 버퍼 회로에서의 과제를 모두 해결할 수 있다.
또한, DNMOS 트랜지스터(102)의 게이트는, 출력 단자(120)에 접속한 구성인데, 입력 단자(110)에 하이레벨의 전압이 입력되었을 때에 기준 단자 GND의 전압 부근이 되고, 로우레벨의 전압이 입력되었을 때에 전원 단자 VDD의 전압 부근이 되는 노드에 접속해도, 동일한 기능이 얻어지는 것은 말할 필요도 없다.
<제2의 실시 형태>
도 2는, 제2의 실시 형태의 CMOS 입력 버퍼 회로를 나타내는 회로도이다. 제2의 실시 형태의 CMOS 입력 버퍼 회로는, 제1의 실시 형태의 CMOS 입력 버퍼 회로(101)와, PMOS 트랜지스터(201)와 PMOS 트랜지스터(202)와 NMOS 트랜지스터(203)와 NMOS 트랜지스터(204)로 구성된 레벨 시프트 회로를 추가한 구성이다.
PMOS 트랜지스터(201)는, 소스가 전원 단자 VDD에 접속되고, 드레인이 출력 단자(220)에 접속되며, 게이트가 PMOS 트랜지스터(202)와 NMOS 트랜지스터(204)의 드레인에 접속된다. PMOS 트랜지스터(202)는, 소스가 전원 단자 VDD에 접속되고, 게이트가 출력 단자(220)에 접속된다. NMOS 트랜지스터(203)는, 소스가 기준 단자 GND에 접속되고, 드레인이 출력 단자(220)에 접속되며, 게이트가 입력 단자(210)에 접속된다. NMOS 트랜지스터(204)는, 소스가 기준 단자 GND에 접속되고, 게이트가 CMOS 입력 버퍼 회로(101)의 출력 단자(120)에 접속된다. CMOS 입력 버퍼 회로(101)는, 입력 단자(110)가 입력 단자(210)에 접속된다. 도시는 하지 않지만, 전원 단자 VDD에 전원으로부터 플러스의 전압이 공급되고, 기준 단자 GND에 전원으로부터 OV의 전압이 공급된다.
다음에, 제2의 실시 형태의 CMOS 입력 버퍼 회로의 동작에 대해서 설명한다.
입력 단자(210)에 OV가 입력된 경우는, NMOS 트랜지스터(203)가 오프하고, CMOS 입력 버퍼 회로(101)의 출력 단자(120)가 전원 단자 VDD의 전압이 되므로, NMOS 트랜지스터(204)가 온한다. 따라서, NMOS 트랜지스터(204)의 드레인이 OV로 되고, PMOS 트랜지스터(201)가 온하므로, 출력 단자(220)가 CMOS 레벨의 하이레벨 전압이 된다. 그리고, 출력 단자(220)가 CMOS 레벨의 하이레벨 전압이 되므로, PMOS 트랜지스터(202)가 오프한다. 따라서, 입력 단자(210)에 OV가 입력된 경우에, CMOS 입력 버퍼 회로(101)의 출력 단자(120)의 전압이 CMOS 레벨의 하이레벨 전압 미만이어도, 출력 단자(220)에 CMOS 레벨의 하이레벨 전압이 출력된다. 또한, NMOS 트랜지스터(203)와 PMOS 트랜지스터(202)가 오프하고 있고, CMOS 입력 버퍼 회로(101)도 전류를 소비하지 않기 때문에, 회로 전체도 전류를 소비하지 않는다.
입력 단자(210)에 CMOS 레벨 미만의 하이레벨이 입력된 경우는, NMOS 트랜지스터(203)가 온하므로, 출력 단자(220)는 OV로 된다. CMOS 입력 버퍼 회로(101)의 출력 단자(120)가 OV로 되므로, NMSO 트랜지스터(204)는 오프한다. 그리고, 출력 단자(220)가 OV로 되므로, PMOS 트랜지스터(202)는 온하고, PMOS 트랜지스터(202)와 NMOS 트랜지스터(204)의 드레인이 CMOS 레벨의 하이레벨 전압이 되므로, PMOS 트랜지스터(201)는 오프한다. 따라서, 입력 단자(210)에 CMOS 레벨 미만의 하이레벨 전압이 입력되어도, 출력 단자(220)에 CMOS 레벨의 로우레벨 전압이 출력된다. 또한, NMOS 트랜지스터(204)와 PMOS 트랜지스터(201)가 오프하고 있으며, CMOS 입력 버퍼 회로(101)도 소비 전류를 소비하지 않기 때문에, 회로 전체도 전류를 소비하지 않는다.
이상 기술한 것처럼, 도 2에 나타내는 제2의 실시 형태의 CMOS 입력 버퍼 회로에서는, 종래의 CMOS 입력 버퍼 회로에서의 과제를 모두 해결할 수 있다. 또한, CMOS 입력 버퍼 회로(101)의 하이레벨의 출력이 CMOS 레벨 미만이 되어도, 전류를 소비하지 않고, 출력 단자(220)는 CMOS 레벨의 하이레벨을 출력할 수 있다.
또한, DNMOS 트랜지스터(102)의 게이트는, 출력 단자(120)에 접속한 구성인데, 입력 단자(110)에 하이레벨의 전압이 입력되었을 때에 기준 단자 GND의 전압 부근이 되고, 로우레벨의 전압이 입력되었을 때에 전원 단자 VDD의 전압 부근이 되는 노드에 접속해도, 동일한 기능이 얻어지는 것은 말할 것도 없다.
또한, CMOS 입력 버퍼 회로의 VDD와 레벨 시프트 회로의 VDD는 상이해도 된다.
<제3의 실시 형태>
도 3은, 제3의 실시 형태의 CMOS 입력 버퍼 회로를 나타내는 회로도이다. 제3의 실시 형태의 CMOS 입력 버퍼 회로는, PMOS 트랜지스터(301)와, PMOS 트랜지스터(302)와, NMOS 트랜지스터(303)와, DNMOS 트랜지스터(304)와, PMOS 트랜지스터(305)를 구비한다.
PMOS 트랜지스터(301)는, 소스가 전원 단자 VDD에 접속되고, 드레인이 출력 단자(320)에 접속되며, 게이트가 PMOS 트랜지스터(302)의 드레인과 DNMOS 트랜지스터(304)의 드레인에 접속된다. PMOS 트랜지스터(302)는, 소스가 전원 단자 VDD에 접속되고, 게이트가 출력 단자(320)에 접속된다. NMOS 트랜지스터(303)는, 소스가 기준 단자 GND에 접속되고, 드레인이 출력 단자(320)에 접속되며, 게이트가 입력 단자(310)에 접속된다. DNMOS 트랜지스터(304)는, 소스가 PMOS 트랜지스터(305)의 소스에 접속되고, 게이트가 기준 단자 GND에 접속된다. PMOS 트랜지스터(305)는, 드레인이 기준 단자 GND에 접속되며. 게이트가 입력 단자(310)에 접속된다. 도시는 하지 않지만, 전원 단자 VDD에 전원으로부터 하이레벨의 전압인 3V가 공급되고, 기준 단자 GND에 전원으로부터 로우 레벨의 전압인 OV가 공급된다. 또한, DNMOS 트랜지스터(304)의 임계치 전압의 절대값은, PMOS 트랜지스터(305)의 임계치 전압의 절대값보다도 높은 구성으로 한다.
다음에, 제3의 실시 형태의 CMOS 입력 버퍼 회로의 동작에 대해서 설명한다.
입력 단자(310)에 OV가 입력된 경우는, NMOS 트랜지스터(303)가 오프하고, PMOS 트랜지스터(305)와 DNMOS 트랜지스터(304)가 온한다. PMOS 트랜지스터(301)의 게이트는, PMOS 트랜지스터(305)의 임계치 전압의 절대값 부근의 전압이 된다. 따라서, 전원 단자 VDD의 전압이, PMOS 트랜지스터(305)의 임계치 전압의 절대값과 PMOS 트랜지스터(301)의 임계치 전압의 절대값을 더한 전압 이상이면, PMOS 트랜지스터(301)가 온하고, 출력 단자(320)가 CMOS 레벨의 하이레벨이 된다. 그리고, 출력 단자(320)가 CMOS 레벨의 하이레벨이 되면, PMOS 트랜지스터(302)는 오프한다.
입력 단자(310)에 CMOS 레벨 미만의 하이레벨이 입력된 경우는, NMOS 트랜지스터(303)가 온하고, PMOS 트랜지스터(305)와 DNMOS 트랜지스터(304)가 오프하므로, 출력 단자(320)는 OV로 된다. 그리고, 출력 단자(320)가 OV로 되므로, PMOS 트랜지스터(302)가 온하고, PMOS 트랜지스터(302)의 드레인은 CMOS 레벨의 하이레벨이 된다. 또한, PMOS 트랜지스터(302)의 드레인이 CMOS 레벨의 하이레벨이 되므로, PMOS 트랜지스터(301)가 오프한다.
이상 설명한 것처럼, 제3의 실시 형태에서는, 제2의 실시 형태에 비해, 보다 간단한 회로 구성으로 종래의 CMOS 입력 버퍼 회로의 과제를 해결할 수 있다.
또한, DNMOS 트랜지스터(304)의 게이트는, 기준 단자 GND에 접속한 구성인데, 입력 단자(310)에 하이레벨의 전압이 입력되었을 때에 기준 단자 GND의 전압 부근이 되고, 로우레벨의 전압이 입력되었을 때에 전원 단자 VDD의 전압 부근이 되는 노드에 접속해도, 동일한 기능이 얻어지는 것은 말할 것도 없다.
<제4의 실시 형태>
도 4는, 제4의 실시 형태의 CMOS 입력 버퍼 회로를 나타내는 회로도이다. 제4의 실시 형태의 CMOS 입력 버퍼 회로는, 제3의 실시 형태의 CMOS입력 버퍼 회로에, 기준 전압을 출력하는 기준 전압 회로(401)를 더 구비한다. 그리고, DNMOS 트랜지스터(304)는, 게이트가, 기준 단자 GND가 아니고, 기준 전압 회로(401)의 출력 단자(402)에 접속된다.
상기 구성으로 함으로써, PMOS 트랜지스터(305)와 DNMOS 트랜지스터(304)가 오프하는 조건은, 입력 단자(310)의 전압과 PMOS 트랜지스터(305)의 임계치 전압의 절대값을 더한 전압이, DNMOS 트랜지스터(304)의 임계치 전압의 절대값과 기준 전압 회로(401)의 기준 전압을 더한 전압 이상인 것으로 된다.
따라서, DMOS 트랜지스터(304)의 임계치 전압의 절대값을 높게 할 수 없는 등, DNMOS 트랜지스터(304)의 임계치 전압의 절대값에 대한 PMOS 트랜지스터(305)의 임계치 전압의 절대값가 가까운 값이나 높은 값이 되는 경우에도, DNMOS 트랜지스터(304)와 PMOS 트랜지스터(305)를 충분히 온할 수 있기 때문에, 종래의 CMOS 입력 버퍼 회로의 과제를 해결할 수 있다.
<제5의 실시 형태>
도 5는, 제5의 실시 형태의 CMOS 입력 버퍼 회로를 나타내는 회로도이다. 제5의 실시 형태의 CMOS 입력 버퍼 회로는, 제1의 실시 형태의 CMOS 입력 버퍼 회로(101)와, 기준 전압을 출력하는 기준 전압 회로(401)와, DNMOS 트랜지스터(501)와, PMOS 트랜지스터(502)를 구비한다. DNMOS 트랜지스터(501)는, 소스가 PMOS 트랜지스터(502)의 소스에 접속되고, 드레인이 전원 단자 VDD에 접속되며, 게이트가 기준 전압 회로(401)의 출력 단자(402)에 접속된다. PMOS 트랜지스터(502)는, 드레인이 출력 단자(520)에 접속되고, 게이트가 입력 단자(510)에 접속된다. CMOS 입력 버퍼 회로(101)의 입력 단자(110)와 출력 단자(120)는, 입력 단자(510)와 출력 단자(520)에 접속된다.
입력 단자(510)에 OV가 입력된 경우는, DNMOS 트랜지스터(501)와 PMOS 트랜지스터(502)가 온한다. 따라서, 출력 단자(520)에는, 기준 전압 회로(401)의 기준전압에 DNMOS 트랜지스터(501)의 임계치 전압의 절대값을 더한 전압이 공급된다. 입력 단자(510)에 CMOS 레벨 미만의 하이레벨이 입력된 경우는, DNMOS 트랜지스터(501)와 PMOS 트랜지스터(502)가 오프하므로, 출력 단자(520)로는 전압이 공급되지 않는다. 따라서, 제1의 실시 형태의 CMOS 입력 버퍼 회로(101)의 동작에 추가하여, 입력 단자(510)에 OV가 입력된 경우에, 출력 단자(520)에 상기 전압이 공급된다.
따라서, DNMOS 트랜지스터(102)의 임계치 전압의 절대값을 높게 할 수 없는 등, DNMOS 트랜지스터(102)의 임계치 전압의 절대값에 대한 PMOS 트랜지스터(103)의 임계치 전압의 절대값이 가까운 값이나 높은 값이 되는 경우에도, DNMOS 트랜지스터(102)와 PMOS 트랜지스터(103)가 충분히 온할 수 있기 때문에, 종래의 CMOS 입력 버퍼 회로의 과제를 해결할 수 있다. 또한, 제5의 실시 형태의 CMOS 입력 버퍼 회로는, DNMOS 트랜지스터(102)의 임계치 전압의 절대값이 낮은 경우에도, 입력 단자(510)에 OV가 입력되었을 때의 출력 전압의 상승 속도가, 비약적으로 향상된다.
도 6은, 도 4와 도 5에 도시하는 기준 전압 회로(401)의 회로도이다. 기준 전압 회로(401)는, DNMOS 트랜지스터(601)와, NMOS 트랜지스터(602)와, NMOS 트랜지스터(603)를 구비한다. DNMOS 트랜지스터(601)는, 소스가 출력 단자(402)에 접속되고, 드레인이 전원 단자 VDD에 접속되며, 게이트가 기준 단자 GND에 접속된다. 포화 결선된 NMOS 트랜지스터(602)와 NMOS 트랜지스터(603)는, 출력 단자(402)와 기준 단자 GND간에 직렬로 배치된다. 또한, DNMOS 트랜지스터(601)의 임계치 전압의 절대값보다, NMOS 트랜지스터(602)와 NMOS 트랜지스터(603)의 임계치 전압을 합계한 값의 쪽이 높은 구성이다.
다음에, 도 6에 도시하는 기준 전압 회로(401)의 동작에 대해서 설명한다.
기준 전압 회로(401)는, 각 트랜지스터를 상술한 임계치로 구성하고 있으므로, 모든 트랜지스터는 오프되어 있어, 전원 단자 VDD로부터 기준 단자 GND로 전류는 흐르지 않는다. 여기서, 출력 단자(402)의 전압이, DNMOS 트랜지스터(601)의 임계치 전압의 절대값을 밑돌면, DNMOS 트랜지스터(601)가 온하고, 전원 단자 VDD로부터 출력 단자(402)로 전류가 흐른다. 또한, 출력 단자(402)의 전압이, NMOS 트랜지스터(602)와 NMOS 트랜지스터(603)의 임계치 전압을 합계한 전압을 초과하면, 출력 단자(402)로부터 기준 단자 GND로 전류가 흐른다. 따라서, 출력 단자(402)의 전압은, DNMOS 트랜지스터(601)의 임계치 전압의 절대값 이상이고, NMOS 트랜지스터(602)와 NMOS 트랜지스터(603)의 임계치 전압의 합계값 이하의 범위로 된다.
이상 설명한 것처럼, 기준 전압 회로(401)는, 기준 전압의 정밀도는 어느 범위에서 보증되고, 또한 전원 단자 VDD로부터 기준 단자 GND에 전혀 전류가 흐르지 않는다고 하는 특징이 있다. 따라서, 도 4 내지 도 5에서 도시하는 것과 같은 CMOS 입력 버퍼 회로에 내장되어도, 충분히 기능을 다하는 것은 물론이지만, CMOS 입력 버퍼 회로의 소비 전류는 소비하지 않은 채이다.
또한, 기준 전압 회로(401)에서는, NMOS 트랜지스터의 포화 결선을 출력 단자(402)와 기준 단자 GND간에 필요한 개수를 직렬로 접속하는 구성으로 했는데, NMOS 트랜지스터 대신에 PMOS 트랜지스터의 포화 결선을 이용해도 동일한 기능이 되는 것은 말할 것도 없다.
또한, 제2의 실시 형태의 CMOS 입력 버퍼 회로에 있어서, DNMOS 트랜지스터(102)의 게이트에 도 6에서 도시한 기준 전압 회로(401)의 출력 단자(402)를 접속하는 구성으로 해도, 도 2에서 도시한 회로와 동일한 기능과 효과가 얻어지는 것은 말할 것도 없다.
또한, 각 실시 형태에서 설명한 CMOS 입력 버퍼 회로에 있어서, 각 MOS 트랜지스터의 채널 타입을 반대로 한 회로, 즉, P채널 MOS 트랜지스터와 N채널 MOS 트랜지스터, N채널 MOS 트랜지스터와 P채널 MOS 트랜지스터, 공핍형 N채널 MOS 트랜지스터와 공핍형 P채널 MOS 트랜지스터로 치환한 회로 구성으로 해도, 동일한 효과가 얻어지는 것은 말할 것도 없다.
본 발명에서 설명한 CMOS 레벨 미만의 신호는, CMOS 레벨 미만의 신호이면 어떠한 신호여도 된다. 예를 들면, 0.6V 정도의 발전 전압인 태양 전지의 출력을 입력하면, 전류를 소비하지 않고 태양 전지의 발전 유무를 검출할 수 있다. 이와 같이, 검출 정밀도가 요구되지 않는 전압 검출 회로로서 사용할 수 있는 것은 말할 것도 없다.
<제6의 실시 형태>
도 8은, 제6의 실시 형태의 CMOS 입력 버퍼 회로를 나타내는 회로도이다. 제6의 실시 형태의 CMOS 입력 버퍼 회로는, PMOS 트랜지스터(806)와 DNMOS 트랜지스터(805)와 NMOS 트랜지스터(807)로 구성된 인버터 회로와, PMOS 트랜지스터(801)와 PMOS 트랜지스터(802)와 NMOS 트랜지스터(803)와 NMOS 트랜지스터(804)로 구성된 레벨 쉬프트 회로의 구성이다.
PMOS 트랜지스터(801)는, 소스가 전원 단자 VDD에 접속되고, 드레인이 출력 단자(820)에 접속되며, 게이트가 PMOS 트랜지스터(802)와 NMOS 트랜지스터(804)의 드레인에 접속된다. PMOS 트랜지스터(802)는, 소스가 전원 단자 VDD에 접속되고, 게이트가 출력 단자(820)에 접속된다. NMOS 트랜지스터(803)는, 소스가 기준 단자 GND에 접속되고, 드레인이 출력 단자(820)에 접속되며, 게이트가 입력 단자(810)에 접속된다. NMOS 트랜지스터(804)는, 소스가 기준 단자 GND에 접속되고, 게이트가 NMOS 트랜지스터(807)와 PMOS 트랜지스터(806)의 드레인에 접속된다. NMOS 트랜지스터(807)는, 소스가 기준 단자 GND에 접속되고, 게이트가 PMOS 트랜지스터(806)의 게이트와 입력 단자(810)에 접속된다. PMOS 트랜지스터(806)는, 소스가 DNMOS 트랜지스터(805)의 소스에 접속된다. DNMOS 트랜지스터(805)는, 드레인이 전원 단자 VDD에 접속되고, 게이트가 기준 단자 GND에 접속된다. 또한, DNMOS 트랜지스터(805)의 임계치 전압의 절대값은, PMOS 트랜지스터(806)의 임계치 전압의 절대값보다도 높은 구성으로 한다. 도시는 하지 않지만, 전원 단자 VDD에 전원으로부터 플러스의 전압이 공급되고, 기준 단자 GND에 전원으로부터 OV의 전압이 공급된다.
다음에, 제6의 실시 형태의 CMOS 입력 버퍼 회로의 동작에 대해서 설명한다.
입력 단자(810)에 OV가 입력되면, 입력 단자(810)의 전압에 PMOS 트랜지스터(806)의 임계치 전압의 절대값을 더한 전압보다도, DNMOS 트랜지스터(805)의 임계치 전압의 절대값의 쪽이 크기 때문에, DNMOS 트랜지스터(805)와 PMOS 트랜지스터(806)는 온한다. 따라서, NMOS 트랜지스터(807)의 드레인은 DNMOS 트랜지스터(805)의 임계치 전압이 된다. 그리고, NMOS 트랜지스터(807)가 오프하므로, 전원 단자 VDD로부터 기준 단자 GND로 전류는 흐르지 않는다.
또한, 입력 단자(810)에 OV가 입력된 경우는, NMOS 트랜지스터(803)가 오프하고, NMOS 트랜지스터(807)의 드레인이 DNMOS 트랜지스터(805)의 임계치 전압이 되므로, NMOS 트랜지스터(804)가 온한다. 따라서, NMOS 트랜지스터(804)의 드레인이 OV로 되고, PMOS 트랜지스터(801)가 온 하므로, 출력 단자(820)가 CMOS 레벨의 하이레벨 전압이 된다. 그리고, 출력 단자(820)가 CMOS 레벨의 하이레벨 전압이 되므로, PMOS 트랜지스터(802)가 오프한다. 따라서, 입력 단자(810)에 OV가 입력된 경우에, NMOS 트랜지스터(807)의 드레인의 전압이 CMOS 레벨의 하이레벨 전압 미만이어도, 출력 단자(820)에 CMOS 레벨의 하이레벨 전압이 출력된다. 또한, NMOS 트랜지스터(803)와 PMOS 트랜지스터(802)가 오프하고 있어 전류는 흐르지 않는다. 따라서, 회로 전체도 전류를 소비하지 않는다.
입력 단자(810)에 NMOS 트랜지스터(807)의 임계치 전압 이상 CMOS 레벨 미만의 하이레벨의 전압이 입력되면, NMOS 트랜지스터(807)가 온한다. DNMOS 트랜지스터(805)의 게이트는 OV이기 때문에, 입력 단자(810)의 전압에 PMOS 트랜지스터(806)의 임계치 전압의 절대값을 더한 전압보다도, DNMOS 트랜지스터(805)의 임계치 전압의 절대값의 쪽이 작은 경우는, DNMOS 트랜지스터(805)와 PMOS 트랜지스터(806)는 오프한다. 따라서, NMOS 트랜지스터(807)의 드레인은 OV로 된다. 그리고, 전원 단자 VDD로부터 기준 단자 GND로 전류는 흐르지 않는다.
또한, 입력 단자(810)에 NMOS 트랜지스터(807)의 임계치 전압 이상 CMOS 레벨 미만의 하이레벨이 입력된 경우는, NMOS 트랜지스터(803)가 온하므로, 출력 단자(820)는 OV로 된다. NMOS 트랜지스터(807)의 드레인이 OV로 되므로, NMOS 트랜지스터(804)는 오프한다. 그리고, 출력 단자(820)가 OV로 되므로, PMOS 트랜지스터(802)는 온하고, PMOS 트랜지스터(802)와 NMOS 트랜지스터(804)의 드레인이 CMOS 레벨의 하이레벨 전압이 되므로, PMOS 트랜지스터(801)는 오프한다. 따라서, 입력 단자(810)에 NMOS 트랜지스터(807)의 임계치 전압 이상 CMOS 레벨 미만의 하이레벨 전압이 입력되어도, 출력 단자(820)에 CMOS 레벨의 로우 레벨 전압이 출력된다. 또한, NMOS 트랜지스터(804)와 PMOS 트랜지스터(801)가 오프하고 있어, 전류는 흐르지 않는다. 따라서, 회로 전체도 전류를 소비하지 않는다.
즉, 도 8에 나타내는 상기 제6의 실시 형태의 CMOS 입력 버퍼 회로는, DNMOS 트랜지스터(805)의 임계치 전압의 절대값으로부터 PMOS 트랜지스터(806)의 임계치 전압의 절대값을 뺀 전압 이상의 하이레벨 전압이 입력되면, 전원 전압이 아무리 높아져도, 전류를 소비하지 않는다.
또한, CMOS 입력 버퍼 회로를 상기 구성으로 함으로써, 최저 동작 전압은, PMOS 트랜지스터(806)의 임계치 전압의 절대값이나, NMOS 트랜지스터(807)의 임계치 전압 중 높은 전압이 된다. 따라서, 종래의 CMOS 입력 버퍼 회로보다 낮은 전원 전압으로 동작할 수 있다.
이상 기술한 것처럼, 도 8에 나타내는 제6의 실시 형태의 CMOS 입력 버퍼 회로는, 종래의 CMOS 입력 버퍼 회로에서의 과제를 모두 해결할 수 있다. 또한, NMOS 트랜지스터(807)의 드레인의 하이레벨의 출력이 CMOS 레벨 미만이 되어도, 전류를 소비하지 않고, 출력 단자(820)는 CMOS 레벨의 하이레벨을 출력할 수 있다.
또한, DNMOS 트랜지스터(805)의 드레인의 전원 단자 VDD와 PMOS 트랜지스터(801)와 PMOS 트랜지스터(802)의 소스의 전원 단자 VDD는 상이해도 된다.
<제7의 실시 형태>
도 9는, 제7의 실시 형태의 CMOS 입력 버퍼 회로를 나타내는 회로도이다. 제7의 실시 형태의 CMOS 입력 버퍼 회로는, PMOS 트랜지스터(901)와, PMOS 트랜지스터(902)와, NMOS 트랜지스터(903)와, DNMOS 트랜지스터(904)와, 정전류 회로(911)와, 정전류 회로(912)를 구비한다. 정전류 회로(911)은, 도시는 하지 않지만 정전류가 유입되는 전류 유입 단자와, 정전류가 유출되는 전류 유출 단자를 구비하고 있다. 또한, 공핍(Tr.)의 게이트와 소스가 접속되고, 드레인이 전류 유입 단자, 소스 내지 게이트가 전류 유출 단자로 되는 구성으로 되어 있다. 정전류 회로(912)는, 도시는 하지 않지만, 정전류가 유입되는 전류 유입 단자와, 정전류가 유출되는 전류 유출 단자를 구비하고 있다. 또한, 공핍(Tr.)의 게이트와 소스가 접속되고, 드레인이 전류 유입 단자, 소스 내지 게이트가 전류 유출 단자로 되는 구성으로 되어 있다.
PMOS 트랜지스터(901)는, 소스가 전원 단자 VDD에 접속되고, 드레인이 출력 단자(920)에 접속되며, 게이트가 정전류 회로(911)의 전류 유출 단자와 DNMOS 트랜지스터(904)의 드레인에 접속된다. PMOS 트랜지스터(902)는, 소스가 전원 단자 VDD에 접속되고, 드레인이 정전류 회로(911)의 전류 유입 단자에 접속되며, 게이트가 출력 단자(920)에 접속된다. NMOS 트랜지스터(903)는, 소스가 기준 단자 GND에 접속되고, 드레인이 출력 단자(920)에 접속되며, 게이트가 입력 단자(910)에 접속된다. DNMOS 트랜지스터(904)는, 소스가 입력 단자(910) 및 정전류 회로(912)의 전류 유입 단자에 접속되고, 게이트가 기준 단자 GND에 접속된다. 정전류 회로(912)는, 전류 유입 단자가 DNMOS 트랜지스터(904)의 소스 및 입력 단자(910)에 접속되고, 전류 유출 단자가 기준 단자 GND에 접속된다. 도시는 하지 않지만, 전원 단자 VDD에 전원으로부터 하이레벨의 전압인 3V가 공급되고, 기준 단자 GND에 전원으로부터 로우 레벨의 전압인 OV가 공급된다.
다음에, 제7의 실시 형태의 CMOS 입력 버퍼 회로의 동작에 대해서 설명한다.
정전류 회로(911)에 흐르는 전류는 정전류 회로(912)에 흐르는 전류보다 작아지고 있다.
입력 단자(910)에 OV가 입력된 경우는, NMOS 트랜지스터(903)가 오프하고, DNMOS 트랜지스터(904)가 온한다. 그러면, PMOS 트랜지스터(901)의 게이트는 기준 단자 GND 부근의 전압이 되어 온하고, 출력 단자(920)가 CMOS 레벨의 하이레벨이 된다. 그리고, 출력 단자(920)가 CMOS 레벨의 하이레벨이 되면, PMOS 트랜지스터(902)는 오프한다.
입력 단자(910)에 CMOS 레벨 미만의 하이레벨이 입력된 경우는, NMOS 트랜지스터(903)가 온하고, DNMOS 트랜지스터(904)가 오프하므로, 출력 단자(920)는 OV로 된다. 그리고, 출력 단자(92)가 OV로 되므로, PMOS 트랜지스터(902)가 온하고, PMOS 트랜지스터(902)의 드레인은 CMOS 레벨의 하이레벨로 된다. 또한, PMOS 트랜지스터(902)의 드레인이 CMOS 레벨의 하이레벨이 되므로, 정전류 회로(911)의 전류 유출 단자가 하이레벨이 되어, PMOS 트랜지스터(901)가 오프한다.
입력 단자(910)에 아무것도 입력되지 않고 무부하인 경우는, 입력 단자(910)는 정전류 회로(912)가 정전류 회로(911)보다 많이 전류를 흐르게 하기 때문에, 기준 단자 GND 부근의 전압이 된다. 그리고, NMOS 트랜지스터(903)가 오프하고, DNMOS 트랜지스터(904)가 온한다. 그러면, PMOS 트랜지스터(901)의 게이트는 기준 단자 GND 부근의 전압이 되어 온하고, 출력 단자(920)가 CMOS 레벨의 하이레벨이 된다. 그리고, 출력 단자(920)가 CMOS 레벨의 하이레벨이 되면, PMOS 트랜지스터(902)는 오프한다.
이상 설명한 것처럼, 제7의 실시 형태에서는, 입력 단자가 무부하라도 부정이 되지 않고, 종래의 CMOS 입력 버퍼 회로의 과제를 해결할 수 있다.
또한, DNMOS 트랜지스터(904)의 게이트는, 기준 단자 GND에 접속한 구성인데, 입력 단자(910)에 하이레벨의 전압이 입력되었을 때에 기준 단자 GND의 전압 부근이 되고, 로우레벨의 전압이 입력되었을 때에 전원 단자 VDD의 전압 부근이 되는 노드에 접속해도, 동일한 기능이 얻어지는 것은 말할 것도 없다.
101 : CMOS 입력 버퍼 회로 401 : 기준 전압 회로
911 : 정전류 회로 912 : 정전류 회로

Claims (9)

  1. 입력 단자에 입력된 CMOS 레벨 미만의 신호를, CMOS 레벨의 신호로 변환하여 출력 단자에 출력하는, CMOS 입력 버퍼 회로로서,
    CMOS 레벨의 전압이 공급되는 전원 단자 VDD 및 기준 단자 GND와,
    드레인이 상기 전원 단자 VDD에 접속되고, 게이트가 상기 출력 단자에 접속된 제1의 공핍형 NMOS 트랜지스터와,
    소스가 상기 제1의 공핍형 NMOS 트랜지스터의 소스에 접속되고, 드레인이 상기 출력 단자에 접속되며, 게이트가 상기 입력 단자에 접속된 제1의 PMOS 트랜지스터와,
    소스가 상기 기준 단자 GND에 접속되고, 게이트가 상기 입력 단자에 접속되며, 드레인이 상기 출력 단자에 접속된 NMOS 트랜지스터와,
    기준 전압을 기준 전압 출력 단자로부터 출력하는 기준 전압 회로와,
    드레인이 상기 출력 단자에 접속되고, 게이트가 상기 입력 단자에 접속된 제2의 PMOS 트랜지스터와,
    드레인이 상기 전원 단자 VDD에 접속되고, 소스가 상기 제2의 PMOS 트랜지스터의 소스와 접속되며, 게이트가 상기 기준 전압 출력 단자에 접속된 제2의 공핍형 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 CMOS 입력 버퍼 회로.
  2. 삭제
  3. 삭제
  4. 청구항 1에 있어서,
    상기 기준 전압 회로는,
    드레인이 상기 전원 단자 VDD에 접속되고, 게이트가 상기 기준 단자 GND에 접속되며, 소스가 상기 기준 전압 출력 단자에 접속된 제3의 공핍형 NMOS 트랜지스터와,
    상기 기준 전압 출력 단자와 상기 기준 단자 GND의 사이에 설치된 1개 이상의 포화 결선된 MOS 트랜지스터를 구비한 것을 특징으로 하는 CMOS 입력 버퍼 회로.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
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