KR20090060204A - 전원 전환 회로 - Google Patents
전원 전환 회로 Download PDFInfo
- Publication number
- KR20090060204A KR20090060204A KR1020080123333A KR20080123333A KR20090060204A KR 20090060204 A KR20090060204 A KR 20090060204A KR 1020080123333 A KR1020080123333 A KR 1020080123333A KR 20080123333 A KR20080123333 A KR 20080123333A KR 20090060204 A KR20090060204 A KR 20090060204A
- Authority
- KR
- South Korea
- Prior art keywords
- power supply
- supply voltage
- voltage
- transistor
- deflation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 101000805729 Homo sapiens V-type proton ATPase 116 kDa subunit a 1 Proteins 0.000 abstract 2
- 101000854873 Homo sapiens V-type proton ATPase 116 kDa subunit a 4 Proteins 0.000 abstract 2
- 101000806601 Homo sapiens V-type proton ATPase catalytic subunit A Proteins 0.000 abstract 2
- 102100037979 V-type proton ATPase 116 kDa subunit a 1 Human genes 0.000 abstract 2
- 102100020737 V-type proton ATPase 116 kDa subunit a 4 Human genes 0.000 abstract 2
- 101100263704 Arabidopsis thaliana VIN3 gene Proteins 0.000 description 10
- 101000850434 Homo sapiens V-type proton ATPase subunit B, brain isoform Proteins 0.000 description 10
- 101000670953 Homo sapiens V-type proton ATPase subunit B, kidney isoform Proteins 0.000 description 10
- 102100033476 V-type proton ATPase subunit B, brain isoform Human genes 0.000 description 10
- 101100102627 Oscarella pearsei VIN1 gene Proteins 0.000 description 9
- 238000010586 diagram Methods 0.000 description 4
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Read Only Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
- Power Sources (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(과제)
바이폴라 동작을 하지 않는 전원 전환 회로를 제공한다.
(해결 수단)
디플레이션형 NMOS 트랜지스터 (15 ∼ 16) 는 NMOS 트랜지스터이기 때문에, 디플레이션형 NMOS 트랜지스터 (15 ∼ 16) 의 소스 전압이 전원 전압 (VPP1) 으로 되어도, 디플레이션형 NMOS 트랜지스터 (15 ∼ 16) 는 바이폴라 동작을 하지 않는다. 디플레이션형 NMOS 트랜지스터 (16) 는 NMOS 트랜지스터이기 때문에, 디플레이션형 NMOS 트랜지스터 (16) 의 소스 전압이 전원 전압 (VPP2) 이 되어도, 디플레이션형 NMOS 트랜지스터 (16) 는 바이폴라 동작을 하지 않는다. 인핸스먼트형 PMOS 트랜지스터 (14) 의 게이트 전압 및 소스 전압이 전원 전압 (VPP1) 이 되고 드레인 전압이 전원 전압 (VPP2) 이 되어도, 인핸스먼트형 PMOS 트랜지스터 (14) 의 게이트 전압 및 소스 전압은 드레인 전압보다 높기 때문에, 인핸스먼트형 PMOS 트랜지스터 (14) 는 바이폴라 동작을 하지 않는다.
Description
본 발명은 데이터의 판독 및 기록이 EEPR0M (Electronically Erasable and Programmable Read 0nly Memory) 등의 비휘발성 메모리의 메모리 셀에 대해 실시될 때에, 출력되는 전원 전압을 전환하는 전원 전환 회로에 관한 것이다.
종래의 전원 전환 회로에 대하여 설명한다. 도 2 는, 종래의 전원 전환 회로를 나타내는 회로도이다.
종래의 전원 전환 회로는, 인핸스먼트형 PMOS 트랜지스터 (21), 인핸스먼트형 PMOS 트랜지스터 (23), 디플레이션형 NMOS 트랜지스터 (22), 및 디플레이션형 NMOS 트랜지스터 (24) 를 구비하고 있다.
종래의 전원 전환 회로는, 접지 전압 (VSS) 이 인핸스먼트형 PM0S 트랜지스터 (23) 의 게이트에 인가되고, 인핸스먼트형 PMOS 트랜지스터 (23) 가 온된다. 전원 전압 (V2) 이상의 전압이 디플레이션형 NMOS 트랜지스터 (24) 의 게이트에 인가되고, 디플레이션형 NMOS 트랜지스터 (24) 가 온된다. 따라서, 전원 전압 (V2) 이 전원 전압 (VOUT) 으로서 출력된다. 이 때, 접지 전압 (VSS) 이 디플레이션형 NMOS 트랜지스터 (22) 의 게이트에 인가되어, 디플레이션형 NMOS 트랜지 스터 (22) 는 오프된다 (예를 들어, 특허 문헌 1 참조).
특허 문헌 1 : 일본 공개특허공보 평6-290593호 (도 1)
상기 서술한 구성을 한 종래의 전원 전환 회로는, 전원 전압 (V1) 이 전원 전압 (V2) 보다 높으면, 디플레이션형 NMOS 트랜지스터 (22) 의 드레인에서 소스로 리크 전류가 흐를 가능성이 있다. 이 리크 전류에 의해 인핸스먼트형 PM0S 트랜지스터 (21) 의 웰 (백게이트) 에 전류가 흐름으로써, 인핸스먼트형 PMOS 트랜지스터 (21) 가 웰을 베이스로 하고 기판을 에미터로 하고 소스를 컬렉터로 하여 바이폴라 동작을 할 가능성이 있다.
본 발명은 이와 같은 과제를 감안하여 이루어져, 바이폴라 동작을 하지 않는 전원 전환 회로를 제공한다.
본 발명은 상기 과제를 해결하기 위해, 데이터의 판독 및 기록이 비휘발성 메모리의 메모리 셀에 대해 실시될 때에, 출력되는 전원 전압을 전환하는 전원 전환 회로에 있어서, 게이트가 제 1 입력 전압에 기초한 전압을 입력받고, 소스가 복수의 전원 전압 중에서 가장 높은 전압인 제 1 전원 전압을 입력받고, 드레인이 출력 단자에 형성되고, 백게이트가 상기 제 1 전원 전압을 입력받는 인핸스먼트형 PM0S 트랜지스터와, 게이트에 제 2 입력 전압에 기초한 전압을 입력받고, 소스가 출력 단자에 형성되고, 드레인이 상기 제 1 전원 전압보다 낮은 전압인 제 2 전원 전압을 입력받고, 백게이트가 접지 전압을 입력받는 디플레이션형 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 전원 전환 회로를 제공한다.
본 발명에서는 디플레이션형 NMOS 트랜지스터는 NMOS 트랜지스터이기 때문에, 디플레이션형 NMOS 트랜지스터의 소스 전압이 제 1 전원 전압이 되어도, 디플레이션형 NM0S 트랜지스터는 바이폴라 동작을 하지 않는다. 또, 인핸스먼트형 PM0S 트랜지스터의 게이트 전압 및 소스 전압이 제 1 전원 전압이 되고 드레인 전압이 제 2 전원 전압이 되어도, 인핸스먼트형 PM0S 트랜지스터의 게이트 전압 및 소스 전압은 드레인 전압보다 높기 때문에, 인핸스먼트형 PM0S 트랜지스터는 바이폴라 동작을 하지 않는다.
이하, 본 발명의 실시형태를 도면을 참조하여 설명한다.
먼저, 데이터의 판독 및 기록이 EEPROM 등의 비휘발성 메모리의 메모리 셀 에 대해 실시될 때에, 출력되는 전원 전압을 전환하는 전원 전환 회로에 관한 것으로, 그 회로의 구성에 대하여 설명한다. 도 1 은, 전원 전환 회로를 나타내는 회로도이다.
전원 전환 회로는, 복수의 전원 전압이 공급된다. 구체적으로는, 전원 전환 회로는, 전원 전압 (VPP1 ∼ VPP3) 이 공급된다. 전원 전압 (VPP1) 은 복수의 전원 전압 중에서 가장 높은 전압이고, 전원 전압 (VPP2) 은 전원 전압 (VPP1) 보다 낮은 전압이며, 전원 전압 (VPP3) 은 전원 전압 (VPP2) 보다 낮은 전압이다. 예를 들어, 전원 전압 (VPP1 ∼ VPP3) 의 전압값은, 각각 17V 와 12V 와 5V 이다. 전원 전환 회로는, 접지 전압 (VSS) 이 공급된다. 전원 전환 회로는, 입력 전압 (VIN1 ∼ VIN3) 을 입력받고, 전원 전압 (VOUT) 을 출력한다. 예를 들어, 입력 전압 (VIN1 ∼ VIN3) 의 전압값은 5V 이다.
전원 전환 회로는, LS 회로 (레벨 시프트 회로) (11 ∼ 13), 인핸스먼트형 PMOS 트랜지스터 (14), 및 디플레이션형 NMOS 트랜지스터 (15 ∼ 16) 를 구비하고 있다.
LS 회로 (11) 는, 입력 단자가 입력 전압 (VIN1) 을 입력받고, 출력 단자가 인핸스먼트형 PMOS 트랜지스터 (14) 의 게이트에 접속되어, 전원 전압 (VPP1) 및 접지 전압 (VSS) 이 공급된다. LS 회로 (12) 는, 입력 단자가 입력 전압 (VIN2) 을 입력받고, 출력 단자가 디플레이션형 NMOS 트랜지스터 (15) 의 게이트에 접속되어, 전원 전압 (VPP1) 및 접지 전압 (VSS) 이 공급된다. LS 회로 (13) 는, 입력 단자가 입력 전압 (VIN3) 을 입력받고, 출력 단자가 디플레이션형 NMOS 트랜지스터 (16) 의 게이트에 접속되어, 전원 전압 (VPP1) 및 접지 전압 (VSS) 이 공급된다. 인핸스먼트형 PMOS 트랜지스터 (14) 는, 게이트가 입력 전압 (VIN1) 에 기초한 전압을 입력받고, 소스 및 백게이트가 전원 전압 (VPP1) 을 입력받고, 드레인이 출력 단자에 형성되어 전원 전압 (VOUT) 을 출력한다. 디플레이션형 NMOS 트랜지스터 (15) 는, 게이트가 입력 전압 (VIN2) 에 기초한 전압을 입력받고, 소스가 출력 단자에 형성되어 전원 전압 (VOUT) 을 출력하고, 드레인이 전원 전압 (VPP2) 을 입력받고, 백게이트가 접지 전압 (VSS) 을 입력받는다. 디플레이션형 NMOS 트랜지스터 (16) 는, 게이트가 입력 전압 (VIN3) 에 기초한 전압을 입력받고, 소스가 출력 단자에 형성되어 전원 전압 (VOUT) 을 출력하고, 드레인이 전원 전압 (VPP3) 을 입력받고, 백게이트가 접지 전압 (VSS) 을 입력받는다.
다음으로, 전원 전환 회로의 동작에 대하여 설명한다.
[전원 전압 (VOUT) 이 전원 전압 (VPP1) 으로 전환된 경우]
입력 전압 (VIN1 ∼ VIN3) 이 각각 로우 신호가 되어, LS 회로 (11 ∼ 13) 를 각각 경유하여, 인핸스먼트형 PMOS 트랜지스터 (14) 와 디플레이션형 NMOS 트랜지스터 (15) 와 디플레이션형 NMOS 트랜지스터 (16) 에 각각 입력된다. 이 때, 로우 신호는 접지 전압 (VSS) 이다. 그러면, 인핸스먼트형 PMOS 트랜지스터 (14) 가 온되고, 디플레이션형 NMOS 트랜지스터 (15 ∼ 16) 가 오프된다. 따라서, 전원 전압 (VPP1) 이 전원 전압 (VOUT) 으로서 출력된다.
이와 같이 하면, 디플레이션형 NMOS 트랜지스터 (15 ∼ 16) 는 NMOS 트랜지스터이기 때문에, 디플레이션형 NMOS 트랜지스터 (15 ∼ 16) 의 소스 전압이 전원 전압 (VPP1) 이 되어도, 디플레이션형 NMOS 트랜지스터 (15 ∼ 16) 는 바이폴라 동작을 하지 않는다.
또, 인핸스먼트형 PMOS 트랜지스터 (14) 는 PMOS 트랜지스터이기 때문에, 인핸스먼트형 PMOS 트랜지스터 (14) 의 게이트 전압이 접지 전압 (VSS) 이 되고, 인핸스먼트형 PMOS 트랜지스터 (14) 가 온되고, 인핸스먼트형 PMOS 트랜지스터 (14) 의 소스 전압과 드레인 전압이 거의 동일해져도, 인핸스먼트형 PMOS 트랜지스터 (14) 의 게이트·소스간 전압이 확보된다. 따라서, 인핸스먼트형 PMOS 트랜지스터 (14) 의 소스와 드레인 사이에서 전압 강하가 거의 발생하지 않고, 전원 전압 (VPP1) 이 거의 전압 강하되지 않고 전원 전압 (VOUT) 으로서 출력된다. 따라 서, 소비 전력이 적어진다.
또, 디플레이션형 NMOS 트랜지스터 (15 ∼ 16) 의 게이트 전압은 접지 전압 (VSS) 이고, 디플레이션형 NMOS 트랜지스터 (15 ∼ 16) 의 소스 또는 드레인은 전원 전압 (VPP1 ∼ VPP3) 중 어느 것이므로, 디플레이션형 NMOS 트랜지스터 (15 ∼ 16) 의 게이트·소스간 전압은 디플레이션형 NMOS 트랜지스터 (15 ∼ l6) 가 완전히 오프되는 마이너스 전압이 되기 때문에, 디플레이션형 NMOS 트랜지스터 (15 ∼ 16) 가 완전히 오프된다. 따라서, 디플레이션형 NMOS 트랜지스터 (15 ∼ 16) 로 리크 전류가 완전히 흐르지 않는다.
[전원 전압 (VOUT) 이 전원 전압 (VPP2) 으로 전환되는 경우]
입력 전압 (VIN1 ∼ VIN3) 이 각각 하이 신호와 하이 신호와 로우 신호가 되어, LS 회로 (11 ∼ 13) 를 각각 경유하여, 인핸스먼트형 PMOS 트랜지스터 (14) 와 디플레이션형 NMOS 트랜지스터 (15) 와 디플레이션형 NMOS 트랜지스터 (16) 에 각각 입력된다. 이 때, 로우 신호는 접지 전압 (VSS) 이고, 하이 신호가 되는 입력 전압 (VIN1 ∼ VIN2) 은 전원 전압 (VPP1) 으로 레벨 시프트된다. 그러면, 인핸스먼트형 PMOS 트랜지스터 (14) 가 오프되고, 디플레이션형 NMOS 트랜지스터 (15) 가 온되며, 디플레이션형 NMOS 트랜지스터 (16) 가 오프된다. 따라서, 전원 전압 (VPP2) 이 전원 전압 (VOUT) 으로서 출력된다.
이와 같이 하면, 디플레이션형 NMOS 트랜지스터 (16) 는 NMOS 트랜지스터이기 때문에, 디플레이션형 NMOS 트랜지스터 (16) 의 소스 전압이 전원 전압 (VPP2) 이 되어도, 디플레이션형 NMOS 트랜지스터 (16) 는 바이폴라 동작을 하지 않는다. 또, 인핸스먼트형 PMOS 트랜지스터 (14) 의 게이트 전압 및 소스 전압이 전원 전압 (VPP1) 이 되고 드레인 전압이 전원 전압 (VPP2) 이 되어도, 인핸스먼트형 PMOS 트랜지스터 (14) 의 게이트 전압 및 소스 전압은 드레인 전압보다 높기 때문에, 인핸스먼트형 PMOS 트랜지스터 (14) 는 바이폴라 동작을 하지 않는다.
또, 디플레이션형 NMOS 트랜지스터 (15) 의 게이트 전압이 전원 전압 (VPP2) 이 아니라 전원 전압 (VPP1) 이므로, 디플레이션형 NMOS 트랜지스터 (15) 가 온되고, 디플레이션형 NMOS 트랜지스터 (15) 의 소스 전압과 드레인 전압이 거의 동일해져도, 디플레이션형 NMOS 트랜지스터 (15) 의 게이트·소스간 전압이 확보된다. 따라서, 디플레이션형 NMOS 트랜지스터 (15) 의 소스와 드레인 사이에서 전압 강하가 거의 발생하지 않고, 전원 전압 (VPP2) 이 거의 전압 강하되지 않고 전원 전압 (VOUT) 으로서 출력된다. 따라서, 소비 전력이 적어진다.
또, 인핸스먼트형 PMOS 트랜지스터 (14) 의 게이트 전압은 전원 전압 (VPP1) 이므로, 인핸스먼트형 PMOS 트랜지스터 (14) 는 오프되어, 인핸스먼트형 PMOS 트랜지스터 (14) 로 리크 전류가 흐르지 않는다. 또, 디플레이션형 NMOS 트랜지스터 (16) 의 게이트 전압은 접지 전압 (VSS) 이므로, 디플레이션형 NMOS 트랜지스터 (16) 의 소스 또는 드레인은 전원 전압 (VPP2 ∼ VPP3) 중 어느 것이므로, 디플레이션형 NMOS 트랜지스터 (16) 의 게이트·소스간 전압은 디플레이션형 NMOS 트랜지스터 (16) 가 완전히 오프되도록 하는 마이너스 전압이 되기 때문에, 디플레이션형 NMOS 트랜지스터 (16) 가 완전히 오프된다. 따라서, 디플레이션형 NMOS 트랜지스터 (16) 로 리크 전류가 완전히 흐르지 않는다.
또, 전원 전압 (VPP1 ∼ VPP3) 으로부터 전원 전압 (VOUT) 까지의 사이에 트랜지스터가 1 개만 각각 존재하기 때문에 소자수가 적다.
또, 트랜지스터는 바이폴라 동작을 하지 않기 때문에, 인핸스먼트형 PM0S 트랜지스터 (14) 의 사이즈가 작아진다. 또, PMOS 트랜지스터와 NMOS 트랜지스터 사이의 스페이싱이 작아진다. 또, 인핸스먼트형 PM0S 트랜지스터 (14) 의 웰 전압의 안정을 위한 가이드링이 적어진다. 따라서, 사용 면적이 작아진다.
또한, 입력 전압 (VIN1 ∼ VIN3) 은, LS 회로 (11 ∼ 13) 에서, 전원 전압 (VPP1) 으로 각각 레벨 시프트된다. 그러나, 입력 전압 (VIN1 ∼ VIN3) 은, 인핸스먼트형 PMOS 트랜지스터 (14) 및 디플레이션형 NMOS 트랜지스터 (15 ∼ 16) 가 각각 온되었을 때에 각각의 트랜지스터의 소스 전압과 드레인 전압이 거의 동일해지는 전압으로 각각 레벨 시프트되어도 된다. 구체적으로는, 레벨 시프트 후의 입력 전압 (VIN2) 은, 전원 전압 (VPP2) 에 디플레이션형 NMOS 트랜지스터 (15) 의 임계치 전압을 가산한 전압 이상의 전압이면 되고, 레벨 시프트 후의 입력 전압 (VIN3) 은, 전원 전압 (VPP3) 에 디플레이션형 NMOS 트랜지스터 (16) 의 임계치 전압을 가산한 전압 이상의 전압이면 된다.
또, 입력 전압 (VIN2) 이 입력 전압 (VIN3) 으로 변경되고, LS 회로 (12) 가 LS 회로 (13) 로 변경되고, 전원 전압 (VPP2) 가 전원 전압 (VPP3) 으로 변경되고, 디플레이션형 NMOS 트랜지스터 (15) 가 디플레이션형 NMOS 트랜지스터 (16) 로 변경되면, 전원 전압 (VOUT) 이 전원 전압 (VPP2) 으로 전환되는 경우의 설명은 전원 전압 (VOUT) 이 전원 전압 (VPP3) 으로 전환되는 경우의 설명이 된다.
또, 3 개의 전원 전압이 사용되고 있으나, 2 개 또는 4 개 이상의 전원 전압이 사용되어도 된다. 이 때, 복수의 전원 전압 중에서 가장 높은 전압인 전원 전압이 인핸스먼트형 PM0S 트랜지스터의 소스에 공급되고, 그 밖의 전원 전압이 디플레이션형 NMOS 트랜지스터의 드레인에 공급된다.
도 1 은 전원 전환 회로를 나타내는 회로도이다.
도 2 는 종래의 전원 전환 회로를 나타내는 회로도이다.
부호의 설명
11 ∼ 13 : LS 회로
14 : 인핸스먼트형 PMOS 트랜지스터
15 ∼ 16 : 디플레이션형 NMOS 트랜지스터
Claims (3)
- 비휘발성 메모리의 내부에서 사용되는 복수의 전원 전압을 전환하여 전원 전압 출력 단자로 출력하는 전원 전환 회로로서,상기 복수의 전원 전압 중에서 가장 높은 전압인 제 1 전원 전압이 입력되는 제 1 전원 전압 입력 단자와,상기 제 1 전원 전압보다 낮은 전압인 제 2 전원 전압이 입력되는 제 2 전원 전압 입력 단자와,상기 제 1 전원 전압 입력 단자와 상기 전원 전압 출력 단자 사이에 형성되고, 백게이트가 상기 제 1 전원 전압에 접속된 인핸스먼트형 PM0S 트랜지스터와,상기 제 2 전원 전압 입력 단자와 상기 전원 전압 출력 단자 사이에 형성되고, 백게이트가 VSS 에 접속된 디플레이션형 NMOS 트랜지스터와,상기 인핸스먼트형 PMOS 트랜지스터의 게이트를 제어하는 제 1 제어 신호의 진폭을 제 1 전원 전압-VSS 로 변환하는 제 1 레벨 시프트 회로와,상기 디플레이션형 NM0S 트랜지스터의 게이트를 제어하는 제 2 제어 신호의 진폭을 제 1 전원 전압-VSS 로 변환하는 제 2 레벨 시프트 회로를 구비한 것을 특징으로 하는 전원 전환 회로.
- 비휘발성 메모리의 내부에서 사용되는 복수의 전원 전압을 전환하여 전원 전압 출력 단자로 출력하는 전원 전환 회로로서,상기 복수의 전원 전압 중에서 가장 높은 전압인 제 1 전원 전압이 입력되는 제 1 전원 전압 입력 단자와,상기 제 1 전원 전압보다 낮은 전압인 제 2 전원 전압이 입력되는 제 2 전원 전압 입력 단자와,상기 제 1 전원 전압 입력 단자와 상기 전원 전압 출력 단자 사이에 형성되고, 백게이트가 상기 제 1 전원 전압에 접속된 인핸스먼트형 PM0S 트랜지스터와,상기 제 2 전원 전압 입력 단자와 상기 전원 전압 출력 단자 사이에 형성되고, 백게이트가 VSS 에 접속된 디플레이션형 NMOS 트랜지스터와,상기 인핸스먼트형 PMOS 트랜지스터의 게이트를 제어하는 제 1 제어 신호의 진폭을 제 1 전원 전압-VSS 로 변환하는 제 1 레벨 시프트 회로와,상기 디플레이션형 NM0S 트랜지스터의 게이트를 제어하는 제 2 제어 신호의 진폭을 제 2 전원 전압-VSS 로 변환하는 제 2 레벨 시프트 회로를 구비한 것을 특징으로 하는 전원 전환 회로.
- 제 1 항 또는 제 2 항에 있어서,상기 비휘발성 메모리는, EEPROM 인 것을 특징으로 하는 전원 전환 회로.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007315461A JP2009141640A (ja) | 2007-12-06 | 2007-12-06 | 電源切換回路 |
| JPJP-P-2007-315461 | 2007-12-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090060204A true KR20090060204A (ko) | 2009-06-11 |
| KR101157850B1 KR101157850B1 (ko) | 2012-06-22 |
Family
ID=40720882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080123333A Expired - Fee Related KR101157850B1 (ko) | 2007-12-06 | 2008-12-05 | 전원 전환 회로 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7826297B2 (ko) |
| JP (1) | JP2009141640A (ko) |
| KR (1) | KR101157850B1 (ko) |
| CN (1) | CN101452746B (ko) |
| TW (1) | TWI496147B (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9225175B2 (en) | 2012-08-31 | 2015-12-29 | SK Hynix Inc. | Power voltage selection device |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4863844B2 (ja) * | 2006-11-08 | 2012-01-25 | セイコーインスツル株式会社 | 電圧切替回路 |
| US10164611B2 (en) | 2006-11-18 | 2018-12-25 | Rfmicron, Inc. | Method and apparatus for sensing environmental conditions |
| US12073272B2 (en) | 2006-11-18 | 2024-08-27 | Rfmicron, Inc. | Generating a response by a radio frequency identification (RFID) tag within a field strength shell of interest |
| US10149177B2 (en) | 2006-11-18 | 2018-12-04 | Rfmicron, Inc. | Wireless sensor including an RF signal circuit |
| US10715209B2 (en) | 2006-11-18 | 2020-07-14 | RF Micron, Inc. | Computing device for processing environmental sensed conditions |
| US11817637B2 (en) | 2006-11-18 | 2023-11-14 | Rfmicron, Inc. | Radio frequency identification (RFID) moisture tag(s) and sensors with extended sensing via capillaries |
| CN101988939B (zh) * | 2009-07-31 | 2014-06-04 | 环旭电子股份有限公司 | 外部电源供应装置及其电源供应方法 |
| US9059692B2 (en) * | 2011-05-31 | 2015-06-16 | Fairchild Semiconductor Corporation | Rail to rail comparator with wide hysteresis and memory |
| US9606150B1 (en) | 2011-12-13 | 2017-03-28 | Marvell International Ltd. | Sensing arrangement for sensing a voltage from multiple voltage sources |
| US9337660B1 (en) * | 2011-12-13 | 2016-05-10 | Marvell Israel (M.I.S.L) Ltd. | Switching arrangement for power supply from multiple power sources |
| KR102072767B1 (ko) | 2013-11-21 | 2020-02-03 | 삼성전자주식회사 | 고전압 스위치 및 그것을 포함하는 불휘발성 메모리 장치 |
| US10746682B2 (en) | 2014-10-08 | 2020-08-18 | Rfmicron, Inc. | Wireless sensor with multiple sensing options |
| US10090674B2 (en) * | 2015-09-21 | 2018-10-02 | Silicon Laboratories Inc. | Maximum supply voltage selection |
| US10103626B1 (en) * | 2017-07-12 | 2018-10-16 | Qualcomm Incorporated | Digital power multiplexor |
| CN111342541B (zh) * | 2018-12-19 | 2021-04-16 | 智原微电子(苏州)有限公司 | 电源切换电路 |
| EP4189522B1 (en) | 2020-07-31 | 2025-06-11 | Qualcomm Incorporated | Systems and methods for adaptive power multiplexing |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3058381B2 (ja) * | 1993-01-29 | 2000-07-04 | 株式会社リコー | 電圧検出装置および電子装置 |
| JP3148454B2 (ja) | 1993-03-31 | 2001-03-19 | 富士通株式会社 | 半導体装置の電源切換回路 |
| JP2565104B2 (ja) * | 1993-08-13 | 1996-12-18 | 日本電気株式会社 | 仮想接地型半導体記憶装置 |
| US6335878B1 (en) * | 1998-07-28 | 2002-01-01 | Hitachi, Ltd. | Non-volatile multi-level semiconductor flash memory device and method of driving same |
| US6198337B1 (en) * | 1996-12-11 | 2001-03-06 | A & Cmos Communications Device Inc. | Semiconductor device for outputting a reference voltage, a crystal oscillator device comprising the same, and a method of producing the crystal oscillator device |
| JPH1174772A (ja) * | 1997-08-29 | 1999-03-16 | Sharp Corp | 電源電圧切換回路 |
| JP3139542B2 (ja) * | 1998-01-28 | 2001-03-05 | 日本電気株式会社 | 参照電圧発生回路 |
| JP2000182387A (ja) * | 1998-12-14 | 2000-06-30 | Global Alliance Kk | 不揮発性メモリー |
| JP2000276882A (ja) * | 1999-03-23 | 2000-10-06 | Nec Corp | 不揮発性半導体記憶装置とその記憶データの消去方法 |
| KR20010005093A (ko) * | 1999-06-30 | 2001-01-15 | 김영환 | 저전력 레벨 쉬프터 구현을 위한 반도체집적회로 |
| JP2002140124A (ja) * | 2000-10-30 | 2002-05-17 | Seiko Epson Corp | 基準電圧回路 |
| US6946901B2 (en) * | 2001-05-22 | 2005-09-20 | The Regents Of The University Of California | Low-power high-performance integrated circuit and related methods |
| JP3980383B2 (ja) * | 2002-03-18 | 2007-09-26 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| US7064529B2 (en) * | 2003-09-17 | 2006-06-20 | Atmel Corporation | Dual stage voltage regulation circuit |
| KR100558549B1 (ko) * | 2003-12-05 | 2006-03-10 | 삼성전자주식회사 | 외부 전원전압 제어기능을 갖는 반도체 장치 및 그에 따른제어방법 |
| JP4487559B2 (ja) * | 2003-12-18 | 2010-06-23 | 株式会社ニコン | レベルシフト回路、並びに、これを用いたアクチュエータ装置及び光スイッチシステム |
-
2007
- 2007-12-06 JP JP2007315461A patent/JP2009141640A/ja active Pending
-
2008
- 2008-11-27 TW TW097145918A patent/TWI496147B/zh not_active IP Right Cessation
- 2008-12-04 US US12/328,180 patent/US7826297B2/en not_active Expired - Fee Related
- 2008-12-05 KR KR1020080123333A patent/KR101157850B1/ko not_active Expired - Fee Related
- 2008-12-05 CN CN2008101863667A patent/CN101452746B/zh not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9225175B2 (en) | 2012-08-31 | 2015-12-29 | SK Hynix Inc. | Power voltage selection device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR101157850B1 (ko) | 2012-06-22 |
| US20090146499A1 (en) | 2009-06-11 |
| CN101452746A (zh) | 2009-06-10 |
| TWI496147B (zh) | 2015-08-11 |
| JP2009141640A (ja) | 2009-06-25 |
| TW200941483A (en) | 2009-10-01 |
| CN101452746B (zh) | 2013-08-21 |
| US7826297B2 (en) | 2010-11-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101157850B1 (ko) | 전원 전환 회로 | |
| US8320178B2 (en) | Push-pull programmable logic device cell | |
| US9882566B1 (en) | Driving circuit for non-volatile memory | |
| US7436206B2 (en) | Semiconductor integrated circuit | |
| US8373485B2 (en) | Voltage level shifting apparatus | |
| US7911259B2 (en) | Voltage switching circuit | |
| JP5467849B2 (ja) | 基準電圧回路及び半導体装置 | |
| KR100327857B1 (ko) | 반도체 메모리 장치 | |
| CN110176924B (zh) | 半导体器件 | |
| US12294367B2 (en) | Level shifter with voltage stress durability and method for driving the same | |
| US9178508B2 (en) | High voltage switch with two or more outputs | |
| US9947409B2 (en) | Flash memory | |
| US9620185B1 (en) | Voltage supply devices generating voltages applied to nonvolatile memory cells | |
| CN110648697B (zh) | 选择电路、用于存储器存储系统的防闩锁电路及方法 | |
| KR20100106147A (ko) | 반도체 메모리 장치의 서브 워드라인 구동회로 | |
| JP2006295322A (ja) | レベルシフタ回路 | |
| US7288964B2 (en) | Voltage selective circuit of power source | |
| JP3180608B2 (ja) | 電源選択回路 | |
| CN107437434B (zh) | 高压电平位移电路和非易失性存储器 | |
| US9768778B2 (en) | High voltage level shifter in ultra low power supply memory application | |
| US10763849B2 (en) | Semiconductor integrated circuit | |
| US20220337158A1 (en) | Voltage conversion circuit having self-adaptive mechanism | |
| US10101760B1 (en) | Power-on control circuit and input/output control circuit | |
| CN112929015A (zh) | 开关电路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20081205 |
|
| PG1501 | Laying open of application | ||
| A201 | Request for examination | ||
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 20101217 Comment text: Request for Examination of Application Patent event code: PA02011R01I Patent event date: 20081205 Comment text: Patent Application |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20120405 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20120613 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20120613 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| FPAY | Annual fee payment |
Payment date: 20150515 Year of fee payment: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20150515 Start annual number: 4 End annual number: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20160517 Year of fee payment: 5 |
|
| PR1001 | Payment of annual fee |
Payment date: 20160517 Start annual number: 5 End annual number: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20170522 Year of fee payment: 6 |
|
| PR1001 | Payment of annual fee |
Payment date: 20170522 Start annual number: 6 End annual number: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20180517 Year of fee payment: 7 |
|
| PR1001 | Payment of annual fee |
Payment date: 20180517 Start annual number: 7 End annual number: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20190515 Year of fee payment: 8 |
|
| PR1001 | Payment of annual fee |
Payment date: 20190515 Start annual number: 8 End annual number: 8 |
|
| PR1001 | Payment of annual fee |
Payment date: 20200519 Start annual number: 9 End annual number: 9 |
|
| PC1903 | Unpaid annual fee |
Termination category: Default of registration fee Termination date: 20220324 |