KR20090060204A - 전원 전환 회로 - Google Patents
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Abstract
(과제)
바이폴라 동작을 하지 않는 전원 전환 회로를 제공한다.
(해결 수단)
디플레이션형 NMOS 트랜지스터 (15 ∼ 16) 는 NMOS 트랜지스터이기 때문에, 디플레이션형 NMOS 트랜지스터 (15 ∼ 16) 의 소스 전압이 전원 전압 (VPP1) 으로 되어도, 디플레이션형 NMOS 트랜지스터 (15 ∼ 16) 는 바이폴라 동작을 하지 않는다. 디플레이션형 NMOS 트랜지스터 (16) 는 NMOS 트랜지스터이기 때문에, 디플레이션형 NMOS 트랜지스터 (16) 의 소스 전압이 전원 전압 (VPP2) 이 되어도, 디플레이션형 NMOS 트랜지스터 (16) 는 바이폴라 동작을 하지 않는다. 인핸스먼트형 PMOS 트랜지스터 (14) 의 게이트 전압 및 소스 전압이 전원 전압 (VPP1) 이 되고 드레인 전압이 전원 전압 (VPP2) 이 되어도, 인핸스먼트형 PMOS 트랜지스터 (14) 의 게이트 전압 및 소스 전압은 드레인 전압보다 높기 때문에, 인핸스먼트형 PMOS 트랜지스터 (14) 는 바이폴라 동작을 하지 않는다.
Description
본 발명은 데이터의 판독 및 기록이 EEPR0M (Electronically Erasable and Programmable Read 0nly Memory) 등의 비휘발성 메모리의 메모리 셀에 대해 실시될 때에, 출력되는 전원 전압을 전환하는 전원 전환 회로에 관한 것이다.
종래의 전원 전환 회로에 대하여 설명한다. 도 2 는, 종래의 전원 전환 회로를 나타내는 회로도이다.
종래의 전원 전환 회로는, 인핸스먼트형 PMOS 트랜지스터 (21), 인핸스먼트형 PMOS 트랜지스터 (23), 디플레이션형 NMOS 트랜지스터 (22), 및 디플레이션형 NMOS 트랜지스터 (24) 를 구비하고 있다.
종래의 전원 전환 회로는, 접지 전압 (VSS) 이 인핸스먼트형 PM0S 트랜지스터 (23) 의 게이트에 인가되고, 인핸스먼트형 PMOS 트랜지스터 (23) 가 온된다. 전원 전압 (V2) 이상의 전압이 디플레이션형 NMOS 트랜지스터 (24) 의 게이트에 인가되고, 디플레이션형 NMOS 트랜지스터 (24) 가 온된다. 따라서, 전원 전압 (V2) 이 전원 전압 (VOUT) 으로서 출력된다. 이 때, 접지 전압 (VSS) 이 디플레이션형 NMOS 트랜지스터 (22) 의 게이트에 인가되어, 디플레이션형 NMOS 트랜지 스터 (22) 는 오프된다 (예를 들어, 특허 문헌 1 참조).
특허 문헌 1 : 일본 공개특허공보 평6-290593호 (도 1)
상기 서술한 구성을 한 종래의 전원 전환 회로는, 전원 전압 (V1) 이 전원 전압 (V2) 보다 높으면, 디플레이션형 NMOS 트랜지스터 (22) 의 드레인에서 소스로 리크 전류가 흐를 가능성이 있다. 이 리크 전류에 의해 인핸스먼트형 PM0S 트랜지스터 (21) 의 웰 (백게이트) 에 전류가 흐름으로써, 인핸스먼트형 PMOS 트랜지스터 (21) 가 웰을 베이스로 하고 기판을 에미터로 하고 소스를 컬렉터로 하여 바이폴라 동작을 할 가능성이 있다.
본 발명은 이와 같은 과제를 감안하여 이루어져, 바이폴라 동작을 하지 않는 전원 전환 회로를 제공한다.
본 발명은 상기 과제를 해결하기 위해, 데이터의 판독 및 기록이 비휘발성 메모리의 메모리 셀에 대해 실시될 때에, 출력되는 전원 전압을 전환하는 전원 전환 회로에 있어서, 게이트가 제 1 입력 전압에 기초한 전압을 입력받고, 소스가 복수의 전원 전압 중에서 가장 높은 전압인 제 1 전원 전압을 입력받고, 드레인이 출력 단자에 형성되고, 백게이트가 상기 제 1 전원 전압을 입력받는 인핸스먼트형 PM0S 트랜지스터와, 게이트에 제 2 입력 전압에 기초한 전압을 입력받고, 소스가 출력 단자에 형성되고, 드레인이 상기 제 1 전원 전압보다 낮은 전압인 제 2 전원 전압을 입력받고, 백게이트가 접지 전압을 입력받는 디플레이션형 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 전원 전환 회로를 제공한다.
본 발명에서는 디플레이션형 NMOS 트랜지스터는 NMOS 트랜지스터이기 때문에, 디플레이션형 NMOS 트랜지스터의 소스 전압이 제 1 전원 전압이 되어도, 디플레이션형 NM0S 트랜지스터는 바이폴라 동작을 하지 않는다. 또, 인핸스먼트형 PM0S 트랜지스터의 게이트 전압 및 소스 전압이 제 1 전원 전압이 되고 드레인 전압이 제 2 전원 전압이 되어도, 인핸스먼트형 PM0S 트랜지스터의 게이트 전압 및 소스 전압은 드레인 전압보다 높기 때문에, 인핸스먼트형 PM0S 트랜지스터는 바이폴라 동작을 하지 않는다.
이하, 본 발명의 실시형태를 도면을 참조하여 설명한다.
먼저, 데이터의 판독 및 기록이 EEPROM 등의 비휘발성 메모리의 메모리 셀 에 대해 실시될 때에, 출력되는 전원 전압을 전환하는 전원 전환 회로에 관한 것으로, 그 회로의 구성에 대하여 설명한다. 도 1 은, 전원 전환 회로를 나타내는 회로도이다.
전원 전환 회로는, 복수의 전원 전압이 공급된다. 구체적으로는, 전원 전환 회로는, 전원 전압 (VPP1 ∼ VPP3) 이 공급된다. 전원 전압 (VPP1) 은 복수의 전원 전압 중에서 가장 높은 전압이고, 전원 전압 (VPP2) 은 전원 전압 (VPP1) 보다 낮은 전압이며, 전원 전압 (VPP3) 은 전원 전압 (VPP2) 보다 낮은 전압이다. 예를 들어, 전원 전압 (VPP1 ∼ VPP3) 의 전압값은, 각각 17V 와 12V 와 5V 이다. 전원 전환 회로는, 접지 전압 (VSS) 이 공급된다. 전원 전환 회로는, 입력 전압 (VIN1 ∼ VIN3) 을 입력받고, 전원 전압 (VOUT) 을 출력한다. 예를 들어, 입력 전압 (VIN1 ∼ VIN3) 의 전압값은 5V 이다.
전원 전환 회로는, LS 회로 (레벨 시프트 회로) (11 ∼ 13), 인핸스먼트형 PMOS 트랜지스터 (14), 및 디플레이션형 NMOS 트랜지스터 (15 ∼ 16) 를 구비하고 있다.
LS 회로 (11) 는, 입력 단자가 입력 전압 (VIN1) 을 입력받고, 출력 단자가 인핸스먼트형 PMOS 트랜지스터 (14) 의 게이트에 접속되어, 전원 전압 (VPP1) 및 접지 전압 (VSS) 이 공급된다. LS 회로 (12) 는, 입력 단자가 입력 전압 (VIN2) 을 입력받고, 출력 단자가 디플레이션형 NMOS 트랜지스터 (15) 의 게이트에 접속되어, 전원 전압 (VPP1) 및 접지 전압 (VSS) 이 공급된다. LS 회로 (13) 는, 입력 단자가 입력 전압 (VIN3) 을 입력받고, 출력 단자가 디플레이션형 NMOS 트랜지스터 (16) 의 게이트에 접속되어, 전원 전압 (VPP1) 및 접지 전압 (VSS) 이 공급된다. 인핸스먼트형 PMOS 트랜지스터 (14) 는, 게이트가 입력 전압 (VIN1) 에 기초한 전압을 입력받고, 소스 및 백게이트가 전원 전압 (VPP1) 을 입력받고, 드레인이 출력 단자에 형성되어 전원 전압 (VOUT) 을 출력한다. 디플레이션형 NMOS 트랜지스터 (15) 는, 게이트가 입력 전압 (VIN2) 에 기초한 전압을 입력받고, 소스가 출력 단자에 형성되어 전원 전압 (VOUT) 을 출력하고, 드레인이 전원 전압 (VPP2) 을 입력받고, 백게이트가 접지 전압 (VSS) 을 입력받는다. 디플레이션형 NMOS 트랜지스터 (16) 는, 게이트가 입력 전압 (VIN3) 에 기초한 전압을 입력받고, 소스가 출력 단자에 형성되어 전원 전압 (VOUT) 을 출력하고, 드레인이 전원 전압 (VPP3) 을 입력받고, 백게이트가 접지 전압 (VSS) 을 입력받는다.
다음으로, 전원 전환 회로의 동작에 대하여 설명한다.
[전원 전압 (VOUT) 이 전원 전압 (VPP1) 으로 전환된 경우]
입력 전압 (VIN1 ∼ VIN3) 이 각각 로우 신호가 되어, LS 회로 (11 ∼ 13) 를 각각 경유하여, 인핸스먼트형 PMOS 트랜지스터 (14) 와 디플레이션형 NMOS 트랜지스터 (15) 와 디플레이션형 NMOS 트랜지스터 (16) 에 각각 입력된다. 이 때, 로우 신호는 접지 전압 (VSS) 이다. 그러면, 인핸스먼트형 PMOS 트랜지스터 (14) 가 온되고, 디플레이션형 NMOS 트랜지스터 (15 ∼ 16) 가 오프된다. 따라서, 전원 전압 (VPP1) 이 전원 전압 (VOUT) 으로서 출력된다.
이와 같이 하면, 디플레이션형 NMOS 트랜지스터 (15 ∼ 16) 는 NMOS 트랜지스터이기 때문에, 디플레이션형 NMOS 트랜지스터 (15 ∼ 16) 의 소스 전압이 전원 전압 (VPP1) 이 되어도, 디플레이션형 NMOS 트랜지스터 (15 ∼ 16) 는 바이폴라 동작을 하지 않는다.
또, 인핸스먼트형 PMOS 트랜지스터 (14) 는 PMOS 트랜지스터이기 때문에, 인핸스먼트형 PMOS 트랜지스터 (14) 의 게이트 전압이 접지 전압 (VSS) 이 되고, 인핸스먼트형 PMOS 트랜지스터 (14) 가 온되고, 인핸스먼트형 PMOS 트랜지스터 (14) 의 소스 전압과 드레인 전압이 거의 동일해져도, 인핸스먼트형 PMOS 트랜지스터 (14) 의 게이트·소스간 전압이 확보된다. 따라서, 인핸스먼트형 PMOS 트랜지스터 (14) 의 소스와 드레인 사이에서 전압 강하가 거의 발생하지 않고, 전원 전압 (VPP1) 이 거의 전압 강하되지 않고 전원 전압 (VOUT) 으로서 출력된다. 따라 서, 소비 전력이 적어진다.
또, 디플레이션형 NMOS 트랜지스터 (15 ∼ 16) 의 게이트 전압은 접지 전압 (VSS) 이고, 디플레이션형 NMOS 트랜지스터 (15 ∼ 16) 의 소스 또는 드레인은 전원 전압 (VPP1 ∼ VPP3) 중 어느 것이므로, 디플레이션형 NMOS 트랜지스터 (15 ∼ 16) 의 게이트·소스간 전압은 디플레이션형 NMOS 트랜지스터 (15 ∼ l6) 가 완전히 오프되는 마이너스 전압이 되기 때문에, 디플레이션형 NMOS 트랜지스터 (15 ∼ 16) 가 완전히 오프된다. 따라서, 디플레이션형 NMOS 트랜지스터 (15 ∼ 16) 로 리크 전류가 완전히 흐르지 않는다.
[전원 전압 (VOUT) 이 전원 전압 (VPP2) 으로 전환되는 경우]
입력 전압 (VIN1 ∼ VIN3) 이 각각 하이 신호와 하이 신호와 로우 신호가 되어, LS 회로 (11 ∼ 13) 를 각각 경유하여, 인핸스먼트형 PMOS 트랜지스터 (14) 와 디플레이션형 NMOS 트랜지스터 (15) 와 디플레이션형 NMOS 트랜지스터 (16) 에 각각 입력된다. 이 때, 로우 신호는 접지 전압 (VSS) 이고, 하이 신호가 되는 입력 전압 (VIN1 ∼ VIN2) 은 전원 전압 (VPP1) 으로 레벨 시프트된다. 그러면, 인핸스먼트형 PMOS 트랜지스터 (14) 가 오프되고, 디플레이션형 NMOS 트랜지스터 (15) 가 온되며, 디플레이션형 NMOS 트랜지스터 (16) 가 오프된다. 따라서, 전원 전압 (VPP2) 이 전원 전압 (VOUT) 으로서 출력된다.
이와 같이 하면, 디플레이션형 NMOS 트랜지스터 (16) 는 NMOS 트랜지스터이기 때문에, 디플레이션형 NMOS 트랜지스터 (16) 의 소스 전압이 전원 전압 (VPP2) 이 되어도, 디플레이션형 NMOS 트랜지스터 (16) 는 바이폴라 동작을 하지 않는다. 또, 인핸스먼트형 PMOS 트랜지스터 (14) 의 게이트 전압 및 소스 전압이 전원 전압 (VPP1) 이 되고 드레인 전압이 전원 전압 (VPP2) 이 되어도, 인핸스먼트형 PMOS 트랜지스터 (14) 의 게이트 전압 및 소스 전압은 드레인 전압보다 높기 때문에, 인핸스먼트형 PMOS 트랜지스터 (14) 는 바이폴라 동작을 하지 않는다.
또, 디플레이션형 NMOS 트랜지스터 (15) 의 게이트 전압이 전원 전압 (VPP2) 이 아니라 전원 전압 (VPP1) 이므로, 디플레이션형 NMOS 트랜지스터 (15) 가 온되고, 디플레이션형 NMOS 트랜지스터 (15) 의 소스 전압과 드레인 전압이 거의 동일해져도, 디플레이션형 NMOS 트랜지스터 (15) 의 게이트·소스간 전압이 확보된다. 따라서, 디플레이션형 NMOS 트랜지스터 (15) 의 소스와 드레인 사이에서 전압 강하가 거의 발생하지 않고, 전원 전압 (VPP2) 이 거의 전압 강하되지 않고 전원 전압 (VOUT) 으로서 출력된다. 따라서, 소비 전력이 적어진다.
또, 인핸스먼트형 PMOS 트랜지스터 (14) 의 게이트 전압은 전원 전압 (VPP1) 이므로, 인핸스먼트형 PMOS 트랜지스터 (14) 는 오프되어, 인핸스먼트형 PMOS 트랜지스터 (14) 로 리크 전류가 흐르지 않는다. 또, 디플레이션형 NMOS 트랜지스터 (16) 의 게이트 전압은 접지 전압 (VSS) 이므로, 디플레이션형 NMOS 트랜지스터 (16) 의 소스 또는 드레인은 전원 전압 (VPP2 ∼ VPP3) 중 어느 것이므로, 디플레이션형 NMOS 트랜지스터 (16) 의 게이트·소스간 전압은 디플레이션형 NMOS 트랜지스터 (16) 가 완전히 오프되도록 하는 마이너스 전압이 되기 때문에, 디플레이션형 NMOS 트랜지스터 (16) 가 완전히 오프된다. 따라서, 디플레이션형 NMOS 트랜지스터 (16) 로 리크 전류가 완전히 흐르지 않는다.
또, 전원 전압 (VPP1 ∼ VPP3) 으로부터 전원 전압 (VOUT) 까지의 사이에 트랜지스터가 1 개만 각각 존재하기 때문에 소자수가 적다.
또, 트랜지스터는 바이폴라 동작을 하지 않기 때문에, 인핸스먼트형 PM0S 트랜지스터 (14) 의 사이즈가 작아진다. 또, PMOS 트랜지스터와 NMOS 트랜지스터 사이의 스페이싱이 작아진다. 또, 인핸스먼트형 PM0S 트랜지스터 (14) 의 웰 전압의 안정을 위한 가이드링이 적어진다. 따라서, 사용 면적이 작아진다.
또한, 입력 전압 (VIN1 ∼ VIN3) 은, LS 회로 (11 ∼ 13) 에서, 전원 전압 (VPP1) 으로 각각 레벨 시프트된다. 그러나, 입력 전압 (VIN1 ∼ VIN3) 은, 인핸스먼트형 PMOS 트랜지스터 (14) 및 디플레이션형 NMOS 트랜지스터 (15 ∼ 16) 가 각각 온되었을 때에 각각의 트랜지스터의 소스 전압과 드레인 전압이 거의 동일해지는 전압으로 각각 레벨 시프트되어도 된다. 구체적으로는, 레벨 시프트 후의 입력 전압 (VIN2) 은, 전원 전압 (VPP2) 에 디플레이션형 NMOS 트랜지스터 (15) 의 임계치 전압을 가산한 전압 이상의 전압이면 되고, 레벨 시프트 후의 입력 전압 (VIN3) 은, 전원 전압 (VPP3) 에 디플레이션형 NMOS 트랜지스터 (16) 의 임계치 전압을 가산한 전압 이상의 전압이면 된다.
또, 입력 전압 (VIN2) 이 입력 전압 (VIN3) 으로 변경되고, LS 회로 (12) 가 LS 회로 (13) 로 변경되고, 전원 전압 (VPP2) 가 전원 전압 (VPP3) 으로 변경되고, 디플레이션형 NMOS 트랜지스터 (15) 가 디플레이션형 NMOS 트랜지스터 (16) 로 변경되면, 전원 전압 (VOUT) 이 전원 전압 (VPP2) 으로 전환되는 경우의 설명은 전원 전압 (VOUT) 이 전원 전압 (VPP3) 으로 전환되는 경우의 설명이 된다.
또, 3 개의 전원 전압이 사용되고 있으나, 2 개 또는 4 개 이상의 전원 전압이 사용되어도 된다. 이 때, 복수의 전원 전압 중에서 가장 높은 전압인 전원 전압이 인핸스먼트형 PM0S 트랜지스터의 소스에 공급되고, 그 밖의 전원 전압이 디플레이션형 NMOS 트랜지스터의 드레인에 공급된다.
도 1 은 전원 전환 회로를 나타내는 회로도이다.
도 2 는 종래의 전원 전환 회로를 나타내는 회로도이다.
부호의 설명
11 ∼ 13 : LS 회로
14 : 인핸스먼트형 PMOS 트랜지스터
15 ∼ 16 : 디플레이션형 NMOS 트랜지스터
Claims (3)
- 비휘발성 메모리의 내부에서 사용되는 복수의 전원 전압을 전환하여 전원 전압 출력 단자로 출력하는 전원 전환 회로로서,상기 복수의 전원 전압 중에서 가장 높은 전압인 제 1 전원 전압이 입력되는 제 1 전원 전압 입력 단자와,상기 제 1 전원 전압보다 낮은 전압인 제 2 전원 전압이 입력되는 제 2 전원 전압 입력 단자와,상기 제 1 전원 전압 입력 단자와 상기 전원 전압 출력 단자 사이에 형성되고, 백게이트가 상기 제 1 전원 전압에 접속된 인핸스먼트형 PM0S 트랜지스터와,상기 제 2 전원 전압 입력 단자와 상기 전원 전압 출력 단자 사이에 형성되고, 백게이트가 VSS 에 접속된 디플레이션형 NMOS 트랜지스터와,상기 인핸스먼트형 PMOS 트랜지스터의 게이트를 제어하는 제 1 제어 신호의 진폭을 제 1 전원 전압-VSS 로 변환하는 제 1 레벨 시프트 회로와,상기 디플레이션형 NM0S 트랜지스터의 게이트를 제어하는 제 2 제어 신호의 진폭을 제 1 전원 전압-VSS 로 변환하는 제 2 레벨 시프트 회로를 구비한 것을 특징으로 하는 전원 전환 회로.
- 비휘발성 메모리의 내부에서 사용되는 복수의 전원 전압을 전환하여 전원 전압 출력 단자로 출력하는 전원 전환 회로로서,상기 복수의 전원 전압 중에서 가장 높은 전압인 제 1 전원 전압이 입력되는 제 1 전원 전압 입력 단자와,상기 제 1 전원 전압보다 낮은 전압인 제 2 전원 전압이 입력되는 제 2 전원 전압 입력 단자와,상기 제 1 전원 전압 입력 단자와 상기 전원 전압 출력 단자 사이에 형성되고, 백게이트가 상기 제 1 전원 전압에 접속된 인핸스먼트형 PM0S 트랜지스터와,상기 제 2 전원 전압 입력 단자와 상기 전원 전압 출력 단자 사이에 형성되고, 백게이트가 VSS 에 접속된 디플레이션형 NMOS 트랜지스터와,상기 인핸스먼트형 PMOS 트랜지스터의 게이트를 제어하는 제 1 제어 신호의 진폭을 제 1 전원 전압-VSS 로 변환하는 제 1 레벨 시프트 회로와,상기 디플레이션형 NM0S 트랜지스터의 게이트를 제어하는 제 2 제어 신호의 진폭을 제 2 전원 전압-VSS 로 변환하는 제 2 레벨 시프트 회로를 구비한 것을 특징으로 하는 전원 전환 회로.
- 제 1 항 또는 제 2 항에 있어서,상기 비휘발성 메모리는, EEPROM 인 것을 특징으로 하는 전원 전환 회로.
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