JP3148454B2 - 半導体装置の電源切換回路 - Google Patents
半導体装置の電源切換回路Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の電源切換回
路に係り、詳しくは、例えばＰＲＯＭのように動作上、
電圧レベルが異なる複数の電源を半導体装置の内部にお
いて切り換えて使用するための電源切換回路に関する。
路に係り、詳しくは、例えばＰＲＯＭのように動作上、
電圧レベルが異なる複数の電源を半導体装置の内部にお
いて切り換えて使用するための電源切換回路に関する。
【０００２】一般に、ＥＰＲＯＭ、ＥＥＰＲＯＭ等の半
導体（記憶）装置においては、高電圧電源と低電圧電源
とが供給されている。データの書き込み時には高電圧電
源が使用され、データの読み出し時には低電圧電源が使
用される。このため、半導体装置には、使用電源を切り
換えるための電源切換回路が必要となる。
導体（記憶）装置においては、高電圧電源と低電圧電源
とが供給されている。データの書き込み時には高電圧電
源が使用され、データの読み出し時には低電圧電源が使
用される。このため、半導体装置には、使用電源を切り
換えるための電源切換回路が必要となる。
【０００３】
【従来の技術】従来の半導体装置では２電源を取り扱う
場合がほとんどであり、電源切換回路も簡単な構成のも
のが多かった。図４に従来のＥＰＲＯＭ１０における電
源切換回路の一例を示す。ＥＰＲＯＭ１０の電源切換回
路１１には低電圧電源ＶCC及び高電圧電源ＶPP（≫ＶC
C）が供給されている。電源切換回路１１はデプレッシ
ョン形ＮチャネルＭＯＳ（以下、Ｄ形ＮＭＯＳ）トラン
ジスタＴ３１，Ｔ３２で構成されている。トランジスタ
Ｔ３１のドレインは高電圧電源ＶPPに接続され、トラン
ジスタＴ３２のドレインは低電圧電源ＶCCに接続されて
いる。トランジスタＴ３１，Ｔ３２の各ソースは互いに
接続されている。トランジスタＴ３１のゲートには制御
信号ａのレベルを変換するためのレベル変換回路１２が
接続されている。トランジスタＴ３２のゲートには前記
制御信号ａと相補となる制御信号バーａが印加されてい
る。トランジスタＴ３１，Ｔ３２はデプレッション形で
あるため、電源ＶPP又はＶCCの電圧レベルを低下させる
ことなく使用電源Ｖｘとして内部に出力することができ
る。
場合がほとんどであり、電源切換回路も簡単な構成のも
のが多かった。図４に従来のＥＰＲＯＭ１０における電
源切換回路の一例を示す。ＥＰＲＯＭ１０の電源切換回
路１１には低電圧電源ＶCC及び高電圧電源ＶPP（≫ＶC
C）が供給されている。電源切換回路１１はデプレッシ
ョン形ＮチャネルＭＯＳ（以下、Ｄ形ＮＭＯＳ）トラン
ジスタＴ３１，Ｔ３２で構成されている。トランジスタ
Ｔ３１のドレインは高電圧電源ＶPPに接続され、トラン
ジスタＴ３２のドレインは低電圧電源ＶCCに接続されて
いる。トランジスタＴ３１，Ｔ３２の各ソースは互いに
接続されている。トランジスタＴ３１のゲートには制御
信号ａのレベルを変換するためのレベル変換回路１２が
接続されている。トランジスタＴ３２のゲートには前記
制御信号ａと相補となる制御信号バーａが印加されてい
る。トランジスタＴ３１，Ｔ３２はデプレッション形で
あるため、電源ＶPP又はＶCCの電圧レベルを低下させる
ことなく使用電源Ｖｘとして内部に出力することができ
る。
【０００４】レベル変換回路１２のインバータ１３はＣ
ＭＯＳ構成であり、インバータ１３の入力端子には制御
信号ａが印加されている。なお、制御信号ａの論理振幅
は低電圧電源ＶCCのレベルから接地ＶSSのレベルまでと
なっている。インバータ１３の出力端子にはエンハンス
メント形ＮチャネルＭＯＳ（以下、単にＮＭＯＳ）トラ
ンジスタＴ１１を介してインバータ１４が接続されてい
る。トランジスタＴ１１のゲートには低電圧電源ＶCCが
印加され、同トランジスタＴ１１は常時オンしている。
インバータ１４はエンハンスメント形ＰチャネルＭＯＳ
（以下、単にＰＭＯＳ）トランジスタＴ１２及びＮＭＯ
ＳトランジスタＴ１３よりなる。ＰＭＯＳトランジスタ
Ｔ１２のソースは高電圧電源ＶPPに接続され、そのバッ
クゲートはソースに接続されている。ＮＭＯＳトランジ
スタＴ１３のドレインはＰＭＯＳトランジスタＴ１２の
ドレインに接続され、そのソースは接地されている。Ｐ
ＭＯＳ及びＮＭＯＳトランジスタＴ１２，Ｔ１３のゲー
トはＮＭＯＳトランジスタＴ１１に接続されている。Ｎ
ＭＯＳトランジスタＴ１１及びインバータ１４間におい
て、前記高電圧電源ＶPPとノードＮ１との間にはＰＭＯ
ＳトランジスタＴ１４が接続されている。ＰＭＯＳトラ
ンジスタＴ１４のゲートはインバータ１４の出力端子に
接続され、そのバックゲートはソースに接続されてい
る。
ＭＯＳ構成であり、インバータ１３の入力端子には制御
信号ａが印加されている。なお、制御信号ａの論理振幅
は低電圧電源ＶCCのレベルから接地ＶSSのレベルまでと
なっている。インバータ１３の出力端子にはエンハンス
メント形ＮチャネルＭＯＳ（以下、単にＮＭＯＳ）トラ
ンジスタＴ１１を介してインバータ１４が接続されてい
る。トランジスタＴ１１のゲートには低電圧電源ＶCCが
印加され、同トランジスタＴ１１は常時オンしている。
インバータ１４はエンハンスメント形ＰチャネルＭＯＳ
（以下、単にＰＭＯＳ）トランジスタＴ１２及びＮＭＯ
ＳトランジスタＴ１３よりなる。ＰＭＯＳトランジスタ
Ｔ１２のソースは高電圧電源ＶPPに接続され、そのバッ
クゲートはソースに接続されている。ＮＭＯＳトランジ
スタＴ１３のドレインはＰＭＯＳトランジスタＴ１２の
ドレインに接続され、そのソースは接地されている。Ｐ
ＭＯＳ及びＮＭＯＳトランジスタＴ１２，Ｔ１３のゲー
トはＮＭＯＳトランジスタＴ１１に接続されている。Ｎ
ＭＯＳトランジスタＴ１１及びインバータ１４間におい
て、前記高電圧電源ＶPPとノードＮ１との間にはＰＭＯ
ＳトランジスタＴ１４が接続されている。ＰＭＯＳトラ
ンジスタＴ１４のゲートはインバータ１４の出力端子に
接続され、そのバックゲートはソースに接続されてい
る。
【０００５】このように構成されたＥＰＲＯＭ１０にお
いて、高電圧電源ＶPPが使用される場合には、制御信号
ａ，バーａがそれぞれＨ（ＶCC）レベル，Ｌ（ＶSS）レ
ベルにされる。すると、Ｄ形ＮＭＯＳトランジスタＴ３
２のコンダクタンスが小さくなる。インバータ１３の出
力はＬ（ＶSS）レベルとなり、ＰＭＯＳトランジスタＴ
１２がオンしてインバータ１４の出力はＨ（ＶPP）レベ
ルとなる。従って、Ｄ形ＮＭＯＳトランジスタＴ３１の
コンダクタンスが増大し、同トランジスタＴ３１を介し
て高電圧電源ＶPPが使用電源Ｖｘとして出力される。こ
のとき、ＰＭＯＳトランジスタＴ１４はオフし、ノード
Ｎ１の電位はＬ（ＶSS）レベルに保持される。
いて、高電圧電源ＶPPが使用される場合には、制御信号
ａ，バーａがそれぞれＨ（ＶCC）レベル，Ｌ（ＶSS）レ
ベルにされる。すると、Ｄ形ＮＭＯＳトランジスタＴ３
２のコンダクタンスが小さくなる。インバータ１３の出
力はＬ（ＶSS）レベルとなり、ＰＭＯＳトランジスタＴ
１２がオンしてインバータ１４の出力はＨ（ＶPP）レベ
ルとなる。従って、Ｄ形ＮＭＯＳトランジスタＴ３１の
コンダクタンスが増大し、同トランジスタＴ３１を介し
て高電圧電源ＶPPが使用電源Ｖｘとして出力される。こ
のとき、ＰＭＯＳトランジスタＴ１４はオフし、ノード
Ｎ１の電位はＬ（ＶSS）レベルに保持される。
【０００６】また、このＥＰＲＯＭ１０において、低電
圧電源ＶCCが使用される場合には、制御信号ａ，バーａ
がそれぞれＬ（ＶSS）レベル，Ｈ（ＶCC）レベルにされ
る。すると、Ｄ形ＮＭＯＳトランジスタＴ３２のコンダ
クタンスが増大する。インバータ１３の出力はＨ（ＶC
C）レベルとなり、ＮＭＯＳトランジスタＴ１３がオン
してインバータ１４の出力はＬ（ＶSS）レベルとなる。
そのため、Ｄ形ＮＭＯＳトランジスタＴ３１のコンダク
タンスは小さくなる。従って、Ｄ形ＮＭＯＳトランジス
タＴ３２を介して低電圧電源ＶCCが使用電源Ｖｘとして
出力される。このとき、ＰＭＯＳトランジスタＴ１４は
オンし、ノードＮ１の電位は高電位電源ＶPPのレベルま
で上昇する。
圧電源ＶCCが使用される場合には、制御信号ａ，バーａ
がそれぞれＬ（ＶSS）レベル，Ｈ（ＶCC）レベルにされ
る。すると、Ｄ形ＮＭＯＳトランジスタＴ３２のコンダ
クタンスが増大する。インバータ１３の出力はＨ（ＶC
C）レベルとなり、ＮＭＯＳトランジスタＴ１３がオン
してインバータ１４の出力はＬ（ＶSS）レベルとなる。
そのため、Ｄ形ＮＭＯＳトランジスタＴ３１のコンダク
タンスは小さくなる。従って、Ｄ形ＮＭＯＳトランジス
タＴ３２を介して低電圧電源ＶCCが使用電源Ｖｘとして
出力される。このとき、ＰＭＯＳトランジスタＴ１４は
オンし、ノードＮ１の電位は高電位電源ＶPPのレベルま
で上昇する。
【０００７】
【発明が解決しようとする課題】上記の電源切換回路１
１にはＤ形ＮＭＯＳトランジスタＴ３１，Ｔ３２が用い
られているので、いずれか一方のトランジスタを介して
高電圧電源ＶPP又は低電圧電源ＶCCの電圧レベルを低下
させることなく出力することができる。ところが、選択
しない電源に対応するＤ形ＮＭＯＳトランジスタは制御
信号のレベルによってコンダクタンスが小さくなるのみ
でオフすることはない。従って、Ｄ形ＮＭＯＳトランジ
スタＴ３１，Ｔ３２を介して高電圧電源ＶPPと低電圧電
源ＶCCとの間に常に電流パスが形成されることとなる。
高電圧電源ＶPPは外部から供給される電源であるので、
高電圧電源ＶPPから低電圧電源ＶCCに電流が流れたとし
ても高電圧電源ＶPPの電圧レベルは変動しない。
１にはＤ形ＮＭＯＳトランジスタＴ３１，Ｔ３２が用い
られているので、いずれか一方のトランジスタを介して
高電圧電源ＶPP又は低電圧電源ＶCCの電圧レベルを低下
させることなく出力することができる。ところが、選択
しない電源に対応するＤ形ＮＭＯＳトランジスタは制御
信号のレベルによってコンダクタンスが小さくなるのみ
でオフすることはない。従って、Ｄ形ＮＭＯＳトランジ
スタＴ３１，Ｔ３２を介して高電圧電源ＶPPと低電圧電
源ＶCCとの間に常に電流パスが形成されることとなる。
高電圧電源ＶPPは外部から供給される電源であるので、
高電圧電源ＶPPから低電圧電源ＶCCに電流が流れたとし
ても高電圧電源ＶPPの電圧レベルは変動しない。
【０００８】ところが、近年のＥＰＲＯＭ等の半導体装
置ではデータ読み出し時の低電圧電源が下げられる傾向
にある。このような半導体装置では低電圧電源の電圧よ
りも高い電圧でないと動作しない回路部も存在する。そ
のため、半導体装置内に設けられた昇圧回路２０（図５
参照）により低電圧電源ＶCCが昇圧されて昇圧電源ＶU
が生成され、半導体装置では電圧値が異なる高電圧電源
ＶPP，低電圧電源ＶCC及び昇圧電源ＶU の３つの電源を
扱うことになる。各電源ＶPP，ＶCCの電圧は、例えば１
２ボルト，３ボルトであり、昇圧電源ＶU の電圧は例え
ば３〜６ボルトである。
置ではデータ読み出し時の低電圧電源が下げられる傾向
にある。このような半導体装置では低電圧電源の電圧よ
りも高い電圧でないと動作しない回路部も存在する。そ
のため、半導体装置内に設けられた昇圧回路２０（図５
参照）により低電圧電源ＶCCが昇圧されて昇圧電源ＶU
が生成され、半導体装置では電圧値が異なる高電圧電源
ＶPP，低電圧電源ＶCC及び昇圧電源ＶU の３つの電源を
扱うことになる。各電源ＶPP，ＶCCの電圧は、例えば１
２ボルト，３ボルトであり、昇圧電源ＶU の電圧は例え
ば３〜６ボルトである。
【０００９】このような半導体装置において上記のよう
な電源切換回路を用いて低電圧電源ＶCC、高電圧電源Ｖ
PP又は昇圧電源ＶU を切り換えるとする。すると、昇圧
電源ＶU を使用電源として切り換えたときに高電圧電源
ＶPPから昇圧電源ＶU に電流が流れたり、昇圧電源ＶU
から低電圧電源ＶCCに電流が流れたりする。その結果、
昇圧電源ＶU の電圧レベルが上昇又は低下してしまう。
な電源切換回路を用いて低電圧電源ＶCC、高電圧電源Ｖ
PP又は昇圧電源ＶU を切り換えるとする。すると、昇圧
電源ＶU を使用電源として切り換えたときに高電圧電源
ＶPPから昇圧電源ＶU に電流が流れたり、昇圧電源ＶU
から低電圧電源ＶCCに電流が流れたりする。その結果、
昇圧電源ＶU の電圧レベルが上昇又は低下してしまう。
【００１０】従って、図５に示すメモリセル２１を駆動
するには、電源切換回路１０の電源ＶPP，ＶCCに対して
バッファ２２が設けられ、昇圧回路２０から出力される
昇圧電源ＶU に対してバッファ２３が設けられる。メモ
リセル２１のコントロールゲートは各バッファ２２，２
３から延びるワード線に接続されている。各バッファ２
２，２３にはアドレスデータをデコードしたデコード信
号がそれぞれ入力されるとともに、図示しない制御装置
から制御信号がそれぞれ入力されている。各バッファ２
２，２３は制御信号に基づいていずれか一方のみが選択
される。非選択のバッファの出力はハイインピーダンス
状態となる。そして、選択されたバッファに対応する電
源の電圧がメモリセル２１のコントロールゲートに印加
され、メモリセル２１が駆動される。
するには、電源切換回路１０の電源ＶPP，ＶCCに対して
バッファ２２が設けられ、昇圧回路２０から出力される
昇圧電源ＶU に対してバッファ２３が設けられる。メモ
リセル２１のコントロールゲートは各バッファ２２，２
３から延びるワード線に接続されている。各バッファ２
２，２３にはアドレスデータをデコードしたデコード信
号がそれぞれ入力されるとともに、図示しない制御装置
から制御信号がそれぞれ入力されている。各バッファ２
２，２３は制御信号に基づいていずれか一方のみが選択
される。非選択のバッファの出力はハイインピーダンス
状態となる。そして、選択されたバッファに対応する電
源の電圧がメモリセル２１のコントロールゲートに印加
され、メモリセル２１が駆動される。
【００１１】ところが、２つのバッファ２２，２３が必
要になるため、半導体装置の集積度が低下するという問
題が発生する。本発明は上記問題点を解決するためにな
されたものであって、その目的は、電流パスが形成され
にくく、電圧降下のない電源切り換えができる電源切換
回路を提供することにある。
要になるため、半導体装置の集積度が低下するという問
題が発生する。本発明は上記問題点を解決するためにな
されたものであって、その目的は、電流パスが形成され
にくく、電圧降下のない電源切り換えができる電源切換
回路を提供することにある。
【００１２】
【課題を解決するための手段】図１は本発明の一態様を
示す原理説明図である。電源切換回路はエンハンスメン
ト形ＰチャネルＭＯＳトランジスタＴ１，Ｔ３と、デプ
レッション形ＮチャネルＭＯＳトランジスタＴ２，Ｔ４
とで構成されている。トランジスタＴ１，Ｔ３の各ソー
スは各電源Ｖ１，Ｖ２にそれぞれ接続され、各バックゲ
ートは各ドレインにそれぞれ接続されている。トランジ
スタＴ２，Ｔ４の各ドレインはトランジスタＴ１，Ｔ３
の各ドレインにそれぞれ接続され、各ソースは互いに接
続されている。
示す原理説明図である。電源切換回路はエンハンスメン
ト形ＰチャネルＭＯＳトランジスタＴ１，Ｔ３と、デプ
レッション形ＮチャネルＭＯＳトランジスタＴ２，Ｔ４
とで構成されている。トランジスタＴ１，Ｔ３の各ソー
スは各電源Ｖ１，Ｖ２にそれぞれ接続され、各バックゲ
ートは各ドレインにそれぞれ接続されている。トランジ
スタＴ２，Ｔ４の各ドレインはトランジスタＴ１，Ｔ３
の各ドレインにそれぞれ接続され、各ソースは互いに接
続されている。
【００１３】選択する電源に対応するエンハンスメント
形ＰチャネルＭＯＳトランジスタのゲートには接地レベ
ルの制御信号を印加するとともに、選択する電源に対応
するデプレッション形ＮチャネルＭＯＳトランジスタの
ゲートには選択する電源の電圧レベル以上の電圧レベル
の制御信号を印加する。選択しない電源に対応するエン
ハンスメント形ＰチャネルＭＯＳトランジスタのゲート
には選択する電源の電圧レベル以上の電圧レベルの制御
信号を印加するとともに、選択しない電源に対応するデ
プレッション形ＮチャネルＭＯＳトランジスタのゲート
には接地レベルの制御信号を印加する。
形ＰチャネルＭＯＳトランジスタのゲートには接地レベ
ルの制御信号を印加するとともに、選択する電源に対応
するデプレッション形ＮチャネルＭＯＳトランジスタの
ゲートには選択する電源の電圧レベル以上の電圧レベル
の制御信号を印加する。選択しない電源に対応するエン
ハンスメント形ＰチャネルＭＯＳトランジスタのゲート
には選択する電源の電圧レベル以上の電圧レベルの制御
信号を印加するとともに、選択しない電源に対応するデ
プレッション形ＮチャネルＭＯＳトランジスタのゲート
には接地レベルの制御信号を印加する。
【００１４】
【作用】本発明によれば、選択する電源に対応するエン
ハンスメント形ＰチャネルＭＯＳトランジスタ及びデプ
レッション形ＮチャネルＭＯＳトランジスタがオンし、
選択した電源が使用電源として出力される。この使用電
源はエンハンスメント形ＰチャネルＭＯＳトランジスタ
及びデプレッション形ＮＭＯＳトランジスタを介して出
力されるので、選択した電源からの電圧レベルの低下が
ない。一方、選択しない電源に対応するエンハンスメン
ト形ＰチャネルＭＯＳトランジスタはゲート電圧がバッ
クゲートの電圧以上となるので、オフする。選択しない
電源に対応するデプレッション形ＮチャネルＭＯＳトラ
ンジスタのコンダクタンスが小さくなる。そのため、選
択する電源及び他の電源間での電流パスが形成されず、
電圧降下のない電源切り換えが行える。
ハンスメント形ＰチャネルＭＯＳトランジスタ及びデプ
レッション形ＮチャネルＭＯＳトランジスタがオンし、
選択した電源が使用電源として出力される。この使用電
源はエンハンスメント形ＰチャネルＭＯＳトランジスタ
及びデプレッション形ＮＭＯＳトランジスタを介して出
力されるので、選択した電源からの電圧レベルの低下が
ない。一方、選択しない電源に対応するエンハンスメン
ト形ＰチャネルＭＯＳトランジスタはゲート電圧がバッ
クゲートの電圧以上となるので、オフする。選択しない
電源に対応するデプレッション形ＮチャネルＭＯＳトラ
ンジスタのコンダクタンスが小さくなる。そのため、選
択する電源及び他の電源間での電流パスが形成されず、
電圧降下のない電源切り換えが行える。
【００１５】
【実施例】以下、本発明を具体化した一実施例を図２に
従って説明する。尚、説明の便宜上、図４と同様の構成
については同一の符号を付してその説明を一部省略す
る。
従って説明する。尚、説明の便宜上、図４と同様の構成
については同一の符号を付してその説明を一部省略す
る。
【００１６】図２に示すように、ワンチップで構成され
たＥＰＲＯＭ１上には電源切換回路２と、一対のレベル
変換回路１２ａ，１２ｂとが設けられている。電源切換
回路２には電圧値が異なる複数（本実施例では３つ）の
電源ＶA ，ＶB ，ＶCCが供給されている。各電源ＶA ，
ＶB ，ＶCCの電圧は、例えば１２ボルト，５ボルト，３
ボルトである。
たＥＰＲＯＭ１上には電源切換回路２と、一対のレベル
変換回路１２ａ，１２ｂとが設けられている。電源切換
回路２には電圧値が異なる複数（本実施例では３つ）の
電源ＶA ，ＶB ，ＶCCが供給されている。各電源ＶA ，
ＶB ，ＶCCの電圧は、例えば１２ボルト，５ボルト，３
ボルトである。
【００１７】電源切換回路２はエンハンスメント形Ｐチ
ャネルＭＯＳトランジスタＴ５，Ｔ７，Ｔ９と、デプレ
ッション形ＮチャネルＭＯＳトランジスタＴ６，Ｔ８，
Ｔ１０とで構成されている。以下、エンハンスメント形
ＰチャネルＭＯＳトランジスタは単にＰＭＯＳトランジ
スタといい、エンハンスメント形ＮチャネルＭＯＳトラ
ンジスタは単にＮＭＯＳトランジスタという。また、デ
プレッション形ＮチャネルＭＯＳトランジスタはＤ形Ｎ
ＭＯＳトランジスタという。
ャネルＭＯＳトランジスタＴ５，Ｔ７，Ｔ９と、デプレ
ッション形ＮチャネルＭＯＳトランジスタＴ６，Ｔ８，
Ｔ１０とで構成されている。以下、エンハンスメント形
ＰチャネルＭＯＳトランジスタは単にＰＭＯＳトランジ
スタといい、エンハンスメント形ＮチャネルＭＯＳトラ
ンジスタは単にＮＭＯＳトランジスタという。また、デ
プレッション形ＮチャネルＭＯＳトランジスタはＤ形Ｎ
ＭＯＳトランジスタという。
【００１８】ＰＭＯＳトランジスタＴ５，Ｔ７，Ｔ９の
各ソースは各電源ＶA ，ＶB ，ＶCCにそれぞれ接続さ
れ、各バックゲートは各ドレインにそれぞれ接続されて
いる。Ｄ形ＮＭＯＳトランジスタＴ６，Ｔ８，Ｔ１０の
各ドレインはＰＭＯＳトランジスタＴ５，Ｔ７，Ｔ９の
各ドレインにそれぞれ接続され、各ソースは互いに接続
されている。
各ソースは各電源ＶA ，ＶB ，ＶCCにそれぞれ接続さ
れ、各バックゲートは各ドレインにそれぞれ接続されて
いる。Ｄ形ＮＭＯＳトランジスタＴ６，Ｔ８，Ｔ１０の
各ドレインはＰＭＯＳトランジスタＴ５，Ｔ７，Ｔ９の
各ドレインにそれぞれ接続され、各ソースは互いに接続
されている。
【００１９】Ｄ形ＮＭＯＳトランジスタＴ６及びＰＭＯ
ＳトランジスタＴ７の各ゲートには制御信号φＡのレベ
ルを変換するためのレベル変換回路１２ａが接続されて
いる。Ｄ形ＮＭＯＳトランジスタＴ８及びＰＭＯＳトラ
ンジスタＴ５，Ｔ９の各ゲートには制御信号φＢのレベ
ルを変換するためのレベル変換回路１２ｂが接続されて
いる。Ｄ形ＮＭＯＳトランジスタＴ１０のゲートには制
御信号φＣが印加されている。なお、制御信号φＡ，φ
Ｂ，φＣの論理振幅は低電圧電源ＶCCのレベルから接地
ＶSSのレベルまでとなっている。制御信号φＡ，φＢ，
φＣはいずれか１つの制御信号がＨ（ＶCC）レベルであ
ると、他の２つ制御信号はＬ（ＶSS）レベルとなる。
ＳトランジスタＴ７の各ゲートには制御信号φＡのレベ
ルを変換するためのレベル変換回路１２ａが接続されて
いる。Ｄ形ＮＭＯＳトランジスタＴ８及びＰＭＯＳトラ
ンジスタＴ５，Ｔ９の各ゲートには制御信号φＢのレベ
ルを変換するためのレベル変換回路１２ｂが接続されて
いる。Ｄ形ＮＭＯＳトランジスタＴ１０のゲートには制
御信号φＣが印加されている。なお、制御信号φＡ，φ
Ｂ，φＣの論理振幅は低電圧電源ＶCCのレベルから接地
ＶSSのレベルまでとなっている。制御信号φＡ，φＢ，
φＣはいずれか１つの制御信号がＨ（ＶCC）レベルであ
ると、他の２つ制御信号はＬ（ＶSS）レベルとなる。
【００２０】各レベル変換回路１２ａ，１２ｂは図４に
示すレベル変換回路１２と同様の構成であるため、同一
の素子については同一番号に符号ａ，ｂを付して説明す
る。レベル変換回路１２ａのインバータ１３ａには制御
信号φＡが印加されている。ＰＭＯＳトランジスタＴ１
２ａ，Ｔ１４ａの各ソースは電源ＶA に接続されてい
る。インバータ１４ａの出力端子は前記トランジスタＴ
６，Ｔ７の各ゲートに接続されている。レベル変換回路
１２ｂのインバータ１３ｂには制御信号φＢが印加され
ている。ＰＭＯＳトランジスタＴ１２ｂ，Ｔ１４ｂの各
ソースは電源ＶBに接続されている。インバータ１４ｂ
の出力端子は前記トランジスタＴ５，Ｔ８，Ｔ９の各ゲ
ートに接続されている。
示すレベル変換回路１２と同様の構成であるため、同一
の素子については同一番号に符号ａ，ｂを付して説明す
る。レベル変換回路１２ａのインバータ１３ａには制御
信号φＡが印加されている。ＰＭＯＳトランジスタＴ１
２ａ，Ｔ１４ａの各ソースは電源ＶA に接続されてい
る。インバータ１４ａの出力端子は前記トランジスタＴ
６，Ｔ７の各ゲートに接続されている。レベル変換回路
１２ｂのインバータ１３ｂには制御信号φＢが印加され
ている。ＰＭＯＳトランジスタＴ１２ｂ，Ｔ１４ｂの各
ソースは電源ＶBに接続されている。インバータ１４ｂ
の出力端子は前記トランジスタＴ５，Ｔ８，Ｔ９の各ゲ
ートに接続されている。
【００２１】このように構成されたＥＰＲＯＭ１におい
て、電源ＶA を選択する場合には、制御信号φＡがＨ
（ＶCC）レベルにされ、制御信号φＢ，φＣが共にＬ
（ＶSS）レベルにされる。
て、電源ＶA を選択する場合には、制御信号φＡがＨ
（ＶCC）レベルにされ、制御信号φＢ，φＣが共にＬ
（ＶSS）レベルにされる。
【００２２】すると、レベル変換回路１２ａのインバー
タ１３ａの出力はＬ（ＶSS）レベルとなり、トランジス
タＴ１２ａがオンしてインバータ１４ａの出力はＨ（Ｖ
A ）レベルとなる。ＰＭＯＳトランジスタＴ１４ａはオ
フし、ノードＮ２の電位はＬ（ＶSS）レベルに保持され
る。
タ１３ａの出力はＬ（ＶSS）レベルとなり、トランジス
タＴ１２ａがオンしてインバータ１４ａの出力はＨ（Ｖ
A ）レベルとなる。ＰＭＯＳトランジスタＴ１４ａはオ
フし、ノードＮ２の電位はＬ（ＶSS）レベルに保持され
る。
【００２３】レベル変換回路１２ｂのインバータ１３ｂ
の出力はＨ（ＶCC）レベルとなり、トランジスタＴ１３
ｂがオンしてインバータ１４ｂの出力はＬ（ＶSS）レベ
ルとなる。ＰＭＯＳトランジスタＴ１４ｂはオンし、ノ
ードＮ３の電位はＨ（ＶB ）レベルに保持される。
の出力はＨ（ＶCC）レベルとなり、トランジスタＴ１３
ｂがオンしてインバータ１４ｂの出力はＬ（ＶSS）レベ
ルとなる。ＰＭＯＳトランジスタＴ１４ｂはオンし、ノ
ードＮ３の電位はＨ（ＶB ）レベルに保持される。
【００２４】従って、Ｄ形ＮＭＯＳトランジスタＴ６の
コンダクタンスが増大し、ＰＭＯＳトランジスタＴ５が
オンする。その結果、電源ＶA は電圧レベルが低下する
ことなく、ＰＭＯＳトランジスタＴ５及びＤ形ＮＭＯＳ
トランジスタＴ６を介して使用電源Ｖｘとして出力され
る。
コンダクタンスが増大し、ＰＭＯＳトランジスタＴ５が
オンする。その結果、電源ＶA は電圧レベルが低下する
ことなく、ＰＭＯＳトランジスタＴ５及びＤ形ＮＭＯＳ
トランジスタＴ６を介して使用電源Ｖｘとして出力され
る。
【００２５】このとき、Ｄ形ＮＭＯＳトランジスタＴ８
のコンダクタンスが非常に小さくなる。ＰＭＯＳトラン
ジスタＴ７のゲート及びバックゲートには電源ＶA が印
加されるので、ＰＭＯＳトランジスタＴ７はオフする。
従って、電源ＶA と電源ＶBとの間に電流パスが形成さ
れることはない。
のコンダクタンスが非常に小さくなる。ＰＭＯＳトラン
ジスタＴ７のゲート及びバックゲートには電源ＶA が印
加されるので、ＰＭＯＳトランジスタＴ７はオフする。
従って、電源ＶA と電源ＶBとの間に電流パスが形成さ
れることはない。
【００２６】また、このとき、ＰＭＯＳトランジスタＴ
９がオンし、Ｄ形ＮＭＯＳトランジスタＴ１０のコンダ
クタンスが非常に小さくなる。電源ＶA と電源ＶCCとの
間に電流パスが形成されるが、電源ＶA は外部からの供
給電源であるので、電源ＶAの電圧降下はない。
９がオンし、Ｄ形ＮＭＯＳトランジスタＴ１０のコンダ
クタンスが非常に小さくなる。電源ＶA と電源ＶCCとの
間に電流パスが形成されるが、電源ＶA は外部からの供
給電源であるので、電源ＶAの電圧降下はない。
【００２７】また、電源ＶB を選択する場合には、制御
信号φＢがＨ（ＶCC）レベルにされ、制御信号φＡ，φ
Ｃが共にＬ（ＶSS）レベルにされる。すると、レベル変
換回路１２ａのインバータ１３ａの出力はＨ（ＶCC）レ
ベルとなり、トランジスタＴ１３ａがオンしてインバー
タ１４ａの出力はＬ（ＶSS）レベルとなる。ＰＭＯＳト
ランジスタＴ１４ａはオンし、ノードＮ２の電位はＨ
（ＶA ）レベルに保持される。
信号φＢがＨ（ＶCC）レベルにされ、制御信号φＡ，φ
Ｃが共にＬ（ＶSS）レベルにされる。すると、レベル変
換回路１２ａのインバータ１３ａの出力はＨ（ＶCC）レ
ベルとなり、トランジスタＴ１３ａがオンしてインバー
タ１４ａの出力はＬ（ＶSS）レベルとなる。ＰＭＯＳト
ランジスタＴ１４ａはオンし、ノードＮ２の電位はＨ
（ＶA ）レベルに保持される。
【００２８】レベル変換回路１２ｂのインバータ１３ｂ
の出力はＬ（ＶSS）レベルとなり、トランジスタＴ１２
ｂがオンしてインバータ１４ｂの出力はＨ（ＶB ）レベ
ルとなる。ＰＭＯＳトランジスタＴ１４ｂはオフし、ノ
ードＮ３の電位はＬ（ＶSS）レベルに保持される。
の出力はＬ（ＶSS）レベルとなり、トランジスタＴ１２
ｂがオンしてインバータ１４ｂの出力はＨ（ＶB ）レベ
ルとなる。ＰＭＯＳトランジスタＴ１４ｂはオフし、ノ
ードＮ３の電位はＬ（ＶSS）レベルに保持される。
【００２９】従って、Ｄ形ＮＭＯＳトランジスタＴ８の
コンダクタンスが増大し、ＰＭＯＳトランジスタＴ７が
オンする。その結果、電源ＶB は電圧レベルが低下する
ことなく、ＰＭＯＳトランジスタＴ７及びＤ形ＮＭＯＳ
トランジスタＴ８を介して使用電源Ｖｘとして出力され
る。
コンダクタンスが増大し、ＰＭＯＳトランジスタＴ７が
オンする。その結果、電源ＶB は電圧レベルが低下する
ことなく、ＰＭＯＳトランジスタＴ７及びＤ形ＮＭＯＳ
トランジスタＴ８を介して使用電源Ｖｘとして出力され
る。
【００３０】このとき、Ｄ形ＮＭＯＳトランジスタＴ
８，Ｔ１０のコンダクタンスが非常に小さくなる。ＰＭ
ＯＳトランジスタＴ７，Ｔ９のゲート及びバックゲート
には電源ＶB が印加されるので、ＰＭＯＳトランジスタ
Ｔ７，Ｔ９はオフする。従って、電源ＶB と電源ＶA と
の間、及び電源ＶB と電源ＶCCとの間に電流パスが形成
されることはなく、電源ＶB の電圧降下はない。
８，Ｔ１０のコンダクタンスが非常に小さくなる。ＰＭ
ＯＳトランジスタＴ７，Ｔ９のゲート及びバックゲート
には電源ＶB が印加されるので、ＰＭＯＳトランジスタ
Ｔ７，Ｔ９はオフする。従って、電源ＶB と電源ＶA と
の間、及び電源ＶB と電源ＶCCとの間に電流パスが形成
されることはなく、電源ＶB の電圧降下はない。
【００３１】さらに、電源ＶCCを選択する場合には、制
御信号φＣがＨ（ＶCC）レベルにされ、制御信号φＡ，
φＢが共にＬ（ＶSS）レベルにされる。すると、レベル
変換回路１２ａのインバータ１３ａの出力はＨ（ＶCC）
レベルとなり、トランジスタＴ１３ａがオンしてインバ
ータ１４ａの出力はＬ（ＶSS）レベルとなる。ＰＭＯＳ
トランジスタＴ１４ａはオンし、ノードＮ２の電位はＨ
（ＶA ）レベルに保持される。
御信号φＣがＨ（ＶCC）レベルにされ、制御信号φＡ，
φＢが共にＬ（ＶSS）レベルにされる。すると、レベル
変換回路１２ａのインバータ１３ａの出力はＨ（ＶCC）
レベルとなり、トランジスタＴ１３ａがオンしてインバ
ータ１４ａの出力はＬ（ＶSS）レベルとなる。ＰＭＯＳ
トランジスタＴ１４ａはオンし、ノードＮ２の電位はＨ
（ＶA ）レベルに保持される。
【００３２】レベル変換回路１２ｂのインバータ１３ｂ
の出力はＨ（ＶCC）レベルとなり、トランジスタＴ１３
ｂがオンしてインバータ１４ｂの出力はＬ（ＶSS）レベ
ルとなる。ＰＭＯＳトランジスタＴ１４ｂはオンし、ノ
ードＮ３の電位はＨ（ＶB ）レベルに保持される。
の出力はＨ（ＶCC）レベルとなり、トランジスタＴ１３
ｂがオンしてインバータ１４ｂの出力はＬ（ＶSS）レベ
ルとなる。ＰＭＯＳトランジスタＴ１４ｂはオンし、ノ
ードＮ３の電位はＨ（ＶB ）レベルに保持される。
【００３３】従って、Ｄ形ＮＭＯＳトランジスタＴ１０
のコンダクタンスが増大し、ＰＭＯＳトランジスタＴ９
がオンする。その結果、電源ＶCCは電圧レベルが低下す
ることなく、ＰＭＯＳトランジスタＴ９及びＤ形ＮＭＯ
ＳトランジスタＴ１０を介して使用電源Ｖｘとして出力
される。
のコンダクタンスが増大し、ＰＭＯＳトランジスタＴ９
がオンする。その結果、電源ＶCCは電圧レベルが低下す
ることなく、ＰＭＯＳトランジスタＴ９及びＤ形ＮＭＯ
ＳトランジスタＴ１０を介して使用電源Ｖｘとして出力
される。
【００３４】このとき、電源ＶA とＶCCとの間、及び電
源ＶB とＶCCとの間に電流パスが形成されるが、Ｄ形Ｎ
ＭＯＳトランジスタＴ６，Ｔ８のコンダクタンスが非常
に小さいので、電源ＶCCの電圧変動はほとんどない。
源ＶB とＶCCとの間に電流パスが形成されるが、Ｄ形Ｎ
ＭＯＳトランジスタＴ６，Ｔ８のコンダクタンスが非常
に小さいので、電源ＶCCの電圧変動はほとんどない。
【００３５】このように、本実施例では、中間の電圧レ
ベルである電源ＶB を使用電源として選択する際、電源
ＶB ，ＶA 間、及び電源ＶB ，ＶCC間に電流パスが形成
されることがない。このため、電圧降下のない電源切り
換えを行うことができる。
ベルである電源ＶB を使用電源として選択する際、電源
ＶB ，ＶA 間、及び電源ＶB ，ＶCC間に電流パスが形成
されることがない。このため、電圧降下のない電源切り
換えを行うことができる。
【００３６】次に、別の実施例を図３に従って説明す
る。本実施例はＥＰＲＯＭ１内に設けた昇圧回路（図示
略）により電源ＶCCを昇圧して中間の電圧レベルである
電源ＶB を生成した例である。なお、説明の便宜上、図
２と同様の構成については同一の符号を付して説明を一
部省略する。
る。本実施例はＥＰＲＯＭ１内に設けた昇圧回路（図示
略）により電源ＶCCを昇圧して中間の電圧レベルである
電源ＶB を生成した例である。なお、説明の便宜上、図
２と同様の構成については同一の符号を付して説明を一
部省略する。
【００３７】電源切換回路２のＤ形ＮＭＯＳトランジス
タＴ８及びＰＭＯＳトランジスタＴ５，Ｔ９の各ゲート
には制御信号φＢのレベルを変換するためのレベル変換
回路１５が接続されている。レベル変換回路１５はイン
バータ１６、ＰＭＯＳトランジスタＴ２０，Ｔ２２及び
ＮＭＯＳトランジスタＴ２１，Ｔ２３で構成されてい
る。
タＴ８及びＰＭＯＳトランジスタＴ５，Ｔ９の各ゲート
には制御信号φＢのレベルを変換するためのレベル変換
回路１５が接続されている。レベル変換回路１５はイン
バータ１６、ＰＭＯＳトランジスタＴ２０，Ｔ２２及び
ＮＭＯＳトランジスタＴ２１，Ｔ２３で構成されてい
る。
【００３８】ＰＭＯＳトランジスタＴ２０のソースは電
源ＶB に接続され、そのドレインはＮＭＯＳトランジス
タＴ２１のドレインに接続されている。ＮＭＯＳトラン
ジスタＴ２１のソースは接地ＶSSに接続され、ゲートに
は前記制御信号φＢが印加されている。ＰＭＯＳトラン
ジスタＴ２２のソースは電源ＶB に接続され、そのゲー
トはインバータ１６の出力端子に接続されている。ＮＭ
ＯＳトランジスタＴ２３のドレインはＰＭＯＳトランジ
スタＴ２２のドレインに接続され、そのソースは接地Ｖ
SSに接続されている。ＮＭＯＳトランジスタＴ２３のゲ
ートはインバータ１６を介して前記制御信号φＢを反転
した信号が印加されている。ＰＭＯＳ及びＮＭＯＳトラ
ンジスタＴ２２，Ｔ２３間のノードＮ４は前記Ｄ形ＮＭ
ＯＳトランジスタＴ８及びＰＭＯＳトランジスタＴ５，
Ｔ９の各ゲートに接続されている。
源ＶB に接続され、そのドレインはＮＭＯＳトランジス
タＴ２１のドレインに接続されている。ＮＭＯＳトラン
ジスタＴ２１のソースは接地ＶSSに接続され、ゲートに
は前記制御信号φＢが印加されている。ＰＭＯＳトラン
ジスタＴ２２のソースは電源ＶB に接続され、そのゲー
トはインバータ１６の出力端子に接続されている。ＮＭ
ＯＳトランジスタＴ２３のドレインはＰＭＯＳトランジ
スタＴ２２のドレインに接続され、そのソースは接地Ｖ
SSに接続されている。ＮＭＯＳトランジスタＴ２３のゲ
ートはインバータ１６を介して前記制御信号φＢを反転
した信号が印加されている。ＰＭＯＳ及びＮＭＯＳトラ
ンジスタＴ２２，Ｔ２３間のノードＮ４は前記Ｄ形ＮＭ
ＯＳトランジスタＴ８及びＰＭＯＳトランジスタＴ５，
Ｔ９の各ゲートに接続されている。
【００３９】従って、電源ＶB の非選択状態において制
御信号φＢがＬ（ＶSS）レベルにされると、インバータ
１６の出力はＨ（ＶCC）レベルとなり、ＮＭＯＳトラン
ジスタＴ２３はオンしてノードＮ４はＬ（ＶSS）レベル
となる。このとき、ＰＭＯＳトランジスタＴ２０はオン
してノードＮ５がＨ（ＶB ）レベルとなり、ＰＭＯＳト
ランジスタＴ２２はオフしてノードＮ４はＬレベルに保
持される。また、電源ＶB の選択状態において制御信号
φＢがＨ（ＶCC）レベルにされると、インバータ１６の
出力はＬ（ＶSS）レベルとなり、ＮＭＯＳトランジスタ
Ｔ２３はオフする。一方、ＮＭＯＳトランジスタＴ２１
はオンしてノードＮ５がＬ（ＶSS）レベルとなり、ＰＭ
ＯＳトランジスタＴ２２がオンする。従って、ノードＮ
４はＨ（ＶB ）レベルとなる。このとき、ＰＭＯＳトラ
ンジスタＴ２０はオフしてノードＮ５がＬ（ＶSS）レベ
ルに保持される。
御信号φＢがＬ（ＶSS）レベルにされると、インバータ
１６の出力はＨ（ＶCC）レベルとなり、ＮＭＯＳトラン
ジスタＴ２３はオンしてノードＮ４はＬ（ＶSS）レベル
となる。このとき、ＰＭＯＳトランジスタＴ２０はオン
してノードＮ５がＨ（ＶB ）レベルとなり、ＰＭＯＳト
ランジスタＴ２２はオフしてノードＮ４はＬレベルに保
持される。また、電源ＶB の選択状態において制御信号
φＢがＨ（ＶCC）レベルにされると、インバータ１６の
出力はＬ（ＶSS）レベルとなり、ＮＭＯＳトランジスタ
Ｔ２３はオフする。一方、ＮＭＯＳトランジスタＴ２１
はオンしてノードＮ５がＬ（ＶSS）レベルとなり、ＰＭ
ＯＳトランジスタＴ２２がオンする。従って、ノードＮ
４はＨ（ＶB ）レベルとなる。このとき、ＰＭＯＳトラ
ンジスタＴ２０はオフしてノードＮ５がＬ（ＶSS）レベ
ルに保持される。
【００４０】さて、本実施例においても前記実施例と同
様の作用効果があり、制御信号φＡ，φＢ，φＣの１つ
をＨとし、残りをＬ（ＶSS）レベルとすると、電源切換
回路２により電源ＶA ，ＶB ，ＶCCの１つを使用電源と
して選択できる。そして、電源ＶB を選択する場合、電
源ＶB ，ＶA 間、及び電源ＶB ，ＶCC間に電流パスが形
成されない。そのため、昇圧された電源ＶB であっても
電圧降下を抑制することができる。従って、従来では図
５に示すように昇圧回路に対して必要であったバッファ
２３を省略することができ、ＥＰＲＯＭ１の集積度の低
下を低減することができる。
様の作用効果があり、制御信号φＡ，φＢ，φＣの１つ
をＨとし、残りをＬ（ＶSS）レベルとすると、電源切換
回路２により電源ＶA ，ＶB ，ＶCCの１つを使用電源と
して選択できる。そして、電源ＶB を選択する場合、電
源ＶB ，ＶA 間、及び電源ＶB ，ＶCC間に電流パスが形
成されない。そのため、昇圧された電源ＶB であっても
電圧降下を抑制することができる。従って、従来では図
５に示すように昇圧回路に対して必要であったバッファ
２３を省略することができ、ＥＰＲＯＭ１の集積度の低
下を低減することができる。
【００４１】また、前記実施例のレベル変換回路１２ｂ
では制御信号φＢがＬ（ＶSS）レベルである電源ＶB の
非選択状態において、ＰＭＯＳトランジスタＴ１４ｂ及
びインバータ１３ｂのＰＭＯＳトランジスタを介して電
源ＶB から接地ＶSSへの電流パスが形成される。ところ
が、本実施例のレベル変換回路１５では電源ＶB の選択
又は非選択状態において電源ＶB から接地ＶSSへの電流
パスが形成されることがなく、昇圧された電源ＶB の電
圧降下を抑制することができる。
では制御信号φＢがＬ（ＶSS）レベルである電源ＶB の
非選択状態において、ＰＭＯＳトランジスタＴ１４ｂ及
びインバータ１３ｂのＰＭＯＳトランジスタを介して電
源ＶB から接地ＶSSへの電流パスが形成される。ところ
が、本実施例のレベル変換回路１５では電源ＶB の選択
又は非選択状態において電源ＶB から接地ＶSSへの電流
パスが形成されることがなく、昇圧された電源ＶB の電
圧降下を抑制することができる。
【００４２】なお、本実施例では電圧値の異なる３つの
電源から１つを使用電源として選択するようにしたが、
電圧値の異なる２つ以上の電源から１つを使用電源とし
て選択するようにしてもよい。
電源から１つを使用電源として選択するようにしたが、
電圧値の異なる２つ以上の電源から１つを使用電源とし
て選択するようにしてもよい。
【００４３】また、本実施例の電源切換回路を、例え
ば、アナログ−デジタル変換器、デジタル−アナログ変
換器、又はオペアンプ等のアナログ回路に具体化しても
よい。
ば、アナログ−デジタル変換器、デジタル−アナログ変
換器、又はオペアンプ等のアナログ回路に具体化しても
よい。
【００４４】
【発明の効果】以上詳述したように、本発明によれば、
電流パスが形成されにくく、電圧降下のない電源切り換
えができる優れた効果がある。
電流パスが形成されにくく、電圧降下のない電源切り換
えができる優れた効果がある。
【図１】本発明の一態様を示す原理説明図である。
【図２】一実施例を示す回路図である。
【図３】別例を示す回路図である。
【図４】従来例を示す回路図である。
【図５】従来例を示すブロック図である。
Ｔ１，Ｔ３ エンハンスメント形ＰチャネルＭＯＳトラ
ンジスタ Ｔ２，Ｔ４ デプレッション形ＮチャネルＭＯＳトラン
ジスタ Ｖ１，Ｖ２ 電源
ンジスタ Ｔ２，Ｔ４ デプレッション形ＮチャネルＭＯＳトラン
ジスタ Ｖ１，Ｖ２ 電源
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/06 H01L 21/00 - 27/10 H02J 9/06
Claims (1)
- 【請求項１】 電圧値の異なる複数の電源（Ｖ１，Ｖ
２）に接続され、これら複数の電源（Ｖ１，Ｖ２）のう
ちいずれか１つを使用電源として選択する半導体装置の
電源切換回路において、 各ソースが各電源（Ｖ１，Ｖ２）にそれぞれ接続され、
かつ、各バックゲートがそのドレインにそれぞれ接続さ
れた複数のエンハンスメント形ＰチャネルＭＯＳトラン
ジスタ（Ｔ１，Ｔ３）と、 各ドレインが各エンハンスメント形ＰチャネルＭＯＳト
ランジスタ（Ｔ１，Ｔ３）のドレインにそれぞれ接続さ
れ、かつ、各ソースが互いに接続された複数のデプレッ
ション形ＮチャネルＭＯＳトランジスタ（Ｔ２，Ｔ４）
とを備え、 選択する電源に対応するエンハンスメント形Ｐチャネル
ＭＯＳトランジスタのゲートには接地レベルの制御信号
を印加するとともに、選択する電源に対応するデプレッ
ション形ＮチャネルＭＯＳトランジスタのゲートには選
択する電源の電圧レベル以上の電圧レベルの制御信号を
印加し、 選択しない電源に対応するエンハンスメント形Ｐチャネ
ルＭＯＳトランジスタのゲートには選択する電源の電圧
レベル以上の電圧レベルの制御信号を印加するととも
に、選択しない電源に対応するデプレッション形Ｎチャ
ネルＭＯＳトランジスタのゲートには接地レベルの制御
信号を印加するようにしたことを特徴とする半導体装置
の電源切換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7391893A JP3148454B2 (ja) | 1993-03-31 | 1993-03-31 | 半導体装置の電源切換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7391893A JP3148454B2 (ja) | 1993-03-31 | 1993-03-31 | 半導体装置の電源切換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06290593A JPH06290593A (ja) | 1994-10-18 |
| JP3148454B2 true JP3148454B2 (ja) | 2001-03-19 |
Family
ID=13532030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7391893A Expired - Fee Related JP3148454B2 (ja) | 1993-03-31 | 1993-03-31 | 半導体装置の電源切換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3148454B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7759823B2 (en) | 2006-08-11 | 2010-07-20 | Panasonic Corporation | Switching device |
| CN1979999B (zh) * | 2005-11-29 | 2011-03-30 | 上海贝岭股份有限公司 | 一种高压/低压电源切换电路 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009141640A (ja) | 2007-12-06 | 2009-06-25 | Seiko Instruments Inc | 電源切換回路 |
| JP5752974B2 (ja) * | 2011-03-30 | 2015-07-22 | 旭化成エレクトロニクス株式会社 | 電圧切り替え回路 |
| JP6686589B2 (ja) | 2016-03-22 | 2020-04-22 | セイコーエプソン株式会社 | 電源切換回路及び電子機器 |
| CN108183549A (zh) * | 2018-01-17 | 2018-06-19 | 上海贝岭股份有限公司 | 主电源和备用电源的自动切换电路 |
-
1993
- 1993-03-31 JP JP7391893A patent/JP3148454B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1979999B (zh) * | 2005-11-29 | 2011-03-30 | 上海贝岭股份有限公司 | 一种高压/低压电源切换电路 |
| US7759823B2 (en) | 2006-08-11 | 2010-07-20 | Panasonic Corporation | Switching device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06290593A (ja) | 1994-10-18 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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