JP2001102915A - レベルシフト回路及びそれを用いた信号線駆動回路 - Google Patents
レベルシフト回路及びそれを用いた信号線駆動回路Info
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Abstract
(57)【要約】
【課題】高耐圧トランジスタを使用せずに回路を構成で
き、低電力化及び高速化を達成できるレベルシフト回路
及びそれを用いた信号線駆動回路を提供する。 【解決手段】 電源電圧ＶPPの供給線と接地電位間に直
列接続されているｐＭＯＳトランジスタP11 ，P12 及び
ｎＭＯＳトランジスタN11 ，N12 によってレベルシフト
回路を構成し、P12 とN12 のゲートにＶPP/2程度のバイ
アス電圧を印加し、N11 のゲートに小振幅の入力信号Ｎ
INを印加し、P11 のゲートに駆動信号生成回路によって
生成した駆動信号ＰINを印加し、入力信号ＮINに応じ
て、大振幅の論理反転信号Ｖout を出力する。レベルシ
フト回路を構成する各トランジスタに印加される最大の
電圧は、ほぼ電源電圧ＶPPの半分程度であるので、高耐
圧構造を有するトランジスタを要せず、レベルシフト回
路動作時に定常電流の発生を防止でき、低消費電力化及
び動作の高速化を実現できる。
き、低電力化及び高速化を達成できるレベルシフト回路
及びそれを用いた信号線駆動回路を提供する。 【解決手段】 電源電圧ＶPPの供給線と接地電位間に直
列接続されているｐＭＯＳトランジスタP11 ，P12 及び
ｎＭＯＳトランジスタN11 ，N12 によってレベルシフト
回路を構成し、P12 とN12 のゲートにＶPP/2程度のバイ
アス電圧を印加し、N11 のゲートに小振幅の入力信号Ｎ
INを印加し、P11 のゲートに駆動信号生成回路によって
生成した駆動信号ＰINを印加し、入力信号ＮINに応じ
て、大振幅の論理反転信号Ｖout を出力する。レベルシ
フト回路を構成する各トランジスタに印加される最大の
電圧は、ほぼ電源電圧ＶPPの半分程度であるので、高耐
圧構造を有するトランジスタを要せず、レベルシフト回
路動作時に定常電流の発生を防止でき、低消費電力化及
び動作の高速化を実現できる。
Description
【０００１】
【発明の属する技術分野】本発明は、低振幅の入力信号
に応じて高振幅の出力信号を発生するレベルシフト回路
及びそれを用いて構成された信号線駆動回路に関するも
のである。
に応じて高振幅の出力信号を発生するレベルシフト回路
及びそれを用いて構成された信号線駆動回路に関するも
のである。
【０００２】
【従来の技術】信号線を所定の電圧レベルに駆動する信
号線駆動回路、例えば、不揮発性メモリのワード線を駆
動するワード線駆動回路において、デコーダからの低振
幅のデコード信号に基づいて選択ワード線を大振幅に駆
動する必要がある。このため、レベルシフト回路及び当
該レベルシフト回路を用いて構成された信号線駆動回路
には、ＭＯＳトランジスタの各電極間に高電圧がかか
る。通常、これらの回路は、高耐圧特性を有するＭＯＳ
トランジスタによって構成されている。
号線駆動回路、例えば、不揮発性メモリのワード線を駆
動するワード線駆動回路において、デコーダからの低振
幅のデコード信号に基づいて選択ワード線を大振幅に駆
動する必要がある。このため、レベルシフト回路及び当
該レベルシフト回路を用いて構成された信号線駆動回路
には、ＭＯＳトランジスタの各電極間に高電圧がかか
る。通常、これらの回路は、高耐圧特性を有するＭＯＳ
トランジスタによって構成されている。
【０００３】半導体基板上に通常のトランジスタの他
に、高耐圧トランジスタを形成する場合、トランジスタ
の種類の増加によって製造工程数が増加し、よって製造
コストが増加するため、これまでに、高耐圧構造のＭＯ
Ｓトランジスタを使用せずに、各トランジスタの電極間
に高電圧がかからないように、通常のＭＯＳトランジス
タでレベルシフト回路を構成する様々な試みがなされて
きた。
に、高耐圧トランジスタを形成する場合、トランジスタ
の種類の増加によって製造工程数が増加し、よって製造
コストが増加するため、これまでに、高耐圧構造のＭＯ
Ｓトランジスタを使用せずに、各トランジスタの電極間
に高電圧がかからないように、通常のＭＯＳトランジス
タでレベルシフト回路を構成する様々な試みがなされて
きた。
【０００４】例えば、特許文献である特開平８−１４８
９８８号公報には、このような高電圧レベルシフト回路
の一例が開示されている。図７に示すように、このレベ
ルシフト回路は、高電源電圧ＶPPと接地電位ＧＮＤとの
間に、負荷素子Ｌ１１として機能する抵抗素子Ｒ１１、
ゲートに高電圧ＶPPのほぼ半分の電圧ＶMPが印加された
ｐチャネルＭＯＳトランジスタ（以下、ｐＭＯＳトラン
ジスタという）Ｐ１２、ゲートに高電圧ＶPPのほぼ半分
の電圧ＶMNが印加されたｎチャネルＭＯＳトランジスタ
（以下、ｎＭＯＳトランジスタという）Ｎ１２と、ゲー
トに入力信号ＩＮ１が印加されたｎＭＯＳトランジスタ
Ｎ１１が直列接続された直列回路で構成されている。
９８８号公報には、このような高電圧レベルシフト回路
の一例が開示されている。図７に示すように、このレベ
ルシフト回路は、高電源電圧ＶPPと接地電位ＧＮＤとの
間に、負荷素子Ｌ１１として機能する抵抗素子Ｒ１１、
ゲートに高電圧ＶPPのほぼ半分の電圧ＶMPが印加された
ｐチャネルＭＯＳトランジスタ（以下、ｐＭＯＳトラン
ジスタという）Ｐ１２、ゲートに高電圧ＶPPのほぼ半分
の電圧ＶMNが印加されたｎチャネルＭＯＳトランジスタ
（以下、ｎＭＯＳトランジスタという）Ｎ１２と、ゲー
トに入力信号ＩＮ１が印加されたｎＭＯＳトランジスタ
Ｎ１１が直列接続された直列回路で構成されている。
【０００５】図８は、このレベルシフト回路の動作を示
す波形図である。図８において、ＶTPはｐＭＯＳトラン
ジスタＰ１２のしきい値電圧を示し、ＶTNはｎＭＯＳト
ランジスタＮ１２のしきい値電圧を示している。入力信
号ＩＮ１は、低電源電圧ＶDDで動作する回路により出力
される論理信号で、その振幅はＶDDであり、レベルシフ
ト回路の出力信号Ｖout の振幅はＶPPである。ここで、
例えば、ＶDDが３Ｖであり、ＶPPが１２Ｖである。図示
のように、入力信号ＩＮ１がローレベル（例えば、０
Ｖ）のとき、ｎＭＯＳトランジスタＮ１１が非導通状態
にあり、抵抗素子Ｒ１１とトランジスタＰ１２の接続中
点Ａの電位ＶA は抵抗素子Ｒ１１によってほぼＶPPレベ
ルに保持される。そして、（ＶPP−ＶMP）がトランジス
タＰ１２のしきい値電圧ＶTPより大きければ、即ち、
（ＶPP−ＶMP＞｜ＶTP｜）のとき、トランジスタＰ１２
が導通し、出力端子Ｔout からの出力電圧Ｖout がほぼ
ＶPPに保持される。トランジスタＮ１１とＮ１２との接
続点Ｂの電圧ＶB は、トランジスタＮ１２によって（Ｖ
MN−ＶTN）までプルアップされ安定する。
す波形図である。図８において、ＶTPはｐＭＯＳトラン
ジスタＰ１２のしきい値電圧を示し、ＶTNはｎＭＯＳト
ランジスタＮ１２のしきい値電圧を示している。入力信
号ＩＮ１は、低電源電圧ＶDDで動作する回路により出力
される論理信号で、その振幅はＶDDであり、レベルシフ
ト回路の出力信号Ｖout の振幅はＶPPである。ここで、
例えば、ＶDDが３Ｖであり、ＶPPが１２Ｖである。図示
のように、入力信号ＩＮ１がローレベル（例えば、０
Ｖ）のとき、ｎＭＯＳトランジスタＮ１１が非導通状態
にあり、抵抗素子Ｒ１１とトランジスタＰ１２の接続中
点Ａの電位ＶA は抵抗素子Ｒ１１によってほぼＶPPレベ
ルに保持される。そして、（ＶPP−ＶMP）がトランジス
タＰ１２のしきい値電圧ＶTPより大きければ、即ち、
（ＶPP−ＶMP＞｜ＶTP｜）のとき、トランジスタＰ１２
が導通し、出力端子Ｔout からの出力電圧Ｖout がほぼ
ＶPPに保持される。トランジスタＮ１１とＮ１２との接
続点Ｂの電圧ＶB は、トランジスタＮ１２によって（Ｖ
MN−ＶTN）までプルアップされ安定する。
【０００６】一方、入力信号ＩＮ１がハイレベル（例え
ば、ＶDD）のとき、トランジスタＮ１１が導通し、接続
点Ｂがローレベルに保持される。ＶMNがトランジスタＮ
１２のしきい値電圧ＶTNより高ければ、即ち（ＶMN＞Ｖ
TN）のとき、トランジスタＮ１２も導通し、出力端子Ｔ
out からの出力信号Ｖout がローレベル、例えば、０Ｖ
に保持される。
ば、ＶDD）のとき、トランジスタＮ１１が導通し、接続
点Ｂがローレベルに保持される。ＶMNがトランジスタＮ
１２のしきい値電圧ＶTNより高ければ、即ち（ＶMN＞Ｖ
TN）のとき、トランジスタＮ１２も導通し、出力端子Ｔ
out からの出力信号Ｖout がローレベル、例えば、０Ｖ
に保持される。
【０００７】上述したように、図７に示す従来のレベル
シフト回路によって、振幅がＶDDの入力信号ＩＮ１に応
じて、振幅がＶPPの大振幅の反転出力信号を得ることが
できる。抵抗素子Ｒ１１には、最大で（ＶPP−ＶMP−｜
ＶTP｜）の電圧が印加され、ｐＭＯＳトランジスタＰ１
２のドレイン−ソース間に最大で（ＶMP＋｜ＶTP｜）の
電圧が印加され、ｎＭＯＳトランジスタＮ１２のドレイ
ン−ソース間に最大で（ＶPP−ＶMN＋ＶTN）の電圧が印
加され、ｎＭＯＳトランジスタＮ１１のドレイン−ソー
ス間に最大で（ＶMN−ＶTN）の電圧が印加される。ここ
で、トランジスタＰ１２のしきい値電圧｜ＶTP｜＝１．
０Ｖ、トランジスタＮ１２のしきい値電圧ＶTN＝１．０
Ｖ、さらに、バイアス電圧ＶMP＝ＶMN＝ＶPP／２＝６Ｖ
に設定することによって、トランジスタＰ１２，Ｎ１２
のソース−ドレイン間の最大電圧は、ほぼ７Ｖである。
即ち、トランジスタＰ１２，Ｎ１２及びＮ１１の耐圧を
７Ｖ以上であれば、トランジスタが高電圧による損傷を
受けることなく、レベルシフト回路が正常に動作可能で
ある。
シフト回路によって、振幅がＶDDの入力信号ＩＮ１に応
じて、振幅がＶPPの大振幅の反転出力信号を得ることが
できる。抵抗素子Ｒ１１には、最大で（ＶPP−ＶMP−｜
ＶTP｜）の電圧が印加され、ｐＭＯＳトランジスタＰ１
２のドレイン−ソース間に最大で（ＶMP＋｜ＶTP｜）の
電圧が印加され、ｎＭＯＳトランジスタＮ１２のドレイ
ン−ソース間に最大で（ＶPP−ＶMN＋ＶTN）の電圧が印
加され、ｎＭＯＳトランジスタＮ１１のドレイン−ソー
ス間に最大で（ＶMN−ＶTN）の電圧が印加される。ここ
で、トランジスタＰ１２のしきい値電圧｜ＶTP｜＝１．
０Ｖ、トランジスタＮ１２のしきい値電圧ＶTN＝１．０
Ｖ、さらに、バイアス電圧ＶMP＝ＶMN＝ＶPP／２＝６Ｖ
に設定することによって、トランジスタＰ１２，Ｎ１２
のソース−ドレイン間の最大電圧は、ほぼ７Ｖである。
即ち、トランジスタＰ１２，Ｎ１２及びＮ１１の耐圧を
７Ｖ以上であれば、トランジスタが高電圧による損傷を
受けることなく、レベルシフト回路が正常に動作可能で
ある。
【０００８】上述したように、図７に示すレベルシフト
回路によって、３Ｖの振幅を持つ入力信号に応じて、約
１２Ｖの大振幅を持つ反転論理出力を得ることができ
る。しかも、レベルシフト回路を構成するトランジスタ
のソース−ドレイン間に印加される最大電圧は、出力最
大電圧ＶPPのほぼ半分で済むので、高耐圧構造のトラン
ジスタを使用せずにレベルシフト回路を構成することが
できる。
回路によって、３Ｖの振幅を持つ入力信号に応じて、約
１２Ｖの大振幅を持つ反転論理出力を得ることができ
る。しかも、レベルシフト回路を構成するトランジスタ
のソース−ドレイン間に印加される最大電圧は、出力最
大電圧ＶPPのほぼ半分で済むので、高耐圧構造のトラン
ジスタを使用せずにレベルシフト回路を構成することが
できる。
【０００９】
【発明が解決しようとする課題】ところで、上述した従
来のレベルシフト回路は、レシオ回路であり、トランジ
スタＮ１１が導通している間、抵抗素子Ｒ１１及び他の
トランジスタに定常的に貫通電流が流れる。このため、
出力端子Ｔout から取り出せる最大の電流値はｎＭＯＳ
トランジスタＮ１２，Ｎ１１を流れる電流と、抵抗素子
Ｒ１１とｐＭＯＳトランジスタＰ１２を流れる電流との
差分によってきまり、出力端子Ｔout からハイレベルの
信号Ｖout を出力するためには、レベルシフト回路に大
きな電流を流さなければならず、低消費電力化及び動作
の高速化には不利である。
来のレベルシフト回路は、レシオ回路であり、トランジ
スタＮ１１が導通している間、抵抗素子Ｒ１１及び他の
トランジスタに定常的に貫通電流が流れる。このため、
出力端子Ｔout から取り出せる最大の電流値はｎＭＯＳ
トランジスタＮ１２，Ｎ１１を流れる電流と、抵抗素子
Ｒ１１とｐＭＯＳトランジスタＰ１２を流れる電流との
差分によってきまり、出力端子Ｔout からハイレベルの
信号Ｖout を出力するためには、レベルシフト回路に大
きな電流を流さなければならず、低消費電力化及び動作
の高速化には不利である。
【００１０】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、高耐圧トランジスタを使用せず
に回路を構成でき、低消費電力及び高速化を達成できる
レベルシフト回路及びそれを用いた信号線駆動回路を提
供することにある。
のであり、その目的は、高耐圧トランジスタを使用せず
に回路を構成でき、低消費電力及び高速化を達成できる
レベルシフト回路及びそれを用いた信号線駆動回路を提
供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明のレベルシフト回路は、第１の振幅をもつ入
力信号に応じて、上記第１の振幅より大きい第２の振幅
をもつ信号を出力するレベルシフト回路であって、電源
電圧の供給線と出力端子との間に直列接続され、制御端
子にそれぞれ駆動信号と第１のバイアス電圧が印加され
る第１と第２の第１導電型絶縁ゲート型電界効果トラン
ジスタと、上記出力端子と基準電位との間に直列接続さ
れ、制御端子にそれぞれ第２のバイアス電圧と上記入力
信号が印加される第１と第２の第２導電型絶縁ゲート型
電界効果トランジスタと、上記入力信号に応じて、上記
第２の第２導電型絶縁ゲート型電界効果トランジスタが
導通するとき、上記第１の第１導電型絶縁ゲート型電界
効果トランジスタが非導通し、上記第２の第２導電型絶
縁ゲート型電界効果トランジスタが非導通のとき、上記
第１の第１導電型絶縁ゲート型電界効果トランジスタが
導通するように上記駆動信号を生成する駆動信号生成回
路とを有する。
め、本発明のレベルシフト回路は、第１の振幅をもつ入
力信号に応じて、上記第１の振幅より大きい第２の振幅
をもつ信号を出力するレベルシフト回路であって、電源
電圧の供給線と出力端子との間に直列接続され、制御端
子にそれぞれ駆動信号と第１のバイアス電圧が印加され
る第１と第２の第１導電型絶縁ゲート型電界効果トラン
ジスタと、上記出力端子と基準電位との間に直列接続さ
れ、制御端子にそれぞれ第２のバイアス電圧と上記入力
信号が印加される第１と第２の第２導電型絶縁ゲート型
電界効果トランジスタと、上記入力信号に応じて、上記
第２の第２導電型絶縁ゲート型電界効果トランジスタが
導通するとき、上記第１の第１導電型絶縁ゲート型電界
効果トランジスタが非導通し、上記第２の第２導電型絶
縁ゲート型電界効果トランジスタが非導通のとき、上記
第１の第１導電型絶縁ゲート型電界効果トランジスタが
導通するように上記駆動信号を生成する駆動信号生成回
路とを有する。
【００１２】また、本発明では、好適には、上記駆動信
号生成回路は、上記電源電圧の供給線と上記基準電位と
の間に直列接続されている第１と第２抵抗素子、及び第
３と第４の第２導電型絶縁ゲート型電界効果トランジス
タを有し、上記第３の第２導電型絶縁ゲート型電界効果
トランジスタの制御端子に上記第２のバイアス電圧が印
加され、上記第４の第２導電型絶縁ゲート型電界効果ト
ランジスタの制御端子に上記入力信号の論理反転信号が
印加され、上記第１と第２の抵抗素子の接続中点から、
上記駆動信号が出力される。
号生成回路は、上記電源電圧の供給線と上記基準電位と
の間に直列接続されている第１と第２抵抗素子、及び第
３と第４の第２導電型絶縁ゲート型電界効果トランジス
タを有し、上記第３の第２導電型絶縁ゲート型電界効果
トランジスタの制御端子に上記第２のバイアス電圧が印
加され、上記第４の第２導電型絶縁ゲート型電界効果ト
ランジスタの制御端子に上記入力信号の論理反転信号が
印加され、上記第１と第２の抵抗素子の接続中点から、
上記駆動信号が出力される。
【００１３】また、本発明の信号線駆動回路は、第１の
振幅をもつｍ個の入力信号に応じて、上記第１の振幅よ
り大きい第２の振幅でｍ本の信号線を駆動する信号線駆
動回路であって、上記ｍの入力信号のうち一の入力信号
に応じて、上記ｍ本の信号線のうち一の信号線を上記第
２の振幅で駆動するｍ個のレベルシフト回路と、上記ｍ
個のレベルシフト回路に駆動信号を供給する駆動信号生
成回路とを有し、上記レベルシフト回路は、電源電圧の
供給線と出力端子との間に直列接続され、制御端子にそ
れぞれ上記駆動信号と第１のバイアス電圧が印加される
第１と第２の第１導電型絶縁ゲート型電界効果トランジ
スタと、上記出力端子と基準電位との間に直列接続さ
れ、制御端子にそれぞれ第２のバイアス電圧と上記入力
信号が印加される第１と第２の第２導電型絶縁ゲート型
電界効果トランジスタと、を有し、上記駆動信号生成回
路は、上記入力信号に応じて、上記第２の第２導電型絶
縁ゲート型電界効果トランジスタが導通するとき、上記
第１の第１導電型絶縁ゲート型電界効果トランジスタが
非導通し、上記第２の第２導電型絶縁ゲート型電界効果
トランジスタが非導通のとき、上記第１の第１導電型絶
縁ゲート型電界効果トランジスタが導通するように上記
駆動信号を生成する。
振幅をもつｍ個の入力信号に応じて、上記第１の振幅よ
り大きい第２の振幅でｍ本の信号線を駆動する信号線駆
動回路であって、上記ｍの入力信号のうち一の入力信号
に応じて、上記ｍ本の信号線のうち一の信号線を上記第
２の振幅で駆動するｍ個のレベルシフト回路と、上記ｍ
個のレベルシフト回路に駆動信号を供給する駆動信号生
成回路とを有し、上記レベルシフト回路は、電源電圧の
供給線と出力端子との間に直列接続され、制御端子にそ
れぞれ上記駆動信号と第１のバイアス電圧が印加される
第１と第２の第１導電型絶縁ゲート型電界効果トランジ
スタと、上記出力端子と基準電位との間に直列接続さ
れ、制御端子にそれぞれ第２のバイアス電圧と上記入力
信号が印加される第１と第２の第２導電型絶縁ゲート型
電界効果トランジスタと、を有し、上記駆動信号生成回
路は、上記入力信号に応じて、上記第２の第２導電型絶
縁ゲート型電界効果トランジスタが導通するとき、上記
第１の第１導電型絶縁ゲート型電界効果トランジスタが
非導通し、上記第２の第２導電型絶縁ゲート型電界効果
トランジスタが非導通のとき、上記第１の第１導電型絶
縁ゲート型電界効果トランジスタが導通するように上記
駆動信号を生成する。
【００１４】さらに、本発明では、好適には、上記第１
及び第２のバイアス電圧は、それぞれ上記電源電圧のほ
ぼ半分の電圧に設定されている。
及び第２のバイアス電圧は、それぞれ上記電源電圧のほ
ぼ半分の電圧に設定されている。
【００１５】本発明によれば、レベルシフト回路は、電
源電圧の供給線と基準電位、例えば、接地電位との間に
直列接続されている第１と第２の第１導電型、例えば、
ｐチャネルトランジスタ、及び第１と第２の第２導電
型、例えば、ｎチャネルトランジスタによって構成され
ている。第２のｎチャネルトランジスタの制御端子に第
１の振幅をもつ入力信号が印加され、第１のｐチャネル
トランジスタの制御端子に、上記入力信号に応じた生成
した駆動信号が入力される。さらに、第２のｐチャネル
トランジスタと第１のｎチャネルトランジスタの制御端
子に、例えば、電源電圧の半分程度の電圧をバイアス電
圧としてそれぞれ印加される。第２のｐチャネルトラン
ジスタと第１のｎチャネルトランジスタの接続点によっ
て出力端子が形成される。
源電圧の供給線と基準電位、例えば、接地電位との間に
直列接続されている第１と第２の第１導電型、例えば、
ｐチャネルトランジスタ、及び第１と第２の第２導電
型、例えば、ｎチャネルトランジスタによって構成され
ている。第２のｎチャネルトランジスタの制御端子に第
１の振幅をもつ入力信号が印加され、第１のｐチャネル
トランジスタの制御端子に、上記入力信号に応じた生成
した駆動信号が入力される。さらに、第２のｐチャネル
トランジスタと第１のｎチャネルトランジスタの制御端
子に、例えば、電源電圧の半分程度の電圧をバイアス電
圧としてそれぞれ印加される。第２のｐチャネルトラン
ジスタと第１のｎチャネルトランジスタの接続点によっ
て出力端子が形成される。
【００１６】入力信号及び駆動信号に応じて、上記第１
のｐチャネルトランジスタと第２のｎチャネルトランジ
スタがそれぞれ導通／非導通状態が異なるように制御さ
れるので、第２のｎチャネルトランジスタが導通すると
き、第１のｐチャネルトランジスタが非導通し、出力信
号基準電位に保持され、一方、第１のｎチャネルトラン
ジスタが非導通のとき、第１のｐチャネルトランジスタ
が導通し、出力信号が電源電圧のレベルに保持される。
即ち、本発明のレベルシフト回路によって、第１の振幅
のをもつ入力信号に応じて、ほぼ電源電圧レベルの振幅
をもつ出力信号を得ることができる。さらに、第２のｐ
チャネルトランジスタ及び第１のｎチャネルトランジス
タの制御端子に印加されるバイアス電圧を適宜設定する
ことによって、例えば、電源電圧の半分程度に設定する
ことによって、それぞれのトランジスタに印加される最
大電圧は、何れも電源電圧の半分程度ですみ、高耐圧構
造のトランジスタを用いることなくレベルシフト回路を
構成できる。
のｐチャネルトランジスタと第２のｎチャネルトランジ
スタがそれぞれ導通／非導通状態が異なるように制御さ
れるので、第２のｎチャネルトランジスタが導通すると
き、第１のｐチャネルトランジスタが非導通し、出力信
号基準電位に保持され、一方、第１のｎチャネルトラン
ジスタが非導通のとき、第１のｐチャネルトランジスタ
が導通し、出力信号が電源電圧のレベルに保持される。
即ち、本発明のレベルシフト回路によって、第１の振幅
のをもつ入力信号に応じて、ほぼ電源電圧レベルの振幅
をもつ出力信号を得ることができる。さらに、第２のｐ
チャネルトランジスタ及び第１のｎチャネルトランジス
タの制御端子に印加されるバイアス電圧を適宜設定する
ことによって、例えば、電源電圧の半分程度に設定する
ことによって、それぞれのトランジスタに印加される最
大電圧は、何れも電源電圧の半分程度ですみ、高耐圧構
造のトランジスタを用いることなくレベルシフト回路を
構成できる。
【００１７】また、本発明のレベルシフト回路を複数用
いて、信号線駆動回路、例えば、不揮発性メモリのワー
ド線駆動回路を構成することによって、各レベルシフト
回路において、ワード線を駆動するとき定常の電流を発
生せず、低消費電力化及び高速化を実現できる。
いて、信号線駆動回路、例えば、不揮発性メモリのワー
ド線駆動回路を構成することによって、各レベルシフト
回路において、ワード線を駆動するとき定常の電流を発
生せず、低消費電力化及び高速化を実現できる。
【００１８】
【発明の実施の形態】第１実施形態 図１は本発明に係るレベルシフト回路の第１の実施形態
を示す回路図である。図示のように、本実施形態のレベ
ルシフト回路は、電源電圧ＶPPと接地電位ＧＮＤとの間
に直列接続されているｐＭＯＳトランジスタＰ１１，Ｐ
１２及びｎＭＯＳトランジスタＮ１２，Ｎ１１によって
構成されている。ｐＭＯＳトランジスタＰ１２及びｎＭ
ＯＳトランジスタＮ１２のゲートにそれぞれバイアス電
圧ＶMP及びＶMNが印加され、ｐＭＯＳトランジスタＰ１
１とｎＭＯＳトランジスタＮ１１のゲートにそれぞれ入
力信号ＰINとＮINが入力される。バイアス電圧ＶMP及び
ＶMNは、例えば、電源電圧ＶPPの半分程度の電圧であ
る。入力信号ＰINは、例えば、ＶPPまたはＶMPの何れか
のレベルをとる駆動信号であり、入力信号ＮINは、接地
電位ＧＮＤ（０Ｖ）とＶMNの何れかのレベルをとる論理
信号である。ここで、一例として、ＶPPは、例えば、１
２Ｖであり、バイアス電圧ＶMP及びＶMNは、例えば、Ｖ
PP／２＝６Ｖである。
を示す回路図である。図示のように、本実施形態のレベ
ルシフト回路は、電源電圧ＶPPと接地電位ＧＮＤとの間
に直列接続されているｐＭＯＳトランジスタＰ１１，Ｐ
１２及びｎＭＯＳトランジスタＮ１２，Ｎ１１によって
構成されている。ｐＭＯＳトランジスタＰ１２及びｎＭ
ＯＳトランジスタＮ１２のゲートにそれぞれバイアス電
圧ＶMP及びＶMNが印加され、ｐＭＯＳトランジスタＰ１
１とｎＭＯＳトランジスタＮ１１のゲートにそれぞれ入
力信号ＰINとＮINが入力される。バイアス電圧ＶMP及び
ＶMNは、例えば、電源電圧ＶPPの半分程度の電圧であ
る。入力信号ＰINは、例えば、ＶPPまたはＶMPの何れか
のレベルをとる駆動信号であり、入力信号ＮINは、接地
電位ＧＮＤ（０Ｖ）とＶMNの何れかのレベルをとる論理
信号である。ここで、一例として、ＶPPは、例えば、１
２Ｖであり、バイアス電圧ＶMP及びＶMNは、例えば、Ｖ
PP／２＝６Ｖである。
【００１９】図２は、入力信号ＰIN、ＮIN、トランジス
タＰ１１とＰ１２との接続点Ａの電圧ＶA 、トランジス
タＮ１１とＮ１２との接続点Ｂの電圧ＶB 、及び出力端
子Ｔout からの出力信号Ｖout の波形を示している。以
下、図１及び図２を参照しつつ、本実施形態のレベルシ
フト回路の動作について説明する。
タＰ１１とＰ１２との接続点Ａの電圧ＶA 、トランジス
タＮ１１とＮ１２との接続点Ｂの電圧ＶB 、及び出力端
子Ｔout からの出力信号Ｖout の波形を示している。以
下、図１及び図２を参照しつつ、本実施形態のレベルシ
フト回路の動作について説明する。
【００２０】図示のように、時間Ｔ１において、入力信
号ＮINがローレベル、例えば、接地電位ＧＮＤに保持さ
れ、これに応じて、入力信号ＰINがＶMPレベルに保持さ
れる。このため、トランジスタＮ１１が非導通状態にあ
る。ここで、トランジスタＰ１１，Ｐ１２のしきい値電
圧をともにＶTPとし、トランジスタＮ１１とＮ１２のし
きい値電圧をともにＶTNとする。（ＶPP−ＶMP）がトラ
ンジスタＰ１１のしきい値電圧より高い場合、即ち、
（ＶPP−ＶMP＞｜ＶTP｜）のとき、トランジスタＰ１１
が導通し、接続点ＡがほぼＶPPにプルアップされる。こ
のため、トランジスタＰ１２も導通し、出力端子Ｔout
からの出力電圧Ｖout がほぼＶPPに保持される。トラン
ジスタＮ１１とＮ１２との接続点Ｂの電圧ＶB は、トラ
ンジスタＮ１２によって（ＶMN−ＶTN）までプルアップ
され安定する。
号ＮINがローレベル、例えば、接地電位ＧＮＤに保持さ
れ、これに応じて、入力信号ＰINがＶMPレベルに保持さ
れる。このため、トランジスタＮ１１が非導通状態にあ
る。ここで、トランジスタＰ１１，Ｐ１２のしきい値電
圧をともにＶTPとし、トランジスタＮ１１とＮ１２のし
きい値電圧をともにＶTNとする。（ＶPP−ＶMP）がトラ
ンジスタＰ１１のしきい値電圧より高い場合、即ち、
（ＶPP−ＶMP＞｜ＶTP｜）のとき、トランジスタＰ１１
が導通し、接続点ＡがほぼＶPPにプルアップされる。こ
のため、トランジスタＰ１２も導通し、出力端子Ｔout
からの出力電圧Ｖout がほぼＶPPに保持される。トラン
ジスタＮ１１とＮ１２との接続点Ｂの電圧ＶB は、トラ
ンジスタＮ１２によって（ＶMN−ＶTN）までプルアップ
され安定する。
【００２１】次に、時間Ｔ２において、入力信号ＮINが
ハイレベル、例えば、ＶMNに保持され、これに応じて入
力信号ＰINがほぼＶPPに保持される。このため、トラン
ジスタＮ１１が導通し、接続点Ｂはほぼ接地電位ＧＮＤ
に保持され、さらに、トランジスタＮ１２も導通し、出
力端子Ｔout もほぼ接地電位ＧＮＤに保持される。トラ
ンジスタＰ１１のゲート−ソース間電圧差がほぼ０Ｖで
あるので、トランジスタＰ１１が非導通状態に保持さ
れ、接続点Ａは、トランジスタＰ１２によって、ほぼ
（ＶMP＋｜ＶTP｜）レベルに保持される。
ハイレベル、例えば、ＶMNに保持され、これに応じて入
力信号ＰINがほぼＶPPに保持される。このため、トラン
ジスタＮ１１が導通し、接続点Ｂはほぼ接地電位ＧＮＤ
に保持され、さらに、トランジスタＮ１２も導通し、出
力端子Ｔout もほぼ接地電位ＧＮＤに保持される。トラ
ンジスタＰ１１のゲート−ソース間電圧差がほぼ０Ｖで
あるので、トランジスタＰ１１が非導通状態に保持さ
れ、接続点Ａは、トランジスタＰ１２によって、ほぼ
（ＶMP＋｜ＶTP｜）レベルに保持される。
【００２２】上述したように、本実施形態のレベルシフ
ト回路によって、小振幅、例えば、ＶMNの振幅を持つ入
力信号ＮINに応じて、大振幅ＶPPの論理反転信号を得る
ことができる。さらに、ｎＭＯＳトランジスタＮ１１及
びＮ１２が導通するとき、ｐＭＯＳトランジスタＰ１１
とＰ１２が非導通状態に保持され、逆に、ｐＭＯＳトラ
ンジスタＰ１１とＰ１２が導通するとき、ｎＭＯＳトラ
ンジスタＮ１１とＮ１２が非導通状態に保持されるの
で、レベルシフト回路に定常電流を流れることなく、消
費電力の低減を実現でき、かつ高速化を実現できる。
ト回路によって、小振幅、例えば、ＶMNの振幅を持つ入
力信号ＮINに応じて、大振幅ＶPPの論理反転信号を得る
ことができる。さらに、ｎＭＯＳトランジスタＮ１１及
びＮ１２が導通するとき、ｐＭＯＳトランジスタＰ１１
とＰ１２が非導通状態に保持され、逆に、ｐＭＯＳトラ
ンジスタＰ１１とＰ１２が導通するとき、ｎＭＯＳトラ
ンジスタＮ１１とＮ１２が非導通状態に保持されるの
で、レベルシフト回路に定常電流を流れることなく、消
費電力の低減を実現でき、かつ高速化を実現できる。
【００２３】図１に示すレベルシフト回路において、ｐ
ＭＯＳトランジスタＰ１１のドレイン−ソース間に最大
で（ＶPP−ＶMP−｜ＶTP｜）の電圧が印加され、ｐＭＯ
ＳトランジスタＰ１２のドレイン−ソース間に最大で
（ＶMP＋｜ＶTP｜）の電圧が印加され、また、ｎＭＯＳ
トランジスタＮ１２のドレイン−ソース間に最大で（Ｖ
PP−ＶMN＋ＶTN）の電圧が印加され、ｎＭＯＳトランジ
スタＮ１１のドレイン−ソース間には、最大で（ＶMN−
ＶTN）の電圧が印加される。ここで、トランジスタＰ１
１とＰ１２のしきい値電圧｜ＶTP｜＝１．０Ｖ、トラン
ジスタＮ１１とＮ１２のしきい値電圧ＶTN＝１．０Ｖ、
さらに、バイアス電圧ＶMP＝ＶMN＝ＶPP／２＝６Ｖに設
定することによって、トランジスタＰ１１，Ｐ１２，Ｎ
１１及びＮ１２のソース−ドレイン間の最大電圧は、約
７Ｖである。即ち、トランジスタＰ１１，Ｐ１２，Ｎ１
１及びＮ１２の耐圧を７Ｖ以上であれば、トランジスタ
が高電圧による損傷を受けることなく、レベルシフト回
路が正常に動作可能である。
ＭＯＳトランジスタＰ１１のドレイン−ソース間に最大
で（ＶPP−ＶMP−｜ＶTP｜）の電圧が印加され、ｐＭＯ
ＳトランジスタＰ１２のドレイン−ソース間に最大で
（ＶMP＋｜ＶTP｜）の電圧が印加され、また、ｎＭＯＳ
トランジスタＮ１２のドレイン−ソース間に最大で（Ｖ
PP−ＶMN＋ＶTN）の電圧が印加され、ｎＭＯＳトランジ
スタＮ１１のドレイン−ソース間には、最大で（ＶMN−
ＶTN）の電圧が印加される。ここで、トランジスタＰ１
１とＰ１２のしきい値電圧｜ＶTP｜＝１．０Ｖ、トラン
ジスタＮ１１とＮ１２のしきい値電圧ＶTN＝１．０Ｖ、
さらに、バイアス電圧ＶMP＝ＶMN＝ＶPP／２＝６Ｖに設
定することによって、トランジスタＰ１１，Ｐ１２，Ｎ
１１及びＮ１２のソース−ドレイン間の最大電圧は、約
７Ｖである。即ち、トランジスタＰ１１，Ｐ１２，Ｎ１
１及びＮ１２の耐圧を７Ｖ以上であれば、トランジスタ
が高電圧による損傷を受けることなく、レベルシフト回
路が正常に動作可能である。
【００２４】なお、図２に示す波形例では、入力信号Ｎ
INは、振幅ＶMNを有し、ＰINは、振幅（ＶPP−ＶMP）を
有するが、これらの入力信号がさらに小振幅を有する論
理信号でもよい。例えば、入力信号ＮINが電源電圧ＶCC
が３Ｖの論理回路の論理出力信号としてレベルシフト回
路に供給することができる。この場合、入力信号ＮINに
応じて、駆動信号ＰINを発生する回路が必要である。図
３は、駆動信号ＰINを発生する駆動信号生成回路を示し
ている。
INは、振幅ＶMNを有し、ＰINは、振幅（ＶPP−ＶMP）を
有するが、これらの入力信号がさらに小振幅を有する論
理信号でもよい。例えば、入力信号ＮINが電源電圧ＶCC
が３Ｖの論理回路の論理出力信号としてレベルシフト回
路に供給することができる。この場合、入力信号ＮINに
応じて、駆動信号ＰINを発生する回路が必要である。図
３は、駆動信号ＰINを発生する駆動信号生成回路を示し
ている。
【００２５】図３に示すように、駆動信号生成回路は、
電源電圧ＶPPと接地電位ＧＮＤとの間に直列接続されて
いる抵抗素子Ｒ１，Ｒ２及びｎＭＯＳトランジスタＮ２
１，Ｎ２２によって構成されている。トランジスタＮ２
１のゲートにバイアス電圧ＶMNが印加され、トランジス
タＮ２２のゲートに制御信号ＳC が印加されている。抵
抗素子Ｒ１とＲ２の接続点Ｔp から信号ＰINが出力され
る。なお、バイアス電圧ＶMNは、例えば、電源電圧ＶPP
の半分程度の電圧である。制御信号ＳC が、例えば、図
２に示す入力信号ＮINの論理反転信号である。即ち、入
力信号ＮINがハイレベルのとき、制御信号ＳC がローレ
ベル、例えば、０Ｖに保持され、入力信号ＮINがローレ
ベルのとき、制御信号ＳC がハイレベル、例えば、トラ
ンジスタＮ２２のしきい値電圧より高いレベルの電圧に
保持される。
電源電圧ＶPPと接地電位ＧＮＤとの間に直列接続されて
いる抵抗素子Ｒ１，Ｒ２及びｎＭＯＳトランジスタＮ２
１，Ｎ２２によって構成されている。トランジスタＮ２
１のゲートにバイアス電圧ＶMNが印加され、トランジス
タＮ２２のゲートに制御信号ＳC が印加されている。抵
抗素子Ｒ１とＲ２の接続点Ｔp から信号ＰINが出力され
る。なお、バイアス電圧ＶMNは、例えば、電源電圧ＶPP
の半分程度の電圧である。制御信号ＳC が、例えば、図
２に示す入力信号ＮINの論理反転信号である。即ち、入
力信号ＮINがハイレベルのとき、制御信号ＳC がローレ
ベル、例えば、０Ｖに保持され、入力信号ＮINがローレ
ベルのとき、制御信号ＳC がハイレベル、例えば、トラ
ンジスタＮ２２のしきい値電圧より高いレベルの電圧に
保持される。
【００２６】図４は、図３に示す駆動信号生成回路の動
作を示す波形図である。以下、図４を参照しつつ、駆動
信号生成回路の動作を説明する。入力信号ＮINがローレ
ベルのとき、制御信号C がハイレベルにあり、トランジ
スタＮ２２が導通し、トランジスタＮ２１とＮ２２との
接続点Ｂ２がほぼ接地電位ＧＮＤに保持されるので、ト
ランジスタＮ２１も導通する。このため、抵抗素子Ｒ２
とトランジスタＮ２１との接続点Ｂ１もほぼ接地電位Ｇ
ＮＤに保持される。このとき、端子Ｔp の出力信号ＰIN
は、抵抗素子Ｒ１とＲ２の抵抗比によって決定される。
即ち、図３に示す駆動信号生成回路は、レシオ回路であ
る。一方、入力信号ＮINがハイレベルのとき、制御信号
ＳC がローレベルに保持され、トランジスタＮ２２が非
導通状態に保持される。このとき、抵抗素子Ｒ１とＲ２
に電流が流れない。端子Ｔp からほぼＶPPレベルの信号
ＰINが出力される。
作を示す波形図である。以下、図４を参照しつつ、駆動
信号生成回路の動作を説明する。入力信号ＮINがローレ
ベルのとき、制御信号C がハイレベルにあり、トランジ
スタＮ２２が導通し、トランジスタＮ２１とＮ２２との
接続点Ｂ２がほぼ接地電位ＧＮＤに保持されるので、ト
ランジスタＮ２１も導通する。このため、抵抗素子Ｒ２
とトランジスタＮ２１との接続点Ｂ１もほぼ接地電位Ｇ
ＮＤに保持される。このとき、端子Ｔp の出力信号ＰIN
は、抵抗素子Ｒ１とＲ２の抵抗比によって決定される。
即ち、図３に示す駆動信号生成回路は、レシオ回路であ
る。一方、入力信号ＮINがハイレベルのとき、制御信号
ＳC がローレベルに保持され、トランジスタＮ２２が非
導通状態に保持される。このとき、抵抗素子Ｒ１とＲ２
に電流が流れない。端子Ｔp からほぼＶPPレベルの信号
ＰINが出力される。
【００２７】抵抗素子Ｒ１とＲ２の抵抗値を適宜設定す
ることによって、トランジスタＮ２１とＮ２２が導通す
るときの端子Ｔp の出力信号ＰINの電圧レベルを設定で
きる。例えば、信号ＰINのレベルが、（ＶPP−｜Ｖ
TP｜）より低いレベルＶp に設定することができる。な
お、ここで、ＶTPは、図１に示すｐＭＯＳトランジスタ
Ｐ１１のしきい値電圧である。制御信号ＳC がハイレベ
ルのとき、出力端子Ｔp からＶp レベルを有する信号Ｐ
INが出力される。これに応じて、図１に示すレベルシフ
ト回路において、トランジスタＰ１１が導通し、さらに
トランジスタＰ１２も導通するので、レベルシフト回路
からほぼＶPPレベルの信号Ｖout が出力される。
ることによって、トランジスタＮ２１とＮ２２が導通す
るときの端子Ｔp の出力信号ＰINの電圧レベルを設定で
きる。例えば、信号ＰINのレベルが、（ＶPP−｜Ｖ
TP｜）より低いレベルＶp に設定することができる。な
お、ここで、ＶTPは、図１に示すｐＭＯＳトランジスタ
Ｐ１１のしきい値電圧である。制御信号ＳC がハイレベ
ルのとき、出力端子Ｔp からＶp レベルを有する信号Ｐ
INが出力される。これに応じて、図１に示すレベルシフ
ト回路において、トランジスタＰ１１が導通し、さらに
トランジスタＰ１２も導通するので、レベルシフト回路
からほぼＶPPレベルの信号Ｖout が出力される。
【００２８】以上説明したように、本実施形態のレベル
シフト回路によれば、小振幅の入力信号ＮIN及び駆動信
号生成回路によって生成した信号ＰINに応じて、大振幅
の論理反転信号Ｖout を出力することができる。レベル
シフト回路を構成する各トランジスタに印加される最大
の電圧は、ほぼ電源電圧ＶPPの半分程度であるので、高
耐圧構造を有するトランジスタを使用する必要がなく、
製造工程の増加によるコストアップを防止できる。さら
に、レベルシフト回路動作時に定常電流の発生を防止で
き、低消費電力化及び動作の高速化を容易に実現でき
る。
シフト回路によれば、小振幅の入力信号ＮIN及び駆動信
号生成回路によって生成した信号ＰINに応じて、大振幅
の論理反転信号Ｖout を出力することができる。レベル
シフト回路を構成する各トランジスタに印加される最大
の電圧は、ほぼ電源電圧ＶPPの半分程度であるので、高
耐圧構造を有するトランジスタを使用する必要がなく、
製造工程の増加によるコストアップを防止できる。さら
に、レベルシフト回路動作時に定常電流の発生を防止で
き、低消費電力化及び動作の高速化を容易に実現でき
る。
【００２９】なお、本実施形態の駆動信号生成回路で
は、トランジスタＮ２１とＮ２２がともに導通すると
き、抵抗素子Ｒ１，Ｒ２に定常電流が流れ、消費電流が
増加するが、以下の実施形態に示すように、レベルシフ
ト回路及び駆動信号生成回路によって、信号線駆動回路
を構成する場合には、多数のレベルシフト回路に対し
て、駆動信号生成回路を一つ配置すればよく、駆動信号
生成回路による消費電流の増加分は、信号線駆動回路全
体の消費電流に占める割合がわずかであり、本実施形態
のレベルシフト回路を採用することによって、信号線駆
動回路全体の消費電力の低減には有効である。
は、トランジスタＮ２１とＮ２２がともに導通すると
き、抵抗素子Ｒ１，Ｒ２に定常電流が流れ、消費電流が
増加するが、以下の実施形態に示すように、レベルシフ
ト回路及び駆動信号生成回路によって、信号線駆動回路
を構成する場合には、多数のレベルシフト回路に対し
て、駆動信号生成回路を一つ配置すればよく、駆動信号
生成回路による消費電流の増加分は、信号線駆動回路全
体の消費電流に占める割合がわずかであり、本実施形態
のレベルシフト回路を採用することによって、信号線駆
動回路全体の消費電力の低減には有効である。
【００３０】第２実施形態 図５は本発明の第２の実施形態を示す回路図であり、本
発明に係る信号線駆動回路の構成を示す回路図である。
図示のように、本実施形態の信号線駆動回路は、複数の
レベルシフト回路１０−１，１０−２，…，１０−ｎ
（ｎは自然数）と駆動信号生成回路２０によって構成さ
れている。レベルシフト回路１０−１，１０−２，…，
１０−ｎは、図１に示すレベルシフト回路によって構成
され、駆動信号生成回路２０は、図３に示す駆動信号生
成回路によって構成されている。
発明に係る信号線駆動回路の構成を示す回路図である。
図示のように、本実施形態の信号線駆動回路は、複数の
レベルシフト回路１０−１，１０−２，…，１０−ｎ
（ｎは自然数）と駆動信号生成回路２０によって構成さ
れている。レベルシフト回路１０−１，１０−２，…，
１０−ｎは、図１に示すレベルシフト回路によって構成
され、駆動信号生成回路２０は、図３に示す駆動信号生
成回路によって構成されている。
【００３１】本実施形態の信号線駆動回路は、例えば、
不揮発性メモリのワード線駆動回路のように、デコーダ
からの小振幅のデコード信号に応じて、ワード線を大振
幅で駆動する。図５に示すように、レベルシフト回路１
０−１，１０−２，…，１０−ｎは、それぞれ駆動信号
生成回路２０によって生成した駆動信号ＰIN及びデコー
ダ３０から出力された信号ＮIN1 ，ＮIN2 ，…，ＮINm
に応じて、複数のワード線ＷＬ１，ＷＬ２，…，ＷＬｍ
（ｍは自然数）のうち、選択されたワード線を大振幅で
駆動する。ここで、例えば、図示のように、デコーダ３
０は電源電圧ＶCCで動作し、出力されるデコード信号Ｎ
IN1 ，ＮIN2 ，…，ＮINm の振幅は、ＶCCである。一
方、レベルシフト回路１０−１，１０−２，…，１０−
ｎは、電源電圧ＶPPで動作し、デコード信号ＮIN1 ，Ｎ
IN2 ，…，ＮINm に応じて、選択ワード線を振幅ＶPPで
駆動する。電源電圧ＶCCは、例えば、３Ｖであり、電源
電圧ＶPPは、例えば、１２Ｖである。
不揮発性メモリのワード線駆動回路のように、デコーダ
からの小振幅のデコード信号に応じて、ワード線を大振
幅で駆動する。図５に示すように、レベルシフト回路１
０−１，１０−２，…，１０−ｎは、それぞれ駆動信号
生成回路２０によって生成した駆動信号ＰIN及びデコー
ダ３０から出力された信号ＮIN1 ，ＮIN2 ，…，ＮINm
に応じて、複数のワード線ＷＬ１，ＷＬ２，…，ＷＬｍ
（ｍは自然数）のうち、選択されたワード線を大振幅で
駆動する。ここで、例えば、図示のように、デコーダ３
０は電源電圧ＶCCで動作し、出力されるデコード信号Ｎ
IN1 ，ＮIN2 ，…，ＮINm の振幅は、ＶCCである。一
方、レベルシフト回路１０−１，１０−２，…，１０−
ｎは、電源電圧ＶPPで動作し、デコード信号ＮIN1 ，Ｎ
IN2 ，…，ＮINm に応じて、選択ワード線を振幅ＶPPで
駆動する。電源電圧ＶCCは、例えば、３Ｖであり、電源
電圧ＶPPは、例えば、１２Ｖである。
【００３２】駆動信号生成回路２０は、例えば、図３に
示す構成を有し、駆動制御信号ＳPに応じて、駆動信号
ＰINを生成し、レベルシフト回路１０−１，１０−２，
…，１０−ｎに供給する。デコーダ３０によって選択さ
れたワード線デコーダ３０は、入力されたアドレス信号
ＡＤＲに応じて、ワード線ＷＬ１，ＷＬ２，…，ＷＬｍ
を駆動するためのデコード信号ＮIN1 ，ＮIN2 ，…，Ｎ
INm を出力する。
示す構成を有し、駆動制御信号ＳPに応じて、駆動信号
ＰINを生成し、レベルシフト回路１０−１，１０−２，
…，１０−ｎに供給する。デコーダ３０によって選択さ
れたワード線デコーダ３０は、入力されたアドレス信号
ＡＤＲに応じて、ワード線ＷＬ１，ＷＬ２，…，ＷＬｍ
を駆動するためのデコード信号ＮIN1 ，ＮIN2 ，…，Ｎ
INm を出力する。
【００３３】デコード信号ＮIN1 ，ＮIN2 ，…，ＮINm
は通常、ハイレベル、例えば、ＶCCに保持され、アドレ
ス信号ＡＤＲに応じて選択されたデコード信号が活性化
され、ローレベル、例えば、０Ｖに設定される。駆動信
号生成回路２０に入力される駆動制御信号Ｓp は、例え
ば、プリチャージ信号のタイミングに応じて生成された
制御信号である。駆動制御信号Ｓp は、デコード信号Ｎ
IN1 ，ＮIN2 ，…，ＮINm とほぼ同じタイミングで活性
化される。通常、駆動制御信号Ｓp はハイレベル、例え
ば、ＶCCに保持され、何れかのデコード信号が活性化さ
れたとき、駆動制御信号Ｓp がローレベル、例えば、０
Ｖに保持される。
は通常、ハイレベル、例えば、ＶCCに保持され、アドレ
ス信号ＡＤＲに応じて選択されたデコード信号が活性化
され、ローレベル、例えば、０Ｖに設定される。駆動信
号生成回路２０に入力される駆動制御信号Ｓp は、例え
ば、プリチャージ信号のタイミングに応じて生成された
制御信号である。駆動制御信号Ｓp は、デコード信号Ｎ
IN1 ，ＮIN2 ，…，ＮINm とほぼ同じタイミングで活性
化される。通常、駆動制御信号Ｓp はハイレベル、例え
ば、ＶCCに保持され、何れかのデコード信号が活性化さ
れたとき、駆動制御信号Ｓp がローレベル、例えば、０
Ｖに保持される。
【００３４】駆動信号生成回路２０は、入力される駆動
制御信号Ｓp に応じて、駆動信号ＰINを生成する。駆動
制御信号Ｓp がハイレベルのとき、駆動信号ＰINがハイ
レベル、例えば、電源電圧ＶPPに保持され、駆動制御信
号Ｓp がローレベルのとき、駆動信号ＰINが（ＶPP−｜
ＶTP｜）より低いレベルＶp に保持される。なお、ここ
で、ＶTPは例えば、レベルシフト回路１０−１，１０−
２，…，１０−ｎを構成するｐＭＯＳトランジスタのし
きい値電圧である。
制御信号Ｓp に応じて、駆動信号ＰINを生成する。駆動
制御信号Ｓp がハイレベルのとき、駆動信号ＰINがハイ
レベル、例えば、電源電圧ＶPPに保持され、駆動制御信
号Ｓp がローレベルのとき、駆動信号ＰINが（ＶPP−｜
ＶTP｜）より低いレベルＶp に保持される。なお、ここ
で、ＶTPは例えば、レベルシフト回路１０−１，１０−
２，…，１０−ｎを構成するｐＭＯＳトランジスタのし
きい値電圧である。
【００３５】図６は、本実施形態の信号線駆動回路の動
作時の波形を示す波形図である。以下、図６を参照しつ
つ、本実施形態の信号線駆動回路の動作について説明す
る。まず、時間Ｔ１において、アドレス信号ＡＤＲの各
ビットが確定する。これとほぼ同時に、駆動制御信号Ｓ
p が電源電圧ＶCCレベルから０Ｖに切り換えられる。そ
れに従って、駆動信号生成回路２０の出力信号ＰINは、
電源電圧ＶPPから、それより低いレベルＶp に切り換え
られる。
作時の波形を示す波形図である。以下、図６を参照しつ
つ、本実施形態の信号線駆動回路の動作について説明す
る。まず、時間Ｔ１において、アドレス信号ＡＤＲの各
ビットが確定する。これとほぼ同時に、駆動制御信号Ｓ
p が電源電圧ＶCCレベルから０Ｖに切り換えられる。そ
れに従って、駆動信号生成回路２０の出力信号ＰINは、
電源電圧ＶPPから、それより低いレベルＶp に切り換え
られる。
【００３６】デコーダ３０において、確定したアドレス
信号ＡＤＲの各ビットに応じて、デコード信号が活性化
される。ここで、例えば、アドレス信号ＡＤＲに応じ
て、デコード信号ＮIN2 が選択される。図６に示すよう
に、アドレス信号ＡＤＲが確定した後、デコード信号Ｎ
IN2 がＶCCレベルから０Ｖに設定される。デコード信号
ＮIN2 以外のデコード信号がすべてハイレベル、例え
ば、ＶCCに保持される。
信号ＡＤＲの各ビットに応じて、デコード信号が活性化
される。ここで、例えば、アドレス信号ＡＤＲに応じ
て、デコード信号ＮIN2 が選択される。図６に示すよう
に、アドレス信号ＡＤＲが確定した後、デコード信号Ｎ
IN2 がＶCCレベルから０Ｖに設定される。デコード信号
ＮIN2 以外のデコード信号がすべてハイレベル、例え
ば、ＶCCに保持される。
【００３７】デコード信号ＮIN1 ，ＮIN2 ，…，ＮINm
に応じて、ワード線ＷＬ１，ＷＬ２，…，ＷＬｍのう
ち、ワード線ＷＬ２が活性化され、電源電圧ＶPPに駆動
される。それ以外の非選択ワード線はすべてローレベ
ル、例えば、０Ｖに保持される。
に応じて、ワード線ＷＬ１，ＷＬ２，…，ＷＬｍのう
ち、ワード線ＷＬ２が活性化され、電源電圧ＶPPに駆動
される。それ以外の非選択ワード線はすべてローレベ
ル、例えば、０Ｖに保持される。
【００３８】以上説明したように、本実施形態によれ
ば、複数のレベルシフト回路によって構成された信号線
駆動回路、例えば、ワード線駆動回路において、デコー
ダ３０からのデコード信号ＮIN1 ，ＮIN2 ，…，ＮINm
に応じて、ワード線ＷＬ１，ＷＬ２，…，ＷＬｍのう
ち、所定のワード線が選択され、それに対応するレベル
シフト回路によって電源電圧ＶPPに駆動される。即ち、
小振幅のデコード信号により、ワード線を大振幅に駆動
することができる。また、それぞれのレベルシフト回路
１０−１，１０−２，…，１０−ｎに駆動信号生成回路
２０によって生成された駆動信号ＰINが供給され、選択
されたデコード信号の活性化とほぼ同じタイミングで駆
動信号ＰINが活性化される。それぞれのレベルシフト回
路においては、ワード線を駆動するとき定常電流を流れ
ることなく、低消費電力を実現でき、さらに、レベルシ
フト回路を構成するトランジスタに印加される最大電圧
は、バイアス電圧を適宜設定することによって、電源電
圧ＶPPのほぼ半分程度に制限でき、高耐圧トランジスタ
を用いることなく、回路を構成できるので、製造コスト
の低減を実現できる。
ば、複数のレベルシフト回路によって構成された信号線
駆動回路、例えば、ワード線駆動回路において、デコー
ダ３０からのデコード信号ＮIN1 ，ＮIN2 ，…，ＮINm
に応じて、ワード線ＷＬ１，ＷＬ２，…，ＷＬｍのう
ち、所定のワード線が選択され、それに対応するレベル
シフト回路によって電源電圧ＶPPに駆動される。即ち、
小振幅のデコード信号により、ワード線を大振幅に駆動
することができる。また、それぞれのレベルシフト回路
１０−１，１０−２，…，１０−ｎに駆動信号生成回路
２０によって生成された駆動信号ＰINが供給され、選択
されたデコード信号の活性化とほぼ同じタイミングで駆
動信号ＰINが活性化される。それぞれのレベルシフト回
路においては、ワード線を駆動するとき定常電流を流れ
ることなく、低消費電力を実現でき、さらに、レベルシ
フト回路を構成するトランジスタに印加される最大電圧
は、バイアス電圧を適宜設定することによって、電源電
圧ＶPPのほぼ半分程度に制限でき、高耐圧トランジスタ
を用いることなく、回路を構成できるので、製造コスト
の低減を実現できる。
【００３９】
【発明の効果】以上説明したように、本発明のレベルシ
フト回路及びそれを用いた信号線駆動回路によれば、高
耐圧構造のトランジスタを使用することなく回路を構成
できるので、製造工程の増加によるコストアップを防止
できる。さらに、本発明のレベルシフト回路によれば、
動作時に定常電流を発生しないので、低消費電力化が図
れ、高速化を実現できる利点がある。
フト回路及びそれを用いた信号線駆動回路によれば、高
耐圧構造のトランジスタを使用することなく回路を構成
できるので、製造工程の増加によるコストアップを防止
できる。さらに、本発明のレベルシフト回路によれば、
動作時に定常電流を発生しないので、低消費電力化が図
れ、高速化を実現できる利点がある。
【図面の簡単な説明】
【図１】本発明に係るレベルシフト回路の一実施形態を
示す回路図である。
示す回路図である。
【図２】図１に示すレベルシフト回路の動作を示す波形
図である。
図である。
【図３】レベルシフト回路に駆動信号を供給する駆動信
号生成回路の波形図である。
号生成回路の波形図である。
【図４】図３に示す駆動信号生成回路の動作を示す波形
図である。
図である。
【図５】本発明のレベルシフト回路を用いた信号線駆動
回路を示す回路図である。
回路を示す回路図である。
【図６】信号線駆動回路の動作を示す波形図である。
【図７】従来のレベルシフト回路の一例を示す回路図で
ある。
ある。
【図８】従来のレベルシフト回路の動作を示す波形図で
ある。
ある。
１０−１，１０−２，…，１０−ｎ…レベルシフト回
路、２０…駆動信号生成回路、３０…デコーダ、Ｐ１
１，Ｐ１２…ｐＭＯＳトランジスタ、Ｎ１１，Ｎ１１
２，Ｎ２１，Ｎ２２…ｎＭＯＳトランジスタ、Ｒ１，Ｒ
２，Ｒ１１…抵抗素子、ＶCC…低電源電圧、ＶPP…高電
源電圧、ＧＮＤ…接地電位。
路、２０…駆動信号生成回路、３０…デコーダ、Ｐ１
１，Ｐ１２…ｐＭＯＳトランジスタ、Ｎ１１，Ｎ１１
２，Ｎ２１，Ｎ２２…ｎＭＯＳトランジスタ、Ｒ１，Ｒ
２，Ｒ１１…抵抗素子、ＶCC…低電源電圧、ＶPP…高電
源電圧、ＧＮＤ…接地電位。
Claims (7)
- 【請求項１】第１の振幅をもつ入力信号に応じて、上記
第１の振幅より大きい第２の振幅をもつ信号を出力する
レベルシフト回路であって、 電源電圧の供給線と出力端子との間に直列接続され、制
御端子にそれぞれ駆動信号と第１のバイアス電圧が印加
される第１と第２の第１導電型絶縁ゲート型電界効果ト
ランジスタと、 上記出力端子と基準電位との間に直列接続され、制御端
子にそれぞれ第２のバイアス電圧と上記入力信号が印加
される第１と第２の第２導電型絶縁ゲート型電界効果ト
ランジスタと、 上記入力信号に応じて、上記第２の第２導電型絶縁ゲー
ト型電界効果トランジスタが導通するとき、上記第１の
第１導電型絶縁ゲート型電界効果トランジスタが非導通
し、上記第２の第２導電型絶縁ゲート型電界効果トラン
ジスタが非導通のとき、上記第１の第１導電型絶縁ゲー
ト型電界効果トランジスタが導通するように上記駆動信
号を生成する駆動信号生成回路とを有するレベルシフト
回路。 - 【請求項２】上記駆動信号生成回路は、上記電源電圧の
供給線と上記基準電位との間に直列接続されている第１
と第２抵抗素子、及び第３と第４の第２導電型絶縁ゲー
ト型電界効果トランジスタを有し、 上記第３の第２導電型絶縁ゲート型電界効果トランジス
タの制御端子に上記第２のバイアス電圧が印加され、 上記第４の第２導電型絶縁ゲート型電界効果トランジス
タの制御端子に上記入力信号の論理反転信号が印加さ
れ、 上記第１と第２の抵抗素子の接続中点から、上記駆動信
号が出力される請求項１記載のレベルシフト回路。 - 【請求項３】上記第１のバイアス電圧は、上記電源電圧
のほぼ半分の電圧に設定されている請求項１記載のレベ
ルシフト回路。 - 【請求項４】上記第２のバイアス電圧は、上記電源電圧
のほぼ半分の電圧に設定されている請求項１記載のレベ
ルシフト回路。 - 【請求項５】第１の振幅をもつｍ個の入力信号に応じ
て、上記第１の振幅より大きい第２の振幅でｍ本の信号
線を駆動する信号線駆動回路であって、 上記ｍの入力信号のうち一の入力信号に応じて、上記ｍ
本の信号線のうち一の信号線を上記第２の振幅で駆動す
るｍ個のレベルシフト回路と、 上記ｍ個のレベルシフト回路に駆動信号を供給する駆動
信号生成回路とを有し、 上記レベルシフト回路は、電源電圧の供給線と出力端子
との間に直列接続され、制御端子にそれぞれ上記駆動信
号と第１のバイアス電圧が印加される第１と第２の第１
導電型絶縁ゲート型電界効果トランジスタと、 上記出力端子と基準電位との間に直列接続され、制御端
子にそれぞれ第２のバイアス電圧と上記入力信号が印加
される第１と第２の第２導電型絶縁ゲート型電界効果ト
ランジスタとを有し、 上記駆動信号生成回路は、上記入力信号に応じて、上記
第２の第２導電型絶縁ゲート型電界効果トランジスタが
導通するとき、上記第１の第１導電型絶縁ゲート型電界
効果トランジスタが非導通し、上記第２の第２導電型絶
縁ゲート型電界効果トランジスタが非導通のとき、上記
第１の第１導電型絶縁ゲート型電界効果トランジスタが
導通するように上記駆動信号を生成する信号線駆動回
路。 - 【請求項６】上記第１のバイアス電圧は、上記電源電圧
のほぼ半分の電圧に設定されている請求項５記載の信号
線駆動回路。 - 【請求項７】上記第２のバイアス電圧は、上記電源電圧
のほぼ半分の電圧に設定されている請求項５記載の信号
線駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27764499A JP2001102915A (ja) | 1999-09-29 | 1999-09-29 | レベルシフト回路及びそれを用いた信号線駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27764499A JP2001102915A (ja) | 1999-09-29 | 1999-09-29 | レベルシフト回路及びそれを用いた信号線駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001102915A true JP2001102915A (ja) | 2001-04-13 |
Family
ID=17586310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27764499A Pending JP2001102915A (ja) | 1999-09-29 | 1999-09-29 | レベルシフト回路及びそれを用いた信号線駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001102915A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009230805A (ja) * | 2008-03-24 | 2009-10-08 | Renesas Technology Corp | デコーダ回路 |
| JP2010515200A (ja) * | 2006-12-31 | 2010-05-06 | サンディスク・スリー・ディ・リミテッド・ライアビリティ・カンパニー | 可逆極性デコーダ回路および関連する方法 |
| JP2010232789A (ja) * | 2009-03-26 | 2010-10-14 | Seiko Epson Corp | 半導体集積回路、半導体集積回路の駆動方法、表示装置および電子機器 |
| JP2010286711A (ja) * | 2009-06-12 | 2010-12-24 | Seiko Epson Corp | 画素回路、及び電子機器 |
| CN103138741A (zh) * | 2013-01-25 | 2013-06-05 | 电子科技大学 | 一种超低功耗电平位移电路 |
| US8610470B2 (en) | 2008-12-10 | 2013-12-17 | Seiko Epson Corporation | Inverter circuit |
| CN110580930A (zh) * | 2018-06-11 | 2019-12-17 | 立锜科技股份有限公司 | 具有拟接地电位的内存电路 |
| CN113395063A (zh) * | 2020-03-13 | 2021-09-14 | 中芯国际集成电路制造(上海)有限公司 | 电平移位电路 |
-
1999
- 1999-09-29 JP JP27764499A patent/JP2001102915A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010515200A (ja) * | 2006-12-31 | 2010-05-06 | サンディスク・スリー・ディ・リミテッド・ライアビリティ・カンパニー | 可逆極性デコーダ回路および関連する方法 |
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| CN110580930B (zh) * | 2018-06-11 | 2021-05-28 | 立锜科技股份有限公司 | 具有拟接地电位的内存电路 |
| CN113395063A (zh) * | 2020-03-13 | 2021-09-14 | 中芯国际集成电路制造(上海)有限公司 | 电平移位电路 |
| CN113395063B (zh) * | 2020-03-13 | 2023-12-12 | 中芯国际集成电路制造(上海)有限公司 | 电平移位电路 |
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