KR100313258B1 - 구성트랜지스터에큰전위차를인가하지않고전위범위를단계적으로변경시키는복수의레벨시프트단을갖는레벨시프트회로 - Google Patents

구성트랜지스터에큰전위차를인가하지않고전위범위를단계적으로변경시키는복수의레벨시프트단을갖는레벨시프트회로 Download PDF

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Abstract

레벨 시프트 회로는 입력 노드 (N10) 와 출력 노드 (N11) 사이에서 직렬로 접속되어 출력 신호 (S13) 를 생성하는 복수의 레벨 시프트단 (10/11/12) 을 가지며, 제 1 레벨 시프트단 (10), 중간 레벨 시프트단 (11) 및 최종 레벨 시프트단 (12) 은 포지티브 전력 레벨 (VCC)과 접지 레벨 (GND) 사이에서 변화하는 입력 신호 (S10) 로부터 상기 포지티브 전력 레벨 (Vcc) 과 제 1 네거티브 레벨 (-Vpp/2) 사이에서 변화하는 제 1 중간 신호 (S11), 제 1 중간 신호로부터 접지 레벨 (GND) 과 제 1 네거티브 레벨 (-Vpp/2) 사이에서 변화하는 제 2 중간 신호 (S12), 제 1 네거티브 레벨보다 절대값이 두배 큰 제 2 네거티브 레벨 (-Vpp) 과 접지 레벨 사이에서 변화하는 출력 신호 (S13) 를 생성함으로서, 구성요소인 전계 효과 트랜지스터 (10b - 10e / 11a - 11b / 12b - 12e) 가 포지티브 전력 레벨과 제 2 네거티브 레벨 사이의 큰 전위차를 방지한다.

Description

구성 트랜지스터에 큰전위차를 인가하지 않고 전위 범위를 단계적으로 변경시키는 복수의 레벨 시프트단을 갖는 레벨 시프트 회로{LEVEL SHIFT CIRCUIT HAVING PLURAL LEVEL SHIFT STAGE STEPWISE CHANGING POTENTIAL RANGE WITHOUT APPLYING LARGE POTENTIAL DIFFERENCE TO COMPONENT TRANSISTORS}
본 발명은 레벨 시프트 회로에 관한 것으로, 특히, 큰 전압차를 구성 요소인 전계 효과 트랜지스터에 인가하지 않고 전위 범위를 단계적으로 변경시키는 레벨 시프트 회로에 관한 것이다.
플래시 기록 메모리 장치는 전기적으로 소거 및 프로그래밍이 가능한 판독 전용 메모리 장치의 일종이며 포지티브 전력 전압 (Vcc) 과 접지 레벨 (GND) 사이에서 변화하는 신호 뿐만 아니라 접지 레벨 (GND) 과 네거티브 소거 전압 (-Vpp) 사이에서 변화하는 신호를 필요로 한다. 네거티브 소거 전압 (-Vpp) 은 접지 전압 (GND) 보다 Vpp 값 만큼 작고, 이 Vpp 값은 Vcc 값보다 크다. 포지티브 전력 전압 (Vcc) 은 통상적으로 5 볼트이고, 네거티브 소거 전압 (Vpp) 은 -12 볼트이다. 이러한 이유 때문에, 플래시 기록 메모리 장치는 포지티브 전력 전압 (Vcc) 과 접지 레벨 (GND) 사이에서 변화하는 신호를 접지 레벨 (GND) 과 네거티브 소거 전압 (-Vpp) 사이에서 변화하는 신호로 시프트하는 레벨 시프트 회로를 필요로 한다.
도 1 은 레벨 시프트 회로의 전형적인 예를 나타낸다. 종래 레벨 시프트 회로는 제 1 단 레벨 시프터 (1) 및 제 2 단 레벨 시프터 (2) 를 구비한다. 제 1 단 레벨 시프터 (1) 는 포지티브 전력 전압 (Vcc) 과 접지 레벨 (GND) 사이의 전위 범위로부터 포지티브 전력 전압 (Vcc) 과 네거티브 전압 (-Vpp) 사이의 전위 범위로 신호를 변경하고, 상기 제 2 단 레벨 시프터 (2) 는 포지티브 전력 전압 (Vcc) 과 네거티브 전압 (-Vpp) 사이의 전위 범위로부터 접지 레벨 (GND) 과 네거티브 전압 (-Vpp) 사이의 또 다른 전위 범위로 신호를 변경한다.
제 1 단 레벨 시프터 (1) 는 입력 노드 (N1) 에 접속된 인버터 (1a), 직렬 결합의 p 채널 인핸스먼트형 전계 효과 트랜지스터 (1b) 와 n 채널 인핸스먼트형 전계 효과 트랜지스터 (1c), 및 그 직렬 결합에 병렬로 배열된 또 다른 직렬 결합의 p 채널 인핸스먼트형 전계 효과 트랜지스터 (1d) 와 n 채널 인핸스먼트형 전계 효과 트랜지스터 (1e) 를 포함한다. 직렬 결합의 p 채널 인핸스먼트형 전계 효과 트랜지스터 (1b) 와 n 채널 인핸스먼트형 전계 효과 트랜지스터 (1c) 는 포지티브 전원 공급선 (Vcc) 과 네거티브 전압선 (-Vpp) 사이에 접속되고, 인버터 (1a) 의 입력 노드 (N1) 와 출력 노드는 각각 p 채널 인핸스먼트형 전계 효과 트랜지스터 (1b) 의 게이트 전극 및 p 채널 인핸스먼트형 전계 효과 트랜지스터 (1d) 의 게이트 전극에 접속된다. 공통 드레인 노드들 (N2/N3) 은 각각 n 채널 인핸스먼트형 전계 효과 트랜지스터 (1e) 의 게이트 전극 및 n 채널 인핸스먼트형 전계 효과 트랜지스터 (1c) 의 게이트 전극에 접속된다. 공통 드레인 노드 (N3) 는 제 1 단 레벨 시프터 (1) 의 출력 노드의 역할을 한다.
제 1 단 레벨 시프터 (1) 는 다음과 같이 동작한다. 입력 신호 (S1) 는 포지티브 전력 전압 레벨 (Vcc) 과 접지 레벨 (GND) 사이에서 변화한다. 입력 신호 (S1) 는 접지 레벨 (GND) 로부터 포지티브 전력 전압 (Vcc) 로 변화하고, 인버터 (1a) 는 입력 신호 (S1) 의 전위 레벨을 반전시켜 접지 레벨 (GND) 의 상보형 입력 신호 (CS1) 를 생성한다. 입력 신호 (S1) 및 상보형 입력 신호 (CS1) 는 p채널 인핸스먼트형 전계 효과 트랜지스터 (1b) 의 게이트 전극 및 p 채널 인핸스먼트형 전계 효과 트랜지스터 (1d) 의 게이트 전극에 공급된다. 입력 신호 (S1) 는 p 채널 인핸스먼트형 전계 효과 트랜지스터 (1b) 를 턴오프되게 하고, 상보형 입력 신호 (CS1) 는 다른 p 채널 인핸스먼트형 전계 효과 트랜지스터 (1d) 를 턴온 되게 한다. 공통 드레인 노드 (N2) 는 포지티브 전력 전압선 (VCC) 으로부터 분리되고, 다른 공통 드레인 노드 (N3) 는 포지티브 전원 공급선 (VCC) 에 전기적으로 접속된다. 그후, 공통 드레인 노드 (N3) 에서의 포지티브 전력 전압 (Vcc) 은 n 채널 인핸스먼트형 전계 효과 트랜지스터 (1c) 를 턴온되게하고, 네거티브 전압 (-VPP) 은 다른 공통 드레인 노드 (N2) 에 공급된다. 공통 드레인 노드 (N2) 에서의 네거티브 전압 (-VPP) 은 다른 n 채널 인핸스먼트형 전계 효과 트랜지스터 (1e) 를 턴오프되게 한다. 따라서, 제 1 단 레벨 시프터 (1) 는 공통 드레인 노드 (N3) 에서의 전위 레벨을 포지티브 전력 전압 레벨 (Vcc) 로 변경시키고, 포지티브 전압 레벨 (Vcc) 의 중간 신호 (S2) 를 제 2 단 레벨 시프터 (2) 로 공급한다.
한편, 입력 신호 (S1) 가 접지 레벨 (GND) 로 변화하는 경우, 인버터 (1a) 는 상보형 입력 신호 (CS1) 를 포지티브 전력 전압 (Vcc) 으로 변경시키고, 입력 신호 (S1) 및 상보형 입력 신호 (CS1) 는 각각 p 채널 인핸스먼트형 전계 효과 트랜지스터 (1b) 의 게이트 전극 및 p 채널 인핸스먼트형 전계 효과 트랜지스터(1d) 의 게이트 전극에 공급된다. p 채널 인핸스먼트형 전계 효과 트랜지스터 (1d) 는 턴오프되고, 다른 p 채널 인핸스먼트형 전계 효과 트랜지스터 (1b) 는 턴온된다. 포지티브 전력 전압 (Vcc) 은 공통 드레인 노드 (N2) 에 공급되고, 다른 공통 드레인 노드 (N3) 는 포지티브 전력 공급선 (VCC) 으로부터 분리된다. 공통 드레인 노드 (N2) 에서의 포지티브 전력 전압 (Vcc) 은 n 채널 인핸스먼트형 전계 효과 트랜지스터 (1e) 를 턴온되게 하고, 네거티브 전압 (-Vpp) 은 공통 드레인 노드 (N3) 로 공급된다. 네거티브 전압 (-Vpp) 은 다른 n 채널 인핸스먼트형 전계 효과 트랜지스터 (1c) 를 턴오프되게 하고, 중간 신호 (S2) 는 네거티브 전압 (-Vpp) 으로 고정된다. 따라서, 중간 신호 (S2) 는 포지티브 전원 전압 (Vcc) 과 네거티브 전원 전압 (-Vpp) 사이에서 변화한다.
제 2 단 레벨 시프터 (2) 는 접지선 (GND) 과 네거티브 전압선 (-VPP) 사이에 접속된 직렬 결합의 p 채널 인핸스먼트형 전계 효과 트랜지스터 (2a) 와 n 채널 인핸스먼트형 전계 효과 트랜지스터 (2b) 를 포함한다. 중간 신호 (S2) 는 p 채널 인핸스먼트형 전계 효과 트랜지스터 (2a) 의 게이트 전극 및 n 채널 인핸스먼트형 전계 효과 트랜지스터 (2b) 의 게이트 전극에 공급되고, 출력 신호 (S3) 는 공통 드레인 노드 (N4) 로부터 출력 노드 (N5) 로 공급된다.
중간 신호 (S2) 가 포지티브 전력 전압 (Vcc) 인 경우, n 채널 인핸스먼트형 전계 효과 트랜지스터 (2b) 가 턴온되고, p 채널 인핸스먼트형 전계 효과 트랜지스터 (2a) 는 턴오프된다. 결과적으로, 출력 신호 (S3) 는 네거티브 전압 (-Vpp) 으로 변화한다. 한편, 중간 신호 (S2) 가 네거티브 전압 (-Vpp)으로 변화하는 경우, n 채널 인핸스먼트형 전계 효과트랜지스터 (2b) 는 턴오프되고, p 채널 인핸스먼트형 전계 효과 트랜지스터 (2a) 는 턴온된다. 그후, 출력 신호 (S3) 는 접지 레벨 (GND) 로 변화한다. 따라서, 포지티브 전원 전압 (Vcc) 과 접지 레벨 (GND) 사이의 전위 범위는 포지티브 전원 전압 (Vcc) 과 네거티브 전압 (-Vpp) 사이의 전위 범위를 통해 접지 레벨 (GND) 과 네거티브 전압 (-Vpp) 사이의 전위 범위로 변경된다.
제조자는 플래시 기록 메모리 장치의 메모리 용량을 증가시켜왔고, 그 메모리 용량을 증가시키는데 연구 및 개발하였다. 구성요소인 전계 효과 트랜지스터가 소형화되고, p 채널 인핸스먼트형 전계 효과 트랜지스터 (1b/1d/2a) 및 n 채널 인핸스먼트형 전계 효과 트랜지스터 (1c/1d/2b) 가 소형화된다. 구성요소인 전계 효과 트랜지스터 (1b/1d/2a 및 1c/1e/2b) 는 더 소형화되고, 게이트 절연층들은 점점 더 얇아진다.
이런 상황에서, 제조자는 종래 기술의 레벨 시프트 회로는 n 채널 인핸스먼트형 전계 효과 트랜지스터들 (1c/1e) 에 대해 고항복 전압 트랜지스터들을 필요로 한다는 종래 기술의 레벨 시프터의 문제점에 직면한다. 상술한 바와 같이, 중간 신호 (S2) 는 포지티브 전원 전압 (Vcc) 으로 변화하고, n 채널 인핸스먼트형 전계 효과 트랜지스터 (1c) 가 턴온되고, 네거티브 전압 (-Vpp) 은 공통 드레인 노드 (N2) 로부터 n 채널 인핸스먼트형 전계 효과 트랜지스터 (1e) 의 게이트 전극으로 공급된다. 이러한 이유 때문에, 포지티브 전원 전압 (Vcc) 과 네거티브 전압 (-Vpp) 사이의 차가 n 채널 인핸스먼트형 전계 효과 트랜지스터 (1e) 의 게이트 전극과 그것의 드레인 전극 사이에 인가된다. 그 차는 17 볼트 즉, Vcc - (-Vpp) 이다. 유사하게도, 중간 신호 (S2) 가 네거티브 전압 (-VPP) 으로 변화하는 경우, 큰 전위차가 n 채널 인핸스먼트형 전계 효과 트랜지스터 (1c) 의 드레인 노드와 그것의 게이트 전극 사이에 인가된다. 따라서, 드레인 노드와 게이트 전극 사이에 큰 전위차가 인가되므로, n 채널 인핸스먼트형 전계 효과 트랜지스터들 (1c/1e) 에 대해 고항복 트랜지스들이 요구된다.
따라서, 본 발명의 목적은 어떤 고항복 트랜지스터도 필요로 하지 않는 레벨 시프트 회로를 제공하는 것이다.
도 1 은 종래 레벨 시프트 회로의 회로 구성을 나타낸 회로도.
도 2 는 입력 신호로부터 출력 신호로의 전위 범위의 변화를 나타낸 도면.
도 3 은 본 발명에 따른 레벨 시프트 회로의 회로 구성을 나타낸 회로도.
도 4 는 입력 신호로부터 출력 신호로의 전위 범위의 변화를 나타낸 도면.
도 5 는 전기적으로 소거 및 프로그래밍이 가능한 판독 전용 메모리 장치의 배열을 나타낸 블록도.
도 6 은 본 발명에 따른 또 다른 레벨 시프트 회로의 회로 구성을 나타낸 회로도.
도 7 은 입력 신호로부터 출력 신호로의 전위 범위의 변화를 나타낸 도면.
*도면의 주요 부분에 대한 부호의 설명*
10 , 11 , 12 : 레벨 시프트단
10a , 12a : 인버터
10b , 10d , 11a , 12b , 12d : p 채널 인핸스먼트형 전계 효과 트랜지스터
10c , 10e , 11b , 12c , 12e : n 채널 인핸스먼트형 전계 효과 트랜지스터
본 발명자는 종래 기술의 레벨 시프트 회로 고유의 문제점을 고찰하고, 종래 기술의 레벨 시프트 회로가 입력 신호 (S1) 로부터 중간 신호 (S2) 까지의 전압 범위를 넓히고, 중간 신호 (S2) 로부터 출력 신호 (S3) 까지의 전압 범위를 줄어들게 하는데(도 2 참조) 주목하였다. 신호가 최대폭 범위로 확장된 경우, 구성요소인 전계 효과 트랜지스터 (1c/1e) 의 게이트 전극 및 드레인 노드 사이에 큰 전위차가 인가되었다. 본 발명자는 입력 범위로부터 출력 범위까지의 전위 범위를 단계적으로 변경시키는 것을 고려했다.
상술한 목적을 달성하기 위해서, 본 발명은 전위 범위의 상한과 하한중 하나를 단계적으로 변경시킬 것을 제안한다.
본 발명의 제 1 특징에 따르면, 입력 노드와 출력 노드 사이에 직렬로 접속되어 출력 노드에서 제 1 한계 전압과 제 2 한계 전압 사이에서 변화하는 출력 신호를, 제 3 한계 전압과 입력 노드에서의 상기 제 3 한계 전압보다 상기 제 1 한계 전압에 더 근접한 제 4 한계 전압 사이에서 변화하는 입력 신호로부터 생성하는 복수의 레벨 시프트단을 구비하는 레벨 시프트 회로가 제공되며, 상기 복수의 레벨 시프트단의 각각은 제 2 한계 전압과 제 3 한계 전압의 조합을 제외하고 제 2 한계 전압과 제 3 한계 전압 사이에서의 2 개의 상이한 전압들의 조합에 의해서 규정되는 전압 범위에서 변화하는 중간 신호 및 출력 신호 중 하나를 생성한다.
레벨 시프트 회로의 형태 및 이점은 첨부된 도면과 함께 행해진 아래의 설명으로부터 더 명백하게 이해되어질 것이다.
제 1 실시예
도면들중 도 3 에 대해 설명하면, 본 발명을 구현하는 레벨 시프트 회로는 입력 노드 (N10) 과 출력 노드 (N11) 사이에 직렬로 접속된 복수의 레벨 시프트단 (10, 11 및 12) 을 구비한다. 상기 복수의 레벨 시프트단 (10/11/12) 은 포지티브 전력 전압 (Vcc) 과 접지 레벨 (GND) 의 조합으로부터 접지 레벨 (GND) 과 네거티브 전압 (-Vpp) 의 조합까지 전압 범위가 단계적으로 변경된다. 포지티브 전력 전압 (Vcc) 은 5 볼트이고, 네거티브 전압 (-Vpp) 은 -12 볼트이다. 이 예에서, 제 1 한계 전압 및 제 2 한계 전압은 각각 접지 레벨 (GND) 및 네거티브 레벨 (-Vpp) 이고, 제 3 한계 전압 및 제 4 한계 전압은 각각 포지티브 전원 전압 (Vcc) 과 접지 전압 (GND) 이다. 따라서, 제 4 한계 전압 즉, 접지 전압 (GND) 은 제 3 한계전압, 즉, 전원 전압 (Vcc) 보다 제 1 한계 전압, 즉, 접지전압에 더 근접한다.
레벨 시프트단 (10) 은 입력 노드 (N10) 에 접속된 인버터 (10a), 직렬 결합의 p 채널 인핸스먼트형 전계 효과 트랜지스터 (10b) 와 n 채널 인핸스먼트형 전계 효과 트랜지스터 (10c), 및 상기 직렬 결합에 병렬로 배치된 또 다른 직렬 결합의 p 채널 인핸스먼트형 전계 효과 트랜지스터 (10d) 와 n 채널 인핸스먼트형 전계 효과 트랜지스터 (10e) 를 구비한다. 상기 2 개의 직렬 결합은 플립플롭 회로를 형성한다. 인버터 (10a) 는 포지티브 전력 전압 (Vcc) 과 접지 레벨 (GND) 으로 전원 공급된다. 직렬 결합의 p 채널 인핸스먼트형 전계 효과 트랜지스터 (10b) 및 n 채널 인핸스먼트형 전계 효과 트랜지스터 (10c) 는 포지티브 전원 공급선 (VCC) 와 네거티브 전압선 (-VPP/2) 사이에 접속되고, 인버터 (10a) 의 입력 노드 (N10) 와 출력 노드는 각각 p 채널 인핸스먼트형 전계 효과 트랜지스터 (10b) 의 게이트 전극 및 p 채널 인핸스먼트형 전계 효과 트랜지스터 (10d) 의 게이트 전극에 접속된다. 네거티브 전압선 (-Vpp/2) 은 네거티브 전압 (-Vpp/2) 으로 조정되고, 네거티브 전압 (-Vpp/2) 은 접지 레벨 (GND) 에 대하여 네거티브 전압 (-Vpp) 의 절반이다. 이러한 이유 때문에, 네거티브 전압 (-Vpp/2) 은 -6 볼트이다. 공통 드레인 노드들 (N12/N13) 은 각각 n 채널 인핸스먼트형 전계 효과 트랜지스터 (10e) 의 게이트 전극과 n 채널 인핸스먼트형 전계 효과 트랜지스터 (10c) 의 게이트 전극에 접속된다. 공통 드레인 노드 (N13) 는 레벨 시프트단 (10) 의 출력 노드의 역할을 하고, 레벨 시프트단 (11) 에 접속된다.
레벨 시프트단 (10) 은 다음과 같이 동작한다. 입력 신호 (S10) 는 입력 노드 (N10) 에 공급되고, 포지티브 전원 전압 레벨 (Vcc) 과 접지 레벨 (GND) 사이에서 변경된다 (도 4 참조). 이제, 입력 신호 (S10) 가 접지 레벨 (GND) 로부터 포지티브 전원 전압 (Vcc) 으로 변화하고, 인버터 (10a) 는 입력 신호 (S10) 의 전위 레벨을 반전시켜 접지 레벨 (GND) 의 상보형 입력 신호 (CS10) 를 생성하는 것으로 가정하자. 입력 신호 (S10) 및 상보형 입력 신호 (CS10) 는 p 채널 인핸스먼트형 전계 효과 트랜지스터 (10b) 의 게이트 전극 및 p 채널 인핸스먼트형 전계 효과 트랜지스터 (10d) 의 게이트 전극에 공급된다. 입력 신호 (S10) 는 p 채널 인핸스먼트형 전계 효과 트랜지스터 (10b) 를 턴오프시키고, 상보형 입력 신호 (CS10) 는 다른 p 채널 인핸스먼트형 전계 효과 트랜지스터 (10d) 를 턴온시킨다. 공통 드레인 노드 (N12) 는 포지티브 전원 전압선 (VCC) 으로부터 분리되고, 다른 공통 드레인 노드 (N13) 는 포지티브 전원 공급선 (VCC) 에 전기적으로 접속된다. 그후에, 공통 드레인 노드 (N13) 에서의 포지티브 전원 전압 (Vcc) 은 n 채널 인핸스먼트형 전계 효과 트랜지스터 (10c) 를 턴온시키고, 네거티브 전압 (-Vpp/2) 은 다른 공통 드레인 노드 (N12) 에 공급된다. 공통 드레인 노드 (N12) 에서의 네거티브 전압 (-VPP/2) 은 다른 n 채널 인핸스먼트형 전계 효과 트랜지스터 (10e) 를 턴오프시킨다. 따라서, 레벨 시프트단 (10) 은 공통 드레인 노드 (N13) 에서의 전위 레벨을 포지티브 전원 전압 레벨 (Vcc) 로 변경시키고, 포지티브 전원 전압 레벨 (Vcc) 의 중간 신호 (S11) 를 다음 레벨 시프트단 (11) 으로 공급한다.
한편, 입력 신호 (S10) 는 접지 레벨 (GND) 로 변화하고, 인버터 (10a)는 상보형 입력 신호 (CS10) 를 포지티브 전원 전압 (Vcc) 으로 변경하고, 입력 신호 (S10) 및 상보형 입력 신호 (CS10) 는 각각 p 채널 인핸스먼트형 전계 효과 트랜지스터 (10b) 의 게이트 전극 및 p 채널 인핸스먼트형 전계 효과 트랜지스터 (10d) 의 게이트 전극으로 공급된다. p 채널 인핸스먼트형 전계 효과 트랜지스터 (10d) 는 턴오프되고, 다른 p 채널 인핸스먼트형 전계 효과 트랜지스터 (10b) 는 턴온된다. 포지티브 전원 전압 (Vcc) 은 공통 드레인 노드 (N12) 에 공급되고, 다른 공통 드레인 노드 (N13) 는 포지티브 전원 공급선 (VCC) 으로부터 분리된다. 공통 드레인 노드 (N12) 에서의 포지티브 전원 전압 (Vcc) 은 n 채널 인핸스먼트형 전계 효과 트랜지스터 (10e) 를 턴온시키고, 네거티브 전압 (-Vpp/2) 은 공통 드레인 노드 (N13) 에 공급된다. 네거티브 전압 (-Vpp/2) 은 다른 n 채널 인핸스먼트형 전계 효과 트랜지스터 (10c) 를 턴오프시키고, 중간 신호 (S11) 는 네거티브 전압 (-Vpp/2) 으로 고정된다. 따라서, 중간 신호 (S11) 는 포지티브 전원 전압 (Vcc) 과 네거티브 전압 (-Vpp/2) 사이에서 변화한다 (도 4 참조).
n 채널 인핸스먼트형 전계 효과 트랜지스터들 (10c 및 10e) 중 하나가 턴오프되는 경우, 포지티브 전력 전압 (Vcc) 과 네거티브 전압 (-Vpp/2) 은 상기 트랜지스터의 게이트 전극 및 드레인 노드에 인가되고, 드레인 노드와 게이트 전극 사이의 전위차는 11 볼트로 감소된다. 따라서, n 채널 인핸스먼트형 전계 효과 트랜지스터 (10c/10e) 에서 큰 전위차가 경감된다.
레벨 시프트단 (11) 은 접지선 (GND) 과 네거티브 전압선 (-VPP/2) 사이에접속된 직렬 결합의 p 채널 인핸스먼트형 전계 효과 트랜지스터 (11a) 및 n 채널 인핸스먼트형 전계 효과 트랜지스터 (11b) 를 포함한다. 레벨 시프트단 (10) 의 출력 노드는 p 채널 인핸스먼트형 전계 효과 트랜지스터 (11a) 의 게이트 전극 및 n 채널 인핸스먼트형 전계 효과 트랜지스터 (11b) 의 게이트 전극에 접속되고, 공통 드레인 노드 (N14) 는 레벨 시프트단 (11) 의 출력 노드의 역할을 한다. 중간 신호 (S12) 는 레벨 시프트단 (11) 의 출력 노드에서 생성되고, 접지 레벨 (GND) 과 네거티브 레벨 (-Vpp/2) 사이에서 변화한다 (도 4 참조).
반면에, 중간 신호 (S11) 가 포지티브 전력 전압 (Vcc) 인 경우, p 채널 인핸스먼트형 전계 효과 트랜지스터 (11a) 는 턴오프되고, n 채널 인핸스먼트형 전계 효과 트랜지스터 (11b) 는 턴온된다. 따라서, 중간 신호 (S12) 는 네거티브 레벨 (-Vpp/2) 이 된다. 중간 신호 (S11) 가 네거티브 레벨 (-Vpp/2) 로 변화하는 경우, p 채널 인핸스먼트형 전계 효과 트랜지스터 (11a) 는 턴온되고, n 채널 인핸스먼트형 전계 효과 트랜지스터 (11b) 는 턴오프된다. 그후에, 중간 신호 (S12) 는 네거티브 레벨 (-Vpp/2) 로 변화한다. 최대 전위차는 n 채널 인핸스먼트형 전계 효과 트랜지스터 (11b) 의 드레인 노드와 게이트 전극 사이에 인가되고, 이는 11 볼트 즉 (Vcc - (-Vpp/2)) 가 된다. 따라서, 레벨 시프트단 (11) 에서 종래 기술의 레벨 시프트 회로의 큰 전위차가 경감된다.
레벨 시프트단 (12) 은 레벨 시프트단 (11) 의 출력 노드 (N14) 에 접속된 인버터 (12a), 직렬 결합의 p 채널 인핸스먼트형 전계 효과 트랜지스터 (12b) 와 n 채널 인핸스먼트형 전계 효과 트랜지스터 (12c) 및 상기 직렬 결합에 병렬로 배치된 또 다른 직렬 결합의 p 채널 인핸스먼트형 전계 효과 트랜지스터 (12d) 와 n 채널 인핸스먼트형 전계 효과 트랜지스터 (12e) 를 포함한다. 2 개의 직렬 결합은 플립플롭 회로를 형성한다.
인버터 (12a) 는 직렬 결합의 p 채널 인핸스먼트형 전계 효과 트랜지스터 (12f) 와 n 채널 인핸스먼트형 전계 효과 트랜지스터 (12g) 에 의해서 구현되고, 상기 직렬 결합은 접지선 (GND) 과 네거티브 전압선 (-VPP/2) 사이에 접속된다. 중간 신호 (S12) 는 p 채널 인핸스먼트형 전계 효과 트랜지스터 (12f) 의 게이트 전극과 n 채널 인핸스먼트형 전계 효과 트랜지스터 (12g) 의 게이트 전극에 인가되고, p 채널 인핸스먼트형 전계 효과 트랜지스터 (12f) 와 n 채널 인핸스먼트형 전계 효과 트랜지스터 (12g) 는 상보적으로 턴온 및 턴오프되어 그것의 출력 노드 (N15) 에서 상보형 중간 신호 (CS12) 를 생성한다.
직렬 결합의 p 채널 인핸스먼트형 전계 효과 트랜지스터 (12b) 와 n 채널 인핸스먼트형 전계 효과 트랜지스터 (12c) 는 접지선 (GND) 과 네거티브 전압선 (VPP) 사이에 접속되고, 출력 노드들 (N14/N15) 은 각각 p 채널 인핸스먼트형 전계 효과 트랜지스터 (12b) 의 게이트 전극과 p 채널 인핸스먼트형 전계 효과 트랜지스터 (12d) 의 게이트 전극에 접속된다. 공통 드레인 노드들 (N16/N17) 은 각각 n 채널 인핸스먼트형 전계 효과 트랜지스터 (12e) 의 게이트 전극과 n 채널 인핸스먼트형 전계 효과 트랜지스터 (12c) 의 게이트 전극에 접속된다. 공통 드레인 노드 (N17) 는 레벨 시프트단 (12) 의 출력 노드의 역할을 한다.
레벨 시프트단 (12) 은 다음과 같이 동작한다. 이제, 중간 신호 (S12)는 네거티브 전압 레벨 (-Vpp/2) 로부터 접지 레벨 (GND) 로 변화하고, 인버터 (12a) 는 중간 신호 (S12) 의 전위 레벨을 반전시키고, 상보형 입력 신호 (CS12) 는 네거티브 레벨 (-VPP/2) 로 변화한다. 중간 신호 (S12) 및 상보형 중간 신호 (CS12) 는 p 채널 인핸스먼트형 전계 효과 트랜지스터 (12b) 의 게이트 전극 및 p 채널 인핸스먼트형 전계 효과 트랜지스터 (12d) 의 게이트 전극에 공급된다. 중간 신호 (S12) 는 p 채널 인핸스먼트형 전계 효과 트랜지스터 (12b) 를 턴오프시키고, 상보형 중간 신호 (CS12) 는 다른 p 채널 인핸스먼트형 전계 효과 트랜지스터 (12d) 를 턴온시킨다. 공통 드레인 노드 (N16) 는 접지선 (GND) 으로부터 분리되고, 다른 공통 드레인 노드 (N17) 는 접지선 (GND) 에 전기적으로 접속된다. 그후에, 공통 드레인 노드 (N17) 에서의 접지 전압 (GND) 은 n 채널 인핸스먼트형 전계 효과 트랜지스터 (12c) 를 턴온시키고, 네거티브 전압 (-VPP) 은 다른 공통 드레인 노드 (N16) 에 공급된다. 공통 드레인 노드 (N16) 에서의 네거티브 전압 (-VPP) 은 다른 n 채널 인핸스먼트형 전계 효과 트랜지스터 (12e) 를 턴오프시킨다. 따라서, 레벨 시프트단 (12) 은 공통 드레인 노드 (N17) 에서의 전위 레벨을 접지 레벨 (GND) 로 변경시키고, 접지 레벨 (GND) 의 출력 신호 (S13) 를 출력 노드 (N11) 에 공급한다.
한편, 중간 신호 (S12) 는 네거티브 전압 (-VPP/2) 으로 변화하고, 인버터 (12a) 는 상보형 중간 신호 (CS12) 를 접지 레벨 (GND) 로 변경시키고, 중간 신호 (S12) 및 상보형 중간 신호 (CS12) 는 각각 p 채널 인핸스먼트형 전계 효과 트랜지스터 (12b) 의 게이트 전극과 p 채널 인핸스먼트형 전계 효과 트랜지스터(12d) 의 게이트 전극에 공급된다. p 채널 인핸스먼트형 전계 효과 트랜지스터 (12d) 는 턴오프되고, 다른 p 채널 인핸스먼트형 전계 효과 트랜지스터 (12b) 는 턴온된다. 접지 레벨 (GND) 은 공통 드레인 노드 (N16) 에 공급되고, 다른 공통 드레인 노드 (N17) 는 접지선 (GND) 으로부터 분리된다. 공통 드레인 노드 (N16) 에서의 접지 레벨은 n 채널 인핸스먼트형 전계 효과 트랜지스터 (12e) 를 턴온시키고, 네거티브 전압 (-Vpp) 은 공통 드레인 노드 (N17) 에 공급된다. 네거티브 전압 (-Vpp) 은 다른 n 채널 인핸스먼트형 전계 효과 트랜지스터 (12c) 를 턴오프시키고, 출력 신호 (S13) 는 네거티브 전압 (-Vpp) 으로 고정된다. 따라서, 출력 신호 (S13) 는 접지 레벨 (GND) 과 네거티브 전압 (-Vpp) 사이에서 변경된다 (도 4 참조).
접지 레벨 (GND) 과 네거티브 전압 (-Vpp/2) 사이의 전위차는 p 채널 인핸스먼트형 전계 효과 트랜지스터 (12f) 및 n 채널 인핸스먼트형 전계 효과 트랜지스터 (12g) 에 인가되고, 큰 전위차 (Vcc + Vpp) 가 결코 p 채널 인핸스먼트형 전계 효과 트랜지스터 (12f) 및 n 채널 인핸스먼트형 전계 효과 트랜지스터 (12g) 에 인가되지 않는다. n 채널 인핸스먼트형 전계 효과 트랜지스터 (12c/12e) 가 턴오프되는 경우에도, 접지 레벨 (GND) 은 드레인 노드에 인가되고, 네거티브 전압 (-Vpp) 은 게이트 전극에 인가된다. 이러한 이유 때문에, 최대 전위차는 Vpp 와 동일해진다. 따라서, 큰 전위차 (Vcc + Vpp) 는 도 3 에 나타낸 레벨 시프트회로의 전계 효과 트랜지스터중 어떤것에도 인가되지 않는다.
따라서, 전압 범위는 입력 신호 (N10) 로부터 중간 신호 (S11/S12) 를 통해 출력 신호 (S13) 로 단계적으로 변화된다. 전압 범위는 Vcc/GND 의 결합으로부터 Vcc 와 -Vpp/2 의 결합 및 GND 와 -Vpp/2 의 결합을 통해 GND/-Vpp 의 결합으로 변화된다. 신호 전송시 바람직하지 않은 Vcc 와 -Vpp 의 결합은 없으며, 큰 전위차 (Vcc-(-Vpp)) 는 결코 임의의 구성 요소인 전계 효과 트랜지스터의 게이트 전극과 소스/드레인 노드 사이에 인가되지 않는다.
도 3 에 나타낸 레벨 시프트 회로는 플래시 기록 메모리 장치와 같은 전기적으로 소거 및 프로그래밍이 가능한 판독 전용 메모리 장치에서 소거 전압을 생성하는데 유용하다. 도 5 는 전기적으로 소거 및 프로그래밍이 가능한 판독 전용 메모리 장치를 나타낸 도면이다. 복수의 플로팅 (floating) 게이트형 전계 효과 트랜지스터들 (M00 내지 M0n, ... 및 Mm0 내지 Mmn) 은 메모리셀 어레이 (100) 를 형성한다. 플로팅 게이트형 전계 효과 트랜지스터들의 구조는 상기 기술에 숙련된 자에게 공지되어 있으며, 플로팅 게이트형 전계 효과 트랜지스터에 대해 더 이상 설명하지 않는다. 워드선들 (W0 내지 Wm) 은 플로팅 게이트형 전계 효과 트랜지스터들의 행 (row) 과 결합되고, 결합된 플로팅 게이트형 전계 효과 트랜지스터들의 제어 게이트 전극들에 접속된다. 소스선들 (S0 내지 Sm) 은 플로팅 게이트형 전계 효과 트랜지스터들의 행과 추가적으로 결합되고, 상기 결합된 플로팅 게이트형 전계 효과 트랜지스터들의 소스 노드에 접속된다. 비트선들 (B0 내지 Bn) 은 각각 플로팅 게이트형 전계 효과 트랜지스터들의 열 (column) 과 결합되고, 상기 결합된 플로팅 게이트형 전계 효과 트랜지스터들의 드레인 노드에 접속된다.
행 어드레스 디코더 / 워드선 드라이버 (101) 는 워드선들 (W0 내지 Wm) 에 접속되고, 워드선들 (W0 내지 Wm) 중 하나를 선택하는 행 어드레스 신호들에 응답한다. 비트선들 (B0 내지 Bn) 의 선택은 표준의 전기적으로 소거 및 프로그래밍이 가능한 판독 전용 메모리 장치와 유사하므로, 이하 이에 대한 더 이상의 설명은 생략한다.
플로팅 게이트형 전계 효과 트랜지스터는 플로팅 게이트 전극에 축적된 전자들의 임계치를 증가시키고, 플로팅 게이트 전극으로부터의 전자의 배출을 통해 전자를 감소시킨다. 전기적으로 소거 및 프로그래밍이 가능한 판독 전용 메모리 장치가 프로팅 게이트 전극으로부터 전자를 배출시키는 경우, 선택된 워드선은 네거티브 전압 (-Vpp) 으로 구동되고, 네거티브 전압 (-Vpp) 은 플로팅 게이트 전극들로부터 결합된 소스선을 향해 전자를 가속시키는 전계를 발생시킨다. 이러한 이유 때문에, 레벨 시프트 회로 (102) 는 행어드레스 디코더 / 워드선 드라이버 (101) 에 접속된다. 레벨 시프트 회로 (102) 는 도 3 에 나타낸 레벨 시프트 회로와 유사하다. 레벨 시프트 회로 (102) 는 소거 제어 신호 (S10) 로부터 소거 신호 (S13) 를 생성한다. 소거 제어 신호 (S10) 는 포지티브 전력 전압 (Vcc) 과 접지 전압 (GND) 사이에서 변화하고, 소거 신호 (S13) 는 접지 전압 (GND) 과 네거티브 전압 (-Vpp) 사이에서 변화한다. 선택된 워드선상의 소거 신호 (S13) 는 플로팅 게이트형 전계 효과 트랜지스터들로 하여금 플로팅 게이트 전극들로부터 전자를 배출하게 한다.
제 2 실시예
도 6 은 본 발명을 구현한 또 다른 레벨 시프트 회로를 나타낸 도면이다. 레벨 시프트 회로는 입력 노드 (N20) 에서의 입력 신호 (S20) 를 출력 노드 (N21) 에서의 출력 신호 (S21) 로 시프트시키고, 입력 신호 (S20) 및 출력 신호 (S21) 는 네거티브 전원 전압 (-Vcc) 과 접지 레벨 (GND) 사이에서 그리고 포지티브 전압 (Vpp) 과 접지 레벨 (GND) 사이에서 변화한다. 레벨 시프트 회로는 복수의 레벨 시프트단 (20/21/22) 을 구비하고, 접지 레벨 (GND), 포지티브 전압 (Vpp), 네거티브 전압 (Vcc) 및 접지 레벨 (GND) 은 각각 제 1 한계 전압, 제 2 한계 전압, 제 3 한계 전압 및 제 4 한계 전압에 대응한다.
레벨 시프트단 (20) 은 입력 노드 (N20) 에 접속되는 인버터 (20a), 직렬 결합의 n 채널 인핸스먼트형 전계 효과 트랜지스터 (20b) 와 p 채널 인핸스먼트형 전계 효과 트랜지스터 (20c) 및 상기 직렬 결합에 병렬로 배치된 또 다른 직렬 결합의 n 채널 인핸스먼트형 전계 효과 트랜지스터 (20d) 와 p 채널 인핸스먼트형 전계 효과 트랜지스터 (20e) 를 구비한다. 2 개의 직렬 결합은 플립 플롭 회로를 형성한다. 인버터 (20a) 는 네거티브 전력 전압 (-Vcc) 및 접지 레벨 (GND) 로 전원공급되고, 입력 신호 (S20) 의 상보형 신호 (CS20) 를 생성한다. 직렬 결합의 n 채널 인핸스먼트형 전계 효과 트랜지스터 (20b) 및 p 채널 인핸스먼트형 전계 효과 트랜지스터 (20c) 는 네거티브 전원 공급선 (-VCC) 과 포지티브 전압선 (VPP/2) 사이에 접속되고, 인버터 (20a) 의 입력 노드 (N20) 및 출력 노드는 각각 n 채널 인핸스먼트형 전계 효과 트랜지스터 (20b) 의 게이트 전극과 n 채널 인핸스먼트형 전계 효과 트랜지스터 (20d) 의 게이트 전극에 접속된다. 포지티브 전압선 (VPP/2) 은 포지티브 전압 (VPP/2) 으로 정규화되고 포지티브 전압 (VPP/2) 은 접지 레벨 (GND) 에 대하여 포지티브 전압 (Vpp) 의 절반이다. 포지티브 전압 (Vpp) 이 +12 볼트인 경우, 포지티브 전압 (VPP/2) 은 6 볼트이다. 네거티브 전압 (-Vcc) 은 - 5 볼트일 수도 있다. 공통 드레인 노드 (N22/23) 는 각각 p 채널 인핸스먼트형 전계 효과 트랜지스터 (20e) 의 게이트 전극과 p 채널 인핸스먼트형 전계 효과 트랜지스터 (20c) 의 게이트 전극에 접속된다. 공통 드레인 노드 (N23) 는 레벨 시프트단 (20) 의 출력 노드의 역할을 하고, 레벨 시프트단 (21) 에 접속된다. 레벨 시프트단 (20) 은 입력 신호 (S20) 로부터 중간 신호 (S22) 를 생성하고, 중간 신호 (S22) 는 네거티브 전압 (-Vcc) 과 포지티브 전압 (Vpp/2) 사이에서 변화한다 (도 7 참조).
레벨 시프트단 (21) 은 포지티브 전압선 (VPP/2) 과 접지선 (GND) 사이에 접속된 직렬 결합의 p 채널 인핸스먼트형 전계 효과 트랜지스터 (21a) 와 n 채널 인핸스먼트형 전계 효과 트랜지스터 (21b) 를 포함한다. 레벨 시프트단 (20) 의 출력 노드는 p 채널 인핸스먼트형 전계 효과 트랜지스터 (21a) 의 게이트 전극 및 n 채널 인핸스먼트형 전계 효과 트랜지스터 (21b) 의 게이트 전극에 접속되고, 공통 드레인 노드 (N24) 는 레벨 시프트단 (21) 의 출력 노드의 역할을 한다. 중간 신호 (S23) 는 레벨 시프트단 (21) 의 출력 노드 (N24) 에서 생성되고, 접지 레벨 (GND) 과 포지티브 레벨 (Vpp/2) 사이에서 변화한다 (도 6 참조).
레벨 시프트단 (22) 은 레벨 시프트단 (21) 의 출력 노드 (N24) 에 접속된 인버터 (22a), 직렬 결합인 p 채널 인핸스먼트형 전계 효과 트랜지스터 (22b) 및n 채널 인핸스먼트형 전계 효과 트랜지스터 (22c), 상기 직렬 결합에 병렬로 배치된 또 다른 직렬 결합인 p 채널 인핸스먼트형 전계 효과 트랜지스터 (22d) 및 n 채널 인핸스먼트형 전계 효과 트랜지스터 (22e) 를 구비한다. 2 개의 직렬 결합은 플립플롭 회로를 형성한다.
인버터 (22a) 는 직렬 결합인 p 채널 인핸스먼트형 전계 효과 트랜지스터 (22f) 및 n 채널 인핸스먼트형 전계 효과 트랜지스터 (22g) 에 의해서 구현되고, 상기 직렬 결합은 포지티브 전압선 (VPP/2) 과 접지선 (GND) 사이에 접속된다. 중간 신호 (S23) 는 p 채널 인핸스먼트형 전계 효과 트랜지스터 (22f) 의 게이트 전극 및 n 채널 인핸스먼트형 전계 효과 트랜지스터 (22g) 의 게이트 전극에 인가되고, p 채널 인핸스먼트형 전계 효과 트랜지스터 (22f) 및 n 채널 인핸스먼트형 전계 효과 트랜지스터 (22g) 는 상보적으로 턴온 및 턴오프되어, 출력 노드 (N25) 에서 상보형 중간 신호 (CS23) 를 생성한다.
직렬 결합의 p 채널 인핸스먼트형 전계 효과 트랜지스터 (22b) 및 n 채널 인핸스먼트형 전계 효과 트랜지스터 (22c) 는 포지티브 전압선 (VPP) 과 접지선 (GND) 사이에 접속되고, 출력 노드들 (N24/N25) 은 각각 p 채널 인핸스먼트형 전계 효과 트랜지스터 (22b) 의 게이트 전극 및 p 채널 인핸스먼트형 전계 효과 트랜지스터 (22d) 의 게이트 전극에 접속된다. 공통 드레인 노드들 (N26/N27) 은 각각 n 채널 인핸스먼트형 전계 효과 트랜지스터 (22e) 의 게이트 전극 및 n 채널 인핸스먼트형 전계 효과 트랜지스터 (22c) 의 게이트 전극에 접속된다. 공통 드레인 노드 (N27) 는 레벨 시프트단 (22) 의 출력 노드의 역할을 한다. 레벨 시프트단 (22) 은 도 7 에 나타낸 바와 같이 중간 신호 (S23) 로부터 출력 신호 (S21) 를 생성한다.
전계 효과 트랜지스터들 (20b - 20e, 21a - 21b 및 22b - 22g) 은 전위차 (Vpp - (-Vcc)) 보다 절대값이 작은 전위차를 주로 인가하며, 거의 손상되지 않는다. 중간 전압은 네거티브 전압 (-Vcc) 과 포지티브 전압 (Vpp/2) 사이에 존재하는 한 Vpp/2 로 한정되지 않는다.
상술한 바로부터 알 수 있는 바와 같이, 입력 신호의 전압 범위는 출력 신호의 다른 전압 범위로 단계적으로 변경되고, 최고 포지티브 전압과 최저 네거티브 전압 사이의 큰 전위차는 결코 구성요소인 전계 효과 트랜지스터에 인가되지 않는다. 이러한 이유 때문에, 구성요소인 전계 효과 트랜지스터들이 소형화되더라도 이들은 손상되지 않는다.
비록 본 발명의 특정 실시예를 나타내고 설명했지만, 본 발명의 사상 및 범위를 벗어나지 않고 다양한 수정 및 변경이 행해질 수 있음이 상기 기술에 숙련된 자들에게 명백하다.
예를들면, 레벨 시프트 회로는 3 개 이상의 레벨 시프트단을 가질 수도 있다. 본 예에서, 각각의 레벨 시프트단은 최고 전압과 최저 전압의 결합을 제외하고 2 개의 상이한 전압에 의해서 규정된 전압 범위에서 변화하는 중간 신호를 생성한다.
상술한 실시예에서, 네거티브 전압 (-Vpp/2) 은 포지티브 전압 (Vcc) 과 네거티브 전압 (-Vpp) 사이의 중간 전압에 이용된다. 그러나, 중간 전압은네거티브 전압 (-Vpp/2) 으로 한정되지 않는다. 또 다른 레벨 시프트 회로는 포지티브 전압 (Vcc) 과 네거티브 전압 (-Vpp) 사이의 중간 전압을 이용할 수 있다.
이상의 상세한 설명에 따르면, 본 발명은 어떤 고항복 트랜지스터도 필요로하지 않은 레벨 시프트 회로를 제공한다.

Claims (22)

  1. 입력 노드 (N10 ; N20) 와 출력 노드 (N11 ; N21) 사이에 직렬로 접속되어, 상기 입력 노드에서 제 3 한계 전압 (Vcc ; -Vcc) 과 상기 제 3 한계 전압보다 제 1 한계 전압 (GND) 에 더 가까운 제 4 한계 전압 (GND) 과의 사이에서 변화하는 입력 신호 (S10 ; S20) 로부터, 출력 노드에서 상기 제 1 한계 전압 (GND) 과 상기 제 2 한계 전압 (-Vpp ; Vpp) 사이에서 변화하는 출력 신호 (S13 ; S21) 를 생성하는 복수의 레벨 시프트단 (10/11/12 ; 20/21/22) 을 구비하는 레벨 시프트 회로에 있어서,
    상기 복수의 레벨 시프트단 각각은 상기 제 2 한계 전압과 상기 제 3 한계 전압의 결합을 제외하고 상기 제 2 한계 전압 (-Vpp/Vpp) 과 상기 제 3 한계 전압 (Vcc/-Vcc) 사이의 2 개의 상이한 전압의 결합에 의해 규정되는 전압 범위에서 변화하는 중간 신호 (S11/S12 ; S22/S23) 및 상기 출력 신호중 하나를 생성하며;
    상기 복수의 레벨 시프트단은,
    상기 입력 노드 (N10 ; N20) 에 접속된 제 1 레벨 시프트단 (10 ; 20), 상기 출력 노드 (N11 ; N21) 에 접속된 최종 레벨 시프트단 (12 ; 22), 및 상기 제 1 레벨 시프트단과 상기 최종 레벨 시프트단 사이에 접속된 중간 레벨 시프트단 (11 ; 21) 을 포함하고, 상기 제 1 레벨 시프트단, 상기 중간 레벨 시프트단 및 상기 최종 레벨 시프트단은 각각 상기 입력 신호 (S10 ; S20) 로부터 상기 중간 신호의 제 1 중간 서브 신호 (S11 ; S22) 를, 상기 제 1 중간 서브 신호로부터 상기중간 신호의 제 2 중간 서브 신호 (S12 ; S23) 를, 그리고 상기 제 2 중간 서브 신호로부터 상기 출력 신호 (S13 ; S21) 를 생성하는 것을 특징으로 하는 레벨 시프트 회로.
  2. 제 1 항에 있어서, 상기 제 1 중간 서브 신호 및 상기 제 2 중간 서브 신호는 상기 제 3 한계 전압 (Vcc ; -Vcc) 과 중간 전압 (-Vpp/2 ; Vpp/2) 에 의해 규정되는 상기 전압 범위의 제 1 전압 서브 범위, 및 상기 제 1 한계 전압 (GND) 과 상기 중간 전압 (-Vpp/2 ; Vpp/2) 에 의해 규정되는 상기 전압 범위의 제 2 전압 서브 범위에서 변화하는 것을 특징으로 하는 레벨 시프트 회로.
  3. 제 2 항에 있어서, 상기 제 1 한계 전압, 상기 중간 전압, 및 상기 제 3 한계 전압은 접지 레벨 (GND), 상기 제 2 한계 전압과 제 3 한계 전압 사이의 제 1 네거티브 전압 (-Vpp/2), 및 포지티브 전압 (Vcc) 이고, 상기 제 2 한계 전압과 상기 제 4 한계 전압은 상기 제 1 네거티브 전압 (-Vpp/2) 보다 절대값이 큰 제 2 네거티브 전압 (-Vpp) 과 상기 접지 레벨 (GND) 인 것을 특징으로 하는 레벨 시프트 회로.
  4. 제 3 항에 있어서, 상기 제 2 네거티브 전압 (-Vpp) 은 상기 제 1 네거티브 전압 (-Vpp/2) 보다 절대값이 두배 큰 것을 특징으로 하는 레벨 시프트 회로.
  5. 제 4 항에 있어서, 상기 제 2 네거티브 전압 (-Vpp) 은 전기적으로 소거 및 프로그래밍이 가능한 판독 전용 메모리 장치의 일부를 형성하는 메모리셀 (M00 - Mmn) 의 플로팅 게이트 전극으로부터 전자를 배출할 수 있는 것을 특징으로 하는 레벨 시프트 회로.
  6. 제 5 항에 있어서, 상기 제 2 네거티브 전압 (-Vpp) 은 -12 볼트인 것을 특징으로 하는 레벨 시프트 회로.
  7. 제 2 항에 있어서, 상기 제 1 한계 전압 (GND), 상기 중간 전압 (Vpp/2), 및 상기 제 3 한계 전압 (-Vcc) 은 접지 레벨, 상기 제 2 한계 전압과 상기 제 4 한계 전압 사이의 제 1 포지티브 전압, 및 네거티브 전압 (-Vcc) 이고, 상기 제 2 한계 전압 및 상기 제 4 한계 전압은 상기 제 1 포지티브 전압 (Vpp/2) 보다 절대값이 큰 제 2 포지티브 전압 (Vpp) 및 접지 레벨 (GND) 인 것을 특징으로 하는 레벨 시프트 회로.
  8. 제 7 항에 있어서, 상기 제 2 포지티브 전압 (Vpp) 은 상기 제 1 포지티브 전압 (Vpp/2) 보다 절대값이 2 배 큰 것을 특징으로 하는 레벨 시프트 회로.
  9. 제 8 항에 있어서, 상기 제 2 포지티브 전압 (Vpp) 및 상기 제 3 한계 전압 (-Vcc) 은 각각 12 볼트 및 -5 볼트인 것을 특징으로 하는 레벨 시프트 회로.
  10. 입력 노드 (N10 ; N20) 와 출력 노드 (N11 ; N21) 사이에 직렬로 접속되어, 상기 입력 노드에서 제 3 한계 전압 (Vcc ; -Vcc) 과 상기 제 3 한계 전압보다 제 1 한계 전압 (GND) 에 더 가까운 제 4 한계 전압 (GND) 과의 사이에서 변화하는 입력 신호 (S10 ; S20) 로부터, 출력 노드에서 상기 제 1 한계 전압 (GND) 과 상기 제 2 한계 전압 (-Vpp ; Vpp) 사이에서 변화하는 출력 신호 (S13 ; S21) 를 생성하는 복수의 레벨 시프트단 (10/11/12 ; 20/21/22) 을 구비하는 레벨 시프트 회로에 있어서,
    상기 복수의 레벨 시프트단 각각은 상기 제 2 한계 전압과 상기 제 3 한계 전압의 결합을 제외하고 상기 제 2 한계 전압 (-Vpp/Vpp) 과 상기 제 3 한계 전압 (Vcc/-Vcc) 사이의 2 개의 상이한 전압의 결합에 의해 규정되는 전압 범위에서 변화하는 중간 신호 (S11/S12 ; S22/S23) 및 상기 출력 신호중 하나를 생성하며;
    상기 제 1 레벨 시프트단 (10 ; 20) 은 상기 복수의 레벨 시프트단에 포함되며;
    상기 레벨 시프트 회로는,
    상보형 입력 신호 (CS10 ; CS20) 를 생성하기 위해 상기 입력 노드에 접속된 인버터 (10a ; 20a); 및
    상기 제 3 한계 전압 (Vcc ; -Vcc) 및 중간 전압 (-Vpp/2 ; Vpp/2) 으로 전원공급되고, 상기 입력 신호 및 상기 상보형 입력 신호에 응답하여 상기 제 3 한계 전압과 상기 중간 전압 사이에서 변화하는 중간 신호 (S11 ; S22) 를 생성하는플립플롭 회로 (10b/10c/10d/10e ; 20b/20c/20d/20e) 를 포함하는 것을 특징으로 하는 레벨 시프트 회로.
  11. 제 10 항에 있어서, 상기 플립플롭 회로는,
    제 1 공통 드레인 노드 (N12 ; N22), 상기 입력 노드에 접속되는 제 1 채널 도전형 (p 형 ; n 형) 의 제 1 전계 효과 트랜지스터 (10b ; 20b), 및 상기 중간 전압의 소스 (-Vpp/2) 와 상기 제 3 한계 전압의 소스 (VCC) 사이에 접속되고 상기 입력 신호에 응답하여 상기 제 1 공통 드레인 노드 (N12 ; N22) 에서 전위레벨을 변경시키는 상기 제 1 채널 도전형과 반대인 제 2 채널 도전형 (n 형 ; p 형) 의 제 2 전계 효과 트랜지스터 (10c ; 20c) 의 제 1 직렬 결합; 및
    상기 제 2 전계 효과 트랜지스터의 게이트 전극에 접속된 제 2 공통 드레인 노드 (N13 ; N23), 상기 제 3 한계 전압의 상기 소스 (VCC) 에 접속된 소스 노드와 상기 인버터 (10a ; 20a) 의 출력 노드에 접속된 게이트 전극을 갖는 상기 제 1 채널 도전형의 제 3 전계 효과 트랜지스터 (10d ; 20d), 및 상기 제 2 공통 드레인 노드 (N13 ; N23) 에서 상기 중간 신호 (S11 ; S22) 를 생성하기 위해 상기 제 1 공통 드레인 노드에 접속된 게이트전극 및 상기 중간 전압의 상기 소스에 접속된 소스 노드를 가지는 상기 제 2 채널 도전형의 제 4 전계 효과 트랜지스터 (10e ; 20e) 의 제 2 직렬 결합을 포함하는 것을 특징으로 하는 레벨 시프트 회로.
  12. 제 11 항에 있어서, 상기 제 3 한계 전압 및 상기 중간 전압은 포지티브 전압 (Vcc) 및 상기 제 2 한계 전압 (-Vpp) 의 절대값보다 작은 절대값을 갖는 네거티브 전압 (-Vpp/2) 이며, 상기 제 1 채널 도전형 및 상기 제 2 채널 도전형은 각각 홀 및 전자에 의해 부여되는 것을 특징으로 하는 레벨 시프트 회로.
  13. 제 12 항에 있어서, 상기 네거티브 전압 (-Vpp/2) 은 상기 제 2 한계 전압 (-Vpp) 의 절반과 절대값이 거의 동일한 것을 특징으로 하는 레벨 시프트 회로.
  14. 제 11 항에 있어서, 상기 제 3 한계 전압 (-Vcc) 및 상기 중간 전압 (Vpp/2) 은 네거티브 전압 및 상기 제 2 한계 전압 (Vpp) 의 절대값 보다 작은 절대값을 갖는 포지티브 전압이고, 상기 제 1 채널 도전형 및 상기 제 2 도전형은 각각 전자 및 홀에 의해 부여되는 것을 특징으로 하는 레벨 시프트 회로.
  15. 제 14 항에 있어서, 상기 포지티브 전압 (Vpp/2) 은 상기 제 2 한계 전압 (Vpp) 의 절반과 절대값이 거의 동일한 것을 특징으로 하는 레벨 시프트 회로.
  16. 입력 노드 (N10 ; N20) 와 출력 노드 (N11 ; N21) 사이에 직렬로 접속되어, 상기 입력 노드에서 제 3 한계 전압 (Vcc ; -Vcc) 과 상기 제 3 한계 전압보다 제 1 한계 전압 (GND) 에 더 가까운 제 4 한계 전압 (GND) 과의 사이에서 변화하는 입력 신호 (S10 ; S20) 로부터, 출력 노드에서 상기 제 1 한계 전압 (GND) 과 상기 제 2 한계 전압 (-Vpp ; Vpp) 사이에서 변화하는 출력 신호 (S13 ; S21) 를 생성하는 복수의 레벨 시프트단 (10/11/12 ; 20/21/22) 을 구비하는 레벨 시프트 회로에 있어서,
    상기 복수의 레벨 시프트단 각각은 상기 제 2 한계 전압과 상기 제 3 한계 전압의 결합을 제외하고 상기 제 2 한계 전압 (-Vpp/Vpp) 과 상기 제 3 한계 전압 (Vcc/-Vcc) 사이의 2 개의 상이한 전압의 결합에 의해 규정되는 전압 범위에서 변화하는 중간 신호 (S11/S12 ; S22/S23) 및 상기 출력 신호중 하나를 생성하며;
    상기 제 1 레벨 시프트단 (10 ; 20) 및 최종 레벨 시프트단 (12 ; 22) 은 상기 복수의 레벨 시프트단에 포함되며;
    상기 제 1 레벨 시프트단 (10 ; 20) 은,
    상보형 입력 신호 (CS10 ; CS20) 를 생성하기 위해 상기 입력 노드 (N10 ; N20) 에 접속된 제 1 인버터 (10a ; 20a); 및
    상기 제 3 한계 전압 (Vcc ; -Vcc) 및 중간 전압 (-Vpp/2 ; Vpp/2) 으로 전원공급되고, 상기 입력 신호 및 상기 상보형 입력 신호에 응답하여 상기 제 3 한계 전압과 상기 중간 전압 사이에서 변화하는 제 1 중간 신호 (S11 ; S22) 를 생성하는 제 1 플립플롭 회로 (10b - 10e ; 20b - 20e) 를 포함하고,
    상기 최종 레벨 시프트단 (12 ; 22) 은,
    상기 제 1 중간 신호로부터 생성되는 제 2 중간 신호 (S12 ; S23) 에 응답하여 상보형 중간 신호 (CS12 ; CS23) 를 생성하는 제 2 인버터 (20a); 및
    상기 제 1 한계 전압 (GND) 과 상기 제 2 한계 전압 (-Vpp ; Vpp) 으로 전원 공급되고, 상기 제 2 중간 신호 및 상기 상보형 중간 신호에 응답하여 상기 제 1한계 전압 및 상기 제 2 한계 전압 사이에서 변화하는 상기 출력 신호를 생성하는 제 2 플립플롭 회로 (12b - 12e ; 22b - 22e) 를 포함하는 것을 특징으로 하는 레벨 시프트 회로,
  17. 제 16 항에 있어서, 상기 플립플롭 회로 (10) 는,
    제 1 공통 드레인 노드 (N12), 상기 입력 노드에 접속된 제 1 채널 도전형 (p 형) 의 제 1 전계 효과 트랜지스터 (10b), 및 상기 제 3 한계 전압의 소스 (VCC) 와 상기 중간 전압의 소스 (-VPP/2) 사이에 접속되고 상기 입력 신호 (S10) 에 응답하여 상기 제 1 공통 드레인 노드 (N12) 에서 전위 레벨을 변경시키는 상기 제 1 채널 도전형과 반대인 제 2 채널 도전형 (n 형) 의 제 2 전계 효과 트랜지스터 (10c) 의 제 1 직렬 결합; 및
    상기 제 2 전계 효과 트랜지스터 (10c) 의 게이트 전극에 접속되는 제 2 공통 드레인 노드 (N13), 상기 제 3 한계 전압의 상기 소스 (VCC) 에 접속된 소스 노드 및 상기 인버터 (10a) 의 출력 노드에 접속된 게이트 전극을 갖는 상기 제 1 채널 도전형의 제 3 전계 효과 트랜지스터 (10d), 및 상기 제 2 공통 드레인 노드에서 상기 중간 신호 (S11) 를 생성하기 위해 상기 중간 전압의 상기 소스 (-VPP/2) 에 접속된 소스 노드와 상기 제 1 공통 드레인 노드 (N12) 에 접속된 게이트 전극을 가진 상기 제 2 채널 도전형의 제 4 전계 효과 트랜지스터 (10e) 의 제 2 직렬 결합을 포함하고,
    상기 제 2 플립플롭 회로는,
    제 3 공통 드레인 노드 (N16), 상기 제 1 한계 전압의 소스 (GND) 에 접속된 소스 노드 및 상기 제 2 중간 신호 (S12) 가 공급되는 게이트 전극을 갖는 상기 제 1 채널 도전형의 제 5 전계 효과 트랜지스터 (12b), 및 제 2 한계 전압의 소스 (-VPP) 에 접속된 소스 노드를 갖는 상기 제 2 채널 도전형의 제 6 전계 효과 트랜지스터 (12c) 의 제 3 직렬 결합; 및
    상기 제 6 전계 효과 트랜지스터 (12c) 의 게이트 전극에 접속된 제 4 공통 드레인 노드 (N17), 상기 제 1 한계 전압의 상기 소스에 접속된 소스 노드 및 상기 상보형 중간 전압이 공급되는 게이트 전극을 갖는 상기 제 1 채널 도전형의 제 7 전계 효과 트랜지스터 (12d), 및 상기 제 4 공통 드레인 노드에서 상기 출력 신호를 생성하기 위해 상기 제 3 공통 드레인 노드 (N16) 에 접속된 게이트 전극과 상기 제 2 한계 전압의 상기 소스에 접속된 소스 노드를 가지는 상기 제 2 채널 도전형의 제 8 전계 효과 트랜지스터 (12e) 의 제 4 직렬 결합을 포함하는 것을 특징으로 하는 레벨 시프트 회로.
  18. 제 17 항에 있어서, 상기 제 1 한계 전압 (GND), 상기 제 2 한계 전압 (-Vpp), 상기 제 3 한계 전압 (Vcc), 상기 제 4 한계 전압 (GND) 및 상기 중간 전압 (-VPP/2) 은 접지 전압, 제 1 네거티브 전압, 포지티브 전압, 상기 접지 전압 및 상기 제 1 네거티브 전압의 절대값보다 작은 절대값을 갖는 제 2 네거티브 전압이고, 상기 제 1 채널 도전형 및 상기 제 2 채널 도전형은 각각 억셉터 및 도너에 의해 부여되는 것을 특징으로 하는 레벨 시프트 회로.
  19. 제 16 항에 있어서, 상기 제 1 플립플롭 회로는,
    제 1 공통 드레인 노드 (N22), 상기 입력 노드에 접속되는 제 1 채널 도전형 (n 형) 의 제 1 전계 효과 트랜지스터 (20b), 및 상기 제 3 한계 전압의 소스 (-VCC) 와 상기 중간 전압의 소스 (VPP/2) 사이에 접속되고 상기 입력 신호 (S20) 에 응답하여 상기 제 1 공통 드레인 노드 (N22) 에서 전위 레벨을 변경시키는 상기 제 1 채널 도전형과 반대인 제 2 채널 도전형 (p 형) 의 제 2 전계 효과 트랜지스터 (20c) 의 제 1 직렬 결합; 및
    상기 제 2 전계 효과 트랜지스터의 게이트 전극에 접속된 제 2 공통 드레인 노드 (N23), 상기 제 3 한계 전압의 상기 소스 (-VCC) 에 접속된 소스 노드 및 상기 인버터 (20a) 의 출력 노드에 접속된 게이트 전극을 갖는 상기 제 1 채널 도전형의 제 3 전계 효과 트랜지스터 (20d), 및 상기 제 2 공통 드레인 노드 (N23) 에서 상기 중간 신호(S22) 를 생성하기 위해 상기 중간 전압의 상기 소스 (VPP/2) 에 접속된 소스 노드와 상기 제 1 공통 드레인 노드 (N22) 에 접속된 게이트 전극을 갖는 상기 제 2 채널 도전형의 제 4 전계 효과 트랜지스터 (20e) 의 제 2 직렬 결합을 포함하고,
    상기 제 2 플립플롭 회로는,
    제 3 공통 드레인 노드 (N26), 상기 제 2 한계 전압의 소스 (VPP) 에 접속된 소스 노드 및 상기 제 2 중간 신호 (S23) 가 공급되는 게이트 전극을 갖는 상기 제 2 채널 도전형 (P 형) 의 제 5 전계 효과 트랜지스터 (22b), 및 제 1 한계 전압의 소스 (GND) 에 접속되는 소스 노드를 갖는 상기 제 1 채널 도전형 (n 형) 의 제 6 전계 효과 트랜지스터 (22c) 의 제 3 직렬 결합; 및
    상기 제 6 전계 효과 트랜지스터의 게이트 전극에 접속된 제 4 공통 드레인 노드 (N27), 상기 제 2 한계 전압의 상기 소스에 접속된 소스 노드 및 상기 상보형 중간 전압 (CS23) 이 공급되는 게이트 전극을 갖는 상기 제 2 채널 도전형의 제 7 전계 효과 트랜지스터 (22d), 및 상기 제 4 공통 드레인 노드에서 상기 출력 신호를 생성하기 위해 상기 제 1 한계 전압의 상기 소스에 접속된 소스 노드 와 상기 제 3 공통 드레인 노드에 접속된 게이트 전극을 가진 상기 제 1 채널 도전형의 제 8 전계 효과 트랜지스터 (22e) 의 제 4 직렬 결합을 포함하는 것을 특징으로 하는 레벨 시프트 회로.
  20. 제 19 항에 있어서, 상기 제 1 한계 전압 (GND), 상기 제 2 한계 전압 (Vpp), 상기 제 3 한계 전압 (-Vcc), 상기 제 4 한계 전압 (GND) 및 상기 중간 전압 (VPP/2) 은 접지 전압, 제 1 포지티브 전압, 네거티브 전압, 상기 접지 전압 및 상기 제 1 포지티브 전압의 절대값 보다 작은 절대값을 갖는 제 2 포지티브 전압이고, 상기 제 1 채널 도전형 및 상기 제 2 채널 도전형은 각각 도너 및 억셉터에 의해 부여되는 것을 특징으로 하는 레벨 시프트 회로.
  21. 제 18 항에 있어서, 중간 레벨 시프트단 (11) 은 상기 복수의 레벨 시프트단에 추가로 포함되고, 상기 중간 레벨 시프트단은 상기 제 4 한계 전압 (GND) 과상기 중간 전압 (-Vpp/2) 으로 전원공급되는 제 3 인버터 (11a/11b) 를 포함하고 상기 제 1 중간신호에 응답하여 상기 제 2 중간 신호를 생성하는 것을 특징으로 하는 레벨 시프트 회로.
  22. 제 20 항에 있어서, 중간 레벨 시프트단 (21) 은 상기 복수의 레벨 시프트단에 추가로 포함되고, 상기 중간 레벨 시프트단은 상기 제 4 한계 전압 및 상기 중간 전압으로 전원 공급되는 제 3 인버터 (21a/21b) 를 포함하고 상기 제 1 중간 신호에 응답하여 상기 제 2 중간 신호를 생성하는 것을 특징으로 하는 레벨 시프트 회로.
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