CN108494393B - 一种用于产生负压的电平转换电路 - Google Patents

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Abstract

一种用于产生负压的电平转换电路，属于电子电路技术领域。包括电平转换单元、第一时序控制单元、第二时序控制单元、反相单元和输出单元，输入信号一方面连接第一时序控制单元的输入端，另一方面通过反相单元反相后连接第二时序控制单元的输入端，两个时序控制单元的输出信号控制电平转换单元和输出单元，达到将输入信号转换为负电平的目的；另外对于输出单元本发明给出了单端输出单元和双端输出单元两种结构。本发明提供的电平转换电路在没有退化可靠性的情况下实现高速操作的负压电平转换；通过将两个时序控制单元藕接至电平转换单元提高弱驱动能力和可靠性，具有高转换速率，同时保证了电平转换输出稳定。

Description

一种用于产生负压的电平转换电路
技术领域
本发明属于电子电路技术领域，涉及一种用于产生负压的电平转换电路，尤其涉及一种适合于高速操作的负压电平转换电路。
背景技术
电平转换电路通常将低压控制信号转换为高压控制信号，实现低压逻辑对高压功率输出极的控制。通常，根据输出高压控制信号极性的不同，电平转换电路可分为负压电平转换电路和正压电平转换电路。典型的电平转换电路通过一对晶体管接收输入信号，然而，当输入信号电平大幅下降时，驱动管的驱动能力就会变差，并且电路的延迟会增加。此外，极端的电压下降可进一步造成不期望的输出信号的周期变化，甚至可能因为输入晶体管无法被极低的输入信号电压导通，而造成转化电路无法工作。而且传统的电平转换电路由于使用过多的高击穿电压管，导致转换速度比较慢。
发明内容
针对上述传统电平转换电路中驱动能力差，可靠性低和转换速度慢等不足之处，本发明提供一种用于产生负压的电平转换电路，能够在没有退化可靠性的情况下实现高速操作的负压电平转换。
本发明的技术方案为：
一种用于产生负压的电平转换电路，具有双端输出，包括第一时序控制单元100、第二时序控制单元120、电平转换单元110、反相单元130和双端输出单元140，
第一时序控制单元100的输入端连接输入信号，其第一输出端连接所述电平转换单元110的第一输入端，其第二输出端连接所述电平转换单元110的第三输入端；
所述反相单元130的输入端连接输入信号，其输出端连接第二时序控制单元120的输入端；所述第二时序控制单元120的第一输出端连接所述电平转换单元110的第二输入端，其第二输出端连接所述电平转换单元110的第四输入端；
所述电平转换单元110包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第一电容C1和第二电容C2，
第一PMOS管MP1的源极作为所述电平转换单元110的第一输入端，其栅极连接第二PMOS管MP2的栅极并接地VSS，其漏极连接第三PMOS管MP3和第一NMOS管MN1的漏极以及第四PMOS管MP4和第三NMOS管MN3的栅极并作为所述电平转换单元110的第一输出端，第一电容C1接在所述电平转换单元110的第一输出端和地VSS之间；
第二PMOS管MP2的源极作为所述电平转换单元110的第二输入端，其漏极连接第四PMOS管MP4和第三NMOS管MN3的漏极以及第三PMOS管MP3和第一NMOS管MN1的栅极并作为所述电平转换单元110的第二输出端，第二电容C2接在所述电平转换单元110的第二输出端和地VSS之间；
第四NMOS管MN4的栅极连接第三PMOS管MP3的源极并作为所述电平转换单元110的第三输入端，其漏极连接第三NMOS管MN3的源极，其源极连接第二NMOS管MN2的源极并连接负电压VUN；
第二NMOS管MN2的栅极连接第四PMOS管MP4的源极并作为所述电平转换单元110的第四输入端，其漏极连接第一NMOS管MN1的源极；
所述双端输出单元140包括第五NMOS管MN5、第六NMOS管MN6、第五PMOS管MP5和第六PMOS管MP6，
第五PMOS管MP5的栅极连接第五NMOS管MN5的栅极和所述电平转换单元110的第一输出端，其源极连接所述第二时序控制单元120的第二输出端，其漏极连接第五NMOS管MN5的漏极并作为所述电平转换电路的第一输出端；
第六PMOS管MP6的栅极连接第六NMOS管MN6的栅极和所述电平转换单元110的第二输出端，其源极连接所述第二时序控制单元120的第二输出端，其漏极连接第六NMOS管MN6的漏极并作为所述电平转换电路的第二输出端；
第五NMOS管MN5和第六NMOS管MN6的源极连接负电压VUN。
具体的，所述第一时序控制单元100包括第七NMOS管MN7、第八NMOS管MN8、第七PMOS管MP7和第八PMOS管MP8，第七PMOS管MP7的栅极连接第七NMOS管MN7、第八NMOS管MN8和第八PMOS管MP8的栅极并作为所述第一时序控制单元100的输入端，其漏极连接第七NMOS管MN7的漏极并作为所述第一时序控制单元100的第一输出端，其源极连接电源电压VDD；第七NMOS管MN7的源极接地VSS；第八PMOS管MP8的漏极连接第八NMOS管MN8的漏极并作为所述第一时序控制单元100的第二输出端，其源极连接电源电压VDD；第八NMOS管MN8的源极接地VSS；
第二时序控制单元120包括第九NMOS管MN9、第十NMOS管MN10、第九PMOS管MP9和第十PMOS管MP10，第九PMOS管MP9的栅极连接第九NMOS管MN9、第十NMOS管MN10和第十PMOS管MP10的栅极并作为所述第二时序控制单元120的输入端，其漏极连接第九NMOS管MN9的漏极并作为所述第二时序控制单元120的第一输出端，其源极连接电源电压VDD；第九NMOS管MN9的源极接地VSS；第十PMOS管MP10的漏极连接第十NMOS管MN10的漏极并作为所述第二时序控制单元120的第二输出端，其源极连接电源电压VDD；第十NMOS管MN10的源极接地VSS。
具体的，所述第一时序控制单元100包括第十一NMOS管MN11、第十一PMOS管MP11和第一电阻R1，第十一NMOS管MN11的栅极连接第十一PMOS管MP11的栅极并作为所述第一时序控制单元100的输入端，其漏极连接第一电阻R1的一端并作为所述第一时序控制单元100的第二输出端，其源极接地VSS；第十一PMOS管MP11的漏极连接第一电阻R1的另一端并作为所述第一时序控制单元100的第一输出端，其源极连接电源电压VDD；
第二时序控制单元120包括第十二NMOS管MN12、第十二PMOS管MP12和第二电阻R2，第十二NMOS管MN12的栅极连接第十二PMOS管MP12的栅极并作为所述第二时序控制单元120的输入端，其漏极连接第二电阻R2的一端并作为所述第二时序控制单元120的第二输出端，其源极接地VSS；第十二PMOS管MP12的漏极连接第二电阻R2的另一端并作为所述第二时序控制单元120的第一输出端，其源极连接电源电压VDD。
一种用于产生负压的电平转换电路，具有单端输出，包括第一时序控制单元100、第二时序控制单元120、电平转换单元110、反相单元130和单端输出单元150，
第一时序控制单元100的输入端连接输入信号，其第一输出端连接所述电平转换单元110的第一输入端，其第二输出端连接所述电平转换单元110的第三输入端；
所述反相单元130的输入端连接输入信号，其输出端连接第二时序控制单元120的输入端；所述第二时序控制单元120的第一输出端连接所述电平转换单元110的第二输入端，其第二输出端连接所述电平转换单元110的第四输入端；
所述电平转换单元110包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第一电容C1和第二电容C2，
第一PMOS管MP1的源极作为所述电平转换单元110的第一输入端，其栅极连接第二PMOS管MP2的栅极并接地VSS，其漏极连接第三PMOS管MP3和第一NMOS管MN1的漏极以及第四PMOS管MP4和第三NMOS管MN3的栅极并作为所述电平转换单元110的输出端，第一电容C1接在所述电平转换单元110的输出端和地VSS之间；
第二PMOS管MP2的源极作为所述电平转换单元110的第二输入端，其漏极连接第四PMOS管MP4和第三NMOS管MN3的漏极以及第三PMOS管MP3和第一NMOS管MN1的栅极并通过第二电容C2后接地VSS；
第四NMOS管MN4的栅极连接第三PMOS管MP3的源极并作为所述电平转换单元110的第三输入端，其漏极连接第三NMOS管MN3的源极，其源极连接第二NMOS管MN2的源极并连接负电压VUN；
第二NMOS管MN2的栅极连接第四PMOS管MP4的源极并作为所述电平转换单元110的第四输入端，其漏极连接第一NMOS管MN1的源极；
所述单端输出单元150包括第十三PMOS管MP13、第十四PMOS管MP14、第十三NMOS管MN13和第十四NMOS管MN14，
第十三PMOS管MP13的栅极连接第十三NMOS管MN13的栅极和所述电平转换单元110的输出端，其源极连接第十四PMOS管MP14的源极和所述第二时序控制单元120的第二输出端，其漏极连接第十三NMOS管MN13和第十四PMOS管MP14的漏极并作为所述电平转换电路的输出端；
第十四NMOS管MN14的栅极连接第十四PMOS管MP14的栅极和所述第一时序控制单元100的第二输出端，其漏极连接第十三NMOS管MN13的源极，其源极连接负电压VUN。
具体的，所述第一时序控制单元100包括第七NMOS管MN7、第八NMOS管MN8、第七PMOS管MP7和第八PMOS管MP8，第七PMOS管MP7的栅极连接第七NMOS管MN7、第八NMOS管MN8和第八PMOS管MP8的栅极并作为所述第一时序控制单元100的输入端，其漏极连接第七NMOS管MN7的漏极并作为所述第一时序控制单元100的第一输出端，其源极连接电源电压VDD；第七NMOS管MN7的源极接地VSS；第八PMOS管MP8的漏极连接第八NMOS管MN8的漏极并作为所述第一时序控制单元100的第二输出端，其源极连接电源电压VDD；第八NMOS管MN8的源极接地VSS；
第二时序控制单元120包括第九NMOS管MN9、第十NMOS管MN10、第九PMOS管MP9和第十PMOS管MP10，第九PMOS管MP9的栅极连接第九NMOS管MN9、第十NMOS管MN10和第十PMOS管MP10的栅极并作为所述第二时序控制单元120的输入端，其漏极连接第九NMOS管MN9的漏极并作为所述第二时序控制单元120的第一输出端，其源极连接电源电压VDD；第九NMOS管MN9的源极接地VSS；第十PMOS管MP10的漏极连接第十NMOS管MN10的漏极并作为所述第二时序控制单元120的第二输出端，其源极连接电源电压VDD；第十NMOS管MN10的源极接地VSS。
具体的，所述第一时序控制单元100包括第十一NMOS管MN11、第十一PMOS管MP11和第一电阻R1，第十一NMOS管MN11的栅极连接第十一PMOS管MP11的栅极并作为所述第一时序控制单元100的输入端，其漏极连接第一电阻R1的一端并作为所述第一时序控制单元100的第二输出端，其源极接地VSS；第十一PMOS管MP11的漏极连接第一电阻R1的另一端并作为所述第一时序控制单元100的第一输出端，其源极连接电源电压VDD；
第二时序控制单元120包括第十二NMOS管MN12、第十二PMOS管MP12和第二电阻R2，第十二NMOS管MN12的栅极连接第十二PMOS管MP12的栅极并作为所述第二时序控制单元120的输入端，其漏极连接第二电阻R2的一端并作为所述第二时序控制单元120的第二输出端，其源极接地VSS；第十二PMOS管MP12的漏极连接第二电阻R2的另一端并作为所述第二时序控制单元120的第一输出端，其源极连接电源电压VDD。
其中负电压VUN为整个系统工作的负电压，电源电压VDD为整个系统的低电平操作电压，地VSS为整个系统的地电位。
本发明的有益效果为：本发明提供的电平转换电路在没有退化可靠性的情况下实现高速操作的负压电平转换；通过将两个时序控制单元藕接至电平转换单元提高弱驱动能力和可靠性，具有高转换速率，同时保证了电平转换输出稳定。
附图说明
图1为实施例一中提出的具有双端输出的用于产生负压的电平转换电路的结构示意图。
图2为实施例一的电平转换电路的操作时序图。
图3为实施例二中提出的具有双端输出的用于产生负压的电平转换电路的结构示意图。
图4为实施例三中提出的具有单端输出的用于产生负压的电平转换电路的结构示意图。
图5为实施例四的电平转换电路的操作时序图。
图6为实施例四中提出的具有单端输出的用于产生负压的电平转换电路的结构示意图。
具体实施方式
下面结合附图和具体实施例，详细描述本发明的技术方案。
本发明提出一种用于产生负压的电平转换电路，并给出具有双端输出和单端输出的电平转换电路的实施方案。本发明提出的电平转换电路包括第一时序控制单元100、第二时序控制单元120、电平转换单元110、反相单元130和输出单元，其中输出单元根据单端输出或双端输出选择使用单端输出单元150或双端输出单元140；第一时序控制单元100的输入端连接输入信号pi，其第一输出端连接电平转换单元110的第一输入端，其第二输出端连接电平转换单元110的第三输入端；反相单元130的输入端连接输入信号pi，其输出端输出反相输入信号ni连接第二时序控制单元120的输入端；第二时序控制单元120的第一输出端连接电平转换单元110的第二输入端，其第二输出端连接电平转换单元110的第四输入端；电平转换单元110包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第一电容C1和第二电容C2，第二NMOS管MN2和第四NMOS管MN4为差分输入级，第一PMOS管MP1的源极作为电平转换单元110的第一输入端，其栅极连接第二PMOS管MP2的栅极并接地VSS，其漏极连接第三PMOS管MP3和第一NMOS管MN1的漏极以及第四PMOS管MP4和第三NMOS管MN3的栅极并作为电平转换单元110的第一输出端，第一电容C1接在电平转换单元110的第一输出端和地VSS之间；第二PMOS管MP2的源极作为电平转换单元110的第二输入端，其漏极连接第四PMOS管MP4和第三NMOS管MN3的漏极以及第三PMOS管MP3和第一NMOS管MN1的栅极并作为电平转换单元110的第二输出端，第二电容C2接在电平转换单元110的第二输出端和地VSS之间；第四NMOS管MN4的栅极连接第三PMOS管MP3的源极并作为电平转换单元110的第三输入端，其漏极连接第三NMOS管MN3的源极，其源极连接第二NMOS管MN2的源极并连接负电压VUN；第二NMOS管MN2的栅极连接第四PMOS管MP4的源极并作为电平转换单元110的第四输入端，其漏极连接第一NMOS管MN1的源极。
反相单元130可以由一个反相器INV1组成，反相器INV1的输入端作为反相单元130的输入端，其输出端作为反相单元130的输出端，反相器INV1的电源轨为VDD和VSS。
双端输出的电平转化电路如图1和图3所示，双端输出单元140包括第五NMOS管MN5、第六NMOS管MN6、第五PMOS管MP5和第六PMOS管MP6，第五PMOS管MP5的栅极连接第五NMOS管MN5的栅极和电平转换单元110的第一输出端，其源极连接第二时序控制单元120的第二输出端，其漏极连接第五NMOS管MN5的漏极并作为电平转换电路的第一输出端；第六PMOS管MP6的栅极连接第六NMOS管MN6的栅极和电平转换单元110的第二输出端，其源极连接第二时序控制单元120的第二输出端，其漏极连接第六NMOS管MN6的漏极并作为电平转换电路的第二输出端；第五NMOS管MN5和第六NMOS管MN6的源极连接负电压VUN。
单端输出的电平转换电路如图4和图6所示，单端输出单元150包括第十三PMOS管MP13、第十四PMOS管MP14、第十三NMOS管MN13和第十四NMOS管MN14，第十三PMOS管MP13的栅极连接第十三NMOS管MN13的栅极和电平转换单元110的输出端，其源极连接第十四PMOS管MP14的源极和第二时序控制单元120的第二输出端，其漏极连接第十三NMOS管MN13和第十四PMOS管MP14的漏极并作为电平转换电路的输出端；第十四NMOS管MN14的栅极连接第十四PMOS管MP14的栅极和第一时序控制单元100的第二输出端，其漏极连接第十三NMOS管MN13的源极，其源极连接负电压VUN。
单端输出和双端输出由电平转换单元110的两个输出端以及第一时序控制单元100和第二时序控制单元120控制；双端输出单元140由第一时序控制单元100的第二输出端和第二时序控制单元120的第二输出端以及电平转换单元110的第一输出端和第二输出端控制；单端输出单元150中，第十三NMOS管MN13和第十三PMOS管MP13由电平转换单元110的输出端控制，第十四NMOS管MN14和第十四PMOS管MP14由第一时序控制单元100的第二输出端控制。单端输出单元150相较于双端输出单元140而言具有更大的驱动能力。
本发明中的第一时序控制单元100的输入端连接输入信号pi，用于产生第一时序控制信号IN1和第三时序控制信号IN3；第二时序控制单元120的输入端连接输入信号的反相信号ni，用于产生第二时序控制信号IN2和第四时序控制信号IN4。在上升沿时，第一时序控制信号IN1和第二时序控制信号IN2比第三时序控制信号IN3和第四时序控制信号IN4压摆率高；在下降沿时，第一时序控制信号IN1和第二时序控制信号IN2比第三时序控制信号IN3和第四时序控制信号IN4压摆率低。
图1和图4给出了一种时序控制单元的电路实现结构，图3和图6给出了另一种时序控制单元的电路结构，本发明中的时序控制单元、输出单元可以与电平转换单元任意组合，如图1、图3、图4和图6给出的四个实施例中的组合形式。
电平转换单元110中，提供了对时序控制单元的额外的加强路径，通过第一PMOS管MP1和第二PMOS管MP2来增强输入级晶体管第三PMOS管MP3和第四PMOS管MP4的驱动能力。
以图1给出的实施例一中的双端输出的电平转换电路为例，本实施例的工作原理为：当输入信号pi和反相输入信号ni电平分别为VDD和VSS时，第一MP1截止，第二PMOS管MP2导通，经过第二电容C2稳压之后，电平转换单元110的第二输出端即节点h2变为高电平，节点h2控制第一NMOS管MN1、第三PMOS管MP3、第六NMOS管MN6和第六PMOS管MP6的栅极，之后第二NMOS管MN2和第一NMOS管MN1导通，得到电平转换单元110的第一输出端即节点h1电压为VUN，节点h1控制第三NMOS管MN3、第四PMOS管MP4、第五NMOS管MN5和第五PMOS管MP5的栅极，通过耦合反馈加速保证了第四NMOS管MN4和第三NMOS管MN3的截止，进一步使节点h2为高电平VDD，最终第一输出端输出的信号po为VDD，第二输出端输出的信号no为VUN。电平转换单元110通过耦合反馈提高了弱驱动能力和可靠性，保证了电平转换输出稳定。
如图2所示为图1所示的实施例一中给出的双端输出的用于产生负压的电平转换电路的操作时序图。其中，(1)当输入信号pi和反相输入信号ni电平分别为VDD和VSS且VUN电平为VSS时，电平转换单元110的输出的两个输出信号po和no为VDD和VSS；(2)当输入信号pi和反相输入信号ni电平分别为VSS和VDD且VUN电平为VSS时，电平转换单元110的输出的两个输出信号po和no为VSS和VDD；(3)当输入信号pi和反相输入信号ni电平分别为VDD和VSS且VUN电平为负电压时，电平转换单元110的输出的两个输出信号po和no为VDD和VUN。
如图5所示为图4所示的实施例三中给出的单端输出的用于产生负压的电平转换电路的操作时序图。其中，(1)当输入信号pi和反相输入信号ni电平分别为VDD和VSS且VUN电平为VSS时，电平转换单元110的输出po为VDD；(2)当输入信号pi和反相输入信号ni电平分别为VSS和VDD且VUN电平为VSS时，电平转换单元110的输出po为VSS；(3)当输入信号pi和反相输入信号ni电平分别为VDD和VSS且VUN电平为负电压时，电平转换单元110的输出po为VUN。
本发明使用的NMOS管和PMOS管可以为LDMOS、VDMOS和IGBT中的一种，第一电容C1、第二电容C2可以为MOS连接式电容，MOS为NMOS或PMOS晶体管。
综上所述，本发明提出的一种用于产生负压的电平转换电路，主要包括电平转换单元110、第一时序控制单元100、第二时序控制单元120、反相单元130和输出单元，同时对于输出单元本发明给出了单端输出单元150和双端输出单元140两种结构。
本发明提供的电平转换电路，能够解决传统电平转换电路中驱动能力差、可靠性不高和转换速度慢等缺点，在没有退化可靠性的情况下实现高速操作的负压电平转换。通过时序控制单元藕接至电平转换单元提高弱驱动能力和可靠性，具有高转换速率，同时保证了电平转换输出稳定；利用第一NMOS管MN1、第二NMOS管MN2、第三PMOS管MP3和第三NMOS管MN3、第四NMOS管MN4、第四PMOS管MP4构成的晶体管串的启动及截止控制电平转换单元的输出，防止超过晶体管的耐受电压，减小了低击穿电压晶体管的退化。
可以理解的是，本发明不限于上文示出的精确配置和组件。在不脱离权利要求书的保护范围基础上，可以对上文所述方法和结构的步骤顺序、细节及操作做出各种修改和优化。

Claims (6)

1.一种用于产生负压的电平转换电路，其特征在于，包括第一时序控制单元(100)、第二时序控制单元(120)、电平转换单元(110)、反相单元(130)和双端输出单元(140)，
第一时序控制单元(100)的输入端连接输入信号，其第一输出端连接所述电平转换单元(110)的第一输入端，其第二输出端连接所述电平转换单元(110)的第三输入端；
所述反相单元(130)的输入端连接输入信号，其输出端连接第二时序控制单元(120)的输入端；所述第二时序控制单元(120)的第一输出端连接所述电平转换单元(110)的第二输入端，其第二输出端连接所述电平转换单元(110)的第四输入端；
所述第一时序控制单元(100)的两个输出端信号同相，且在上升沿时，所述第一时序控制单元(100)的第一输出端信号的压摆率高于所述第一时序控制单元(100)的第二输出端信号；在下降沿时，所述第一时序控制单元(100)的第一输出端信号的压摆率低于所述第一时序控制单元(100)的第二输出端信号；
所述第二时序控制单元(120)的两个输出端信号同相，且在上升沿时，所述第二时序控制单元(120)的第一输出端信号的压摆率高于所述第二时序控制单元(120)的第二输出端信号；在下降沿时，所述第二时序控制单元(120)的第一输出端信号的压摆率低于第二时序控制单元(120)的第二输出端信号；
所述电平转换单元(110)包括第一NMOS管(MN1)、第二NMOS管(MN2)、第三NMOS管(MN3)、第四NMOS管(MN4)、第一PMOS管(MP1)、第二PMOS管(MP2)、第三PMOS管(MP3)、第四PMOS管(MP4)、第一电容(C1)和第二电容(C2)，
第一PMOS管(MP1)的源极作为所述电平转换单元(110)的第一输入端，其栅极连接第二PMOS管(MP2)的栅极并接地(VSS)，其漏极连接第三PMOS管(MP3)和第一NMOS管(MN1)的漏极以及第四PMOS管(MP4)和第三NMOS管(MN3)的栅极并作为所述电平转换单元(110)的第一输出端，第一电容(C1)接在所述电平转换单元(110)的第一输出端和地(VSS)之间；
第二PMOS管(MP2)的源极作为所述电平转换单元(110)的第二输入端，其漏极连接第四PMOS管(MP4)和第三NMOS管(MN3)的漏极以及第三PMOS管(MP3)和第一NMOS管(MN1)的栅极并作为所述电平转换单元(110)的第二输出端，第二电容(C2)接在所述电平转换单元(110)的第二输出端和地(VSS)之间；
第四NMOS管(MN4)的栅极连接第三PMOS管(MP3)的源极并作为所述电平转换单元(110)的第三输入端，其漏极连接第三NMOS管(MN3)的源极，其源极连接第二NMOS管(MN2)的源极并连接负电压(VUN)；
第二NMOS管(MN2)的栅极连接第四PMOS管(MP4)的源极并作为所述电平转换单元(110)的第四输入端，其漏极连接第一NMOS管(MN1)的源极；
所述双端输出单元(140)包括第五NMOS管(MN5)、第六NMOS管(MN6)、第五PMOS管(MP5)和第六PMOS管(MP6)，
第五PMOS管(MP5)的栅极连接第五NMOS管(MN5)的栅极和所述电平转换单元(110)的第一输出端，其源极连接所述第二时序控制单元(120)的第二输出端，其漏极连接第五NMOS管(MN5)的漏极并作为所述电平转换电路的第一输出端；
第六PMOS管(MP6)的栅极连接第六NMOS管(MN6)的栅极和所述电平转换单元(110)的第二输出端，其源极连接所述第二时序控制单元(120)的第二输出端，其漏极连接第六NMOS管(MN6)的漏极并作为所述电平转换电路的第二输出端；
第五NMOS管(MN5)和第六NMOS管(MN6)的源极连接负电压(VUN)。
2.根据权利要求1所述的用于产生负压的电平转换电路，其特征在于，所述第一时序控制单元(100)包括第七NMOS管(MN7)、第八NMOS管(MN8)、第七PMOS管(MP7)和第八PMOS管(MP8)，第七PMOS管(MP7)的栅极连接第七NMOS管(MN7)、第八NMOS管(MN8)和第八PMOS管(MP8)的栅极并作为所述第一时序控制单元(100)的输入端，其漏极连接第七NMOS管(MN7)的漏极并作为所述第一时序控制单元(100)的第一输出端，其源极连接电源电压(VDD)；第七NMOS管(MN7)的源极接地(VSS)；第八PMOS管(MP8)的漏极连接第八NMOS管(MN8)的漏极并作为所述第一时序控制单元(100)的第二输出端，其源极连接电源电压(VDD)；第八NMOS管(MN8)的源极接地(VSS)；
第二时序控制单元(120)包括第九NMOS管(MN9)、第十NMOS管(MN10)、第九PMOS管(MP9)和第十PMOS管(MP10)，第九PMOS管(MP9)的栅极连接第九NMOS管(MN9)、第十NMOS管(MN10)和第十PMOS管(MP10)的栅极并作为所述第二时序控制单元(120)的输入端，其漏极连接第九NMOS管(MN9)的漏极并作为所述第二时序控制单元(120)的第一输出端，其源极连接电源电压(VDD)；第九NMOS管(MN9)的源极接地(VSS)；第十PMOS管(MP10)的漏极连接第十NMOS管(MN10)的漏极并作为所述第二时序控制单元(120)的第二输出端，其源极连接电源电压(VDD)；第十NMOS管(MN10)的源极接地(VSS)。
3.根据权利要求1所述的用于产生负压的电平转换电路，其特征在于，
所述第一时序控制单元(100)包括第十一NMOS管(MN11)、第十一PMOS管(MP11)和第一电阻(R1)，第十一NMOS管(MN11)的栅极连接第十一PMOS管(MP11)的栅极并作为所述第一时序控制单元(100)的输入端，其漏极连接第一电阻(R1)的一端并作为所述第一时序控制单元(100)的第二输出端，其源极接地(VSS)；第十一PMOS管(MP11)的漏极连接第一电阻(R1)的另一端并作为所述第一时序控制单元(100)的第一输出端，其源极连接电源电压(VDD)；
第二时序控制单元(120)包括第十二NMOS管(MN12)、第十二PMOS管(MP12)和第二电阻(R2)，第十二NMOS管(MN12)的栅极连接第十二PMOS管(MP12)的栅极并作为所述第二时序控制单元(120)的输入端，其漏极连接第二电阻(R2)的一端并作为所述第二时序控制单元(120)的第二输出端，其源极接地(VSS)；第十二PMOS管(MP12)的漏极连接第二电阻(R2)的另一端并作为所述第二时序控制单元(120)的第一输出端，其源极连接电源电压(VDD)。
4.一种用于产生负压的电平转换电路，其特征在于，包括第一时序控制单元(100)、第二时序控制单元(120)、电平转换单元(110)、反相单元(130)和单端输出单元(150)，
第一时序控制单元(100)的输入端连接输入信号，其第一输出端连接所述电平转换单元(110)的第一输入端，其第二输出端连接所述电平转换单元(110)的第三输入端；
所述反相单元(130)的输入端连接输入信号，其输出端连接第二时序控制单元(120)的输入端；所述第二时序控制单元(120)的第一输出端连接所述电平转换单元(110)的第二输入端，其第二输出端连接所述电平转换单元(110)的第四输入端；
所述第一时序控制单元(100)的两个输出端信号同相，且在上升沿时，所述第一时序控制单元(100)的第一输出端信号的压摆率高于所述第一时序控制单元(100)的第二输出端信号；在下降沿时，所述第一时序控制单元(100)的第一输出端信号的压摆率低于所述第一时序控制单元(100)的第二输出端信号；
所述第二时序控制单元(120)的两个输出端信号同相，且在上升沿时，所述第二时序控制单元(120)的第一输出端信号的压摆率高于所述第二时序控制单元(120)的第二输出端信号；在下降沿时，所述第二时序控制单元(120)的第一输出端信号的压摆率低于第二时序控制单元(120)的第二输出端信号；
所述电平转换单元(110)包括第一NMOS管(MN1)、第二NMOS管(MN2)、第三NMOS管(MN3)、第四NMOS管(MN4)、第一PMOS管(MP1)、第二PMOS管(MP2)、第三PMOS管(MP3)、第四PMOS管(MP4)、第一电容(C1)和第二电容(C2)，
第一PMOS管(MP1)的源极作为所述电平转换单元(110)的第一输入端，其栅极连接第二PMOS管(MP2)的栅极并接地(VSS)，其漏极连接第三PMOS管(MP3)和第一NMOS管(MN1)的漏极以及第四PMOS管(MP4)和第三NMOS管(MN3)的栅极并作为所述电平转换单元(110)的输出端，第一电容(C1)接在所述电平转换单元(110)的输出端和地(VSS)之间；
第二PMOS管(MP2)的源极作为所述电平转换单元(110)的第二输入端，其漏极连接第四PMOS管(MP4)和第三NMOS管(MN3)的漏极以及第三PMOS管(MP3)和第一NMOS管(MN1)的栅极并通过第二电容(C2)后接地(VSS)；
第四NMOS管(MN4)的栅极连接第三PMOS管(MP3)的源极并作为所述电平转换单元(110)的第三输入端，其漏极连接第三NMOS管(MN3)的源极，其源极连接第二NMOS管(MN2)的源极并连接负电压(VUN)；
第二NMOS管(MN2)的栅极连接第四PMOS管(MP4)的源极并作为所述电平转换单元(110)的第四输入端，其漏极连接第一NMOS管(MN1)的源极；
所述单端输出单元(150)包括第十三PMOS管(MP13)、第十四PMOS管(MP14)、第十三NMOS管(MN13)和第十四NMOS管(MN14)，
第十三PMOS管(MP13)的栅极连接第十三NMOS管(MN13)的栅极和所述电平转换单元(110)的输出端，其源极连接第十四PMOS管(MP14)的源极和所述第二时序控制单元(120)的第二输出端，其漏极连接第十三NMOS管(MN13)和第十四PMOS管(MP14)的漏极并作为所述电平转换电路的输出端；
第十四NMOS管(MN14)的栅极连接第十四PMOS管(MP14)的栅极和所述第一时序控制单元(100)的第二输出端，其漏极连接第十三NMOS管(MN13)的源极，其源极连接负电压(VUN)。
5.根据权利要求4所述的用于产生负压的电平转换电路，其特征在于，所述第一时序控制单元(100)包括第七NMOS管(MN7)、第八NMOS管(MN8)、第七PMOS管(MP7)和第八PMOS管(MP8)，第七PMOS管(MP7)的栅极连接第七NMOS管(MN7)、第八NMOS管(MN8)和第八PMOS管(MP8)的栅极并作为所述第一时序控制单元(100)的输入端，其漏极连接第七NMOS管(MN7)的漏极并作为所述第一时序控制单元(100)的第一输出端，其源极连接电源电压(VDD)；第七NMOS管(MN7)的源极接地(VSS)；第八PMOS管(MP8)的漏极连接第八NMOS管(MN8)的漏极并作为所述第一时序控制单元(100)的第二输出端，其源极连接电源电压(VDD)；第八NMOS管(MN8)的源极接地(VSS)；
第二时序控制单元(120)包括第九NMOS管(MN9)、第十NMOS管(MN10)、第九PMOS管(MP9)和第十PMOS管(MP10)，第九PMOS管(MP9)的栅极连接第九NMOS管(MN9)、第十NMOS管(MN10)和第十PMOS管(MP10)的栅极并作为所述第二时序控制单元(120)的输入端，其漏极连接第九NMOS管(MN9)的漏极并作为所述第二时序控制单元(120)的第一输出端，其源极连接电源电压(VDD)；第九NMOS管(MN9)的源极接地(VSS)；第十PMOS管(MP10)的漏极连接第十NMOS管(MN10)的漏极并作为所述第二时序控制单元(120)的第二输出端，其源极连接电源电压(VDD)；第十NMOS管(MN10)的源极接地(VSS)。
6.根据权利要求4所述的用于产生负压的电平转换电路，其特征在于，所述第一时序控制单元(100)包括第十一NMOS管(MN11)、第十一PMOS管(MP11)和第一电阻(R1)，第十一NMOS管(MN11)的栅极连接第十一PMOS管(MP11)的栅极并作为所述第一时序控制单元(100)的输入端，其漏极连接第一电阻(R1)的一端并作为所述第一时序控制单元(100)的第二输出端，其源极接地(VSS)；第十一PMOS管(MP11)的漏极连接第一电阻(R1)的另一端并作为所述第一时序控制单元(100)的第一输出端，其源极连接电源电压(VDD)；
第二时序控制单元(120)包括第十二NMOS管(MN12)、第十二PMOS管(MP12)和第二电阻(R2)，第十二NMOS管(MN12)的栅极连接第十二PMOS管(MP12)的栅极并作为所述第二时序控制单元(120)的输入端，其漏极连接第二电阻(R2)的一端并作为所述第二时序控制单元(120)的第二输出端，其源极接地(VSS)；第十二PMOS管(MP12)的漏极连接第二电阻(R2)的另一端并作为所述第二时序控制单元(120)的第一输出端，其源极连接电源电压(VDD)。
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