JPH03162127A - 電圧レベル変換装置 - Google Patents
電圧レベル変換装置Info
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- JPH03162127A JPH03162127A JP1302906A JP30290689A JPH03162127A JP H03162127 A JPH03162127 A JP H03162127A JP 1302906 A JP1302906 A JP 1302906A JP 30290689 A JP30290689 A JP 30290689A JP H03162127 A JPH03162127 A JP H03162127A
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- mos transistor
- transistor
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- 238000006243 chemical reaction Methods 0.000 abstract description 10
- 230000000694 effects Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体集積回路において電界効果型トランジ
スタを用い、ある電圧値の論理レベルを、必要とする電
圧値のレベルへ変換する電圧レベル変換装置に関する。
スタを用い、ある電圧値の論理レベルを、必要とする電
圧値のレベルへ変換する電圧レベル変換装置に関する。
従来の技術
従来の電圧レベル変換装置の例を第３図に示す。いま入
力端子（以下ＩＮとする）に、正の電源電圧（以下ＶＤ
Ｄ）と、基準電圧（以下ＶＳＳＩ）を加えて、出力とし
てＶＤＤと負の電圧（以下ＳＳ２）を得る場合を考える
。
力端子（以下ＩＮとする）に、正の電源電圧（以下ＶＤ
Ｄ）と、基準電圧（以下ＶＳＳＩ）を加えて、出力とし
てＶＤＤと負の電圧（以下ＳＳ２）を得る場合を考える
。
ＩＮにＶＳＳＩが加えられた場合、ソース側を電源接続
したＰチャンネルＭＯＳトランジスタＱＰＩとソース側
を接地したＮチャンネルＭＯＳトランジスタＱＮＩとで
構威されるインバータの共通ゲート、４０．４３１：：
ＶＳＳＩが印加される。これによりＰチャンネルＭＯＳ
トランジスタＱＰＩは導通状態（以下オン状！３）とな
り、ＮチャンネルＭＯＳ トランジスタＱＮＩは非導通
状態（以下オフ状態）となる。
したＰチャンネルＭＯＳトランジスタＱＰＩとソース側
を接地したＮチャンネルＭＯＳトランジスタＱＮＩとで
構威されるインバータの共通ゲート、４０．４３１：：
ＶＳＳＩが印加される。これによりＰチャンネルＭＯＳ
トランジスタＱＰＩは導通状態（以下オン状！３）とな
り、ＮチャンネルＭＯＳ トランジスタＱＮＩは非導通
状態（以下オフ状態）となる。
これによりＰチャンネルＭＯＳトランジスタＱＰＩのド
レイン４２は、ソース４ｌとほぼ同等の電圧レベルＶＤ
Ｄに達する。次にＱＰＩ，ＱＮＩと同様にＰチャンネル
及びＮチャンネルＭＯＳトランジスタＱＰ２，ＱＮ２を
接続する。ここでＰチャンネルＭＯＳトランジスタＱＰ
２のゲート４６にトランジスタＱＰＩのドレイン電圧が
加えられるので、ＱＰ２はオフ状態となる。一方、Ｐチ
ャンネルＭＯＳトランジスタＱＰ２のドレインと接続さ
れているＮチャンネルＭＯＳトランジスタＱＮ２のゲー
ト４９は常に電源より正の電圧ＶＤＤが加えられている
ためにトランジスタＱＮ２は常にオン状態であり、トラ
ンジスタＱＮ２のドレイン５１、すなわち出力には、ト
ランジスタＱＮ２のソース５０の負の電圧ＶＳＳ２とほ
ぼ等しい電圧が得られる。
レイン４２は、ソース４ｌとほぼ同等の電圧レベルＶＤ
Ｄに達する。次にＱＰＩ，ＱＮＩと同様にＰチャンネル
及びＮチャンネルＭＯＳトランジスタＱＰ２，ＱＮ２を
接続する。ここでＰチャンネルＭＯＳトランジスタＱＰ
２のゲート４６にトランジスタＱＰＩのドレイン電圧が
加えられるので、ＱＰ２はオフ状態となる。一方、Ｐチ
ャンネルＭＯＳトランジスタＱＰ２のドレインと接続さ
れているＮチャンネルＭＯＳトランジスタＱＮ２のゲー
ト４９は常に電源より正の電圧ＶＤＤが加えられている
ためにトランジスタＱＮ２は常にオン状態であり、トラ
ンジスタＱＮ２のドレイン５１、すなわち出力には、ト
ランジスタＱＮ２のソース５０の負の電圧ＶＳＳ２とほ
ぼ等しい電圧が得られる。
次にＩＮにＶＤＤが加えられた場合、ＰチャンネルＭＯ
ＳトランジスタＱＰＩはオフ状態、ＮチャンネルＭＯＳ
トランジスタＱＮＩはオン状態となり、トランジスタＱ
ＮＩのドレイン４４は、ソース４５に加えられている電
圧ＶＳＳＩとほぼ等しい電圧に達する。これによりＰチ
ャンネルＭＯＳトランジスタＱＰ２のゲート４６に、ト
ランジスタＱＮ１のドレイン電圧が加えられるので、ト
ランジスタＱＰ２はオン状態となり、トランジスタＱＰ
２のドレイン４８はソース４７に加えられている電圧Ｖ
ＤＤに達する。
ＳトランジスタＱＰＩはオフ状態、ＮチャンネルＭＯＳ
トランジスタＱＮＩはオン状態となり、トランジスタＱ
ＮＩのドレイン４４は、ソース４５に加えられている電
圧ＶＳＳＩとほぼ等しい電圧に達する。これによりＰチ
ャンネルＭＯＳトランジスタＱＰ２のゲート４６に、ト
ランジスタＱＮ１のドレイン電圧が加えられるので、ト
ランジスタＱＰ２はオン状態となり、トランジスタＱＰ
２のドレイン４８はソース４７に加えられている電圧Ｖ
ＤＤに達する。
ここで前述のように、ＮチャンネルＭｏｓトランジスタ
ＱＮ２は常時オン状態であるため、トランジスタＱＰ２
，ＱＮ２ともにオン状態となってしまう。
ＱＮ２は常時オン状態であるため、トランジスタＱＰ２
，ＱＮ２ともにオン状態となってしまう。
そこで、ＰチャンネルＭＯＳトランジスタＱＰ２のオン
状態時の抵抗（オン抵抗）を小さ＜、ＮチャンネルＭＯ
ＳトランジスタＱＮ２のオン状態時の抵抗を大きくなる
ようにトランジスタサイズを決め、オン抵抗の抵抗分割
により出力にＶＤＤとほぼ等しい電圧を取り出すことが
出来た。
状態時の抵抗（オン抵抗）を小さ＜、ＮチャンネルＭＯ
ＳトランジスタＱＮ２のオン状態時の抵抗を大きくなる
ようにトランジスタサイズを決め、オン抵抗の抵抗分割
により出力にＶＤＤとほぼ等しい電圧を取り出すことが
出来た。
発明が解決しようとする課題
従来の回路においては、常時オン状態のトランジスタが
あるため、消費電流が大きくなってしまう。また、トラ
ンジスタのオン抵抗の抵抗分割により出力を決定してい
ることから高速での動作が不適当であるとともに、トラ
ンジスタサイズが大きくなり、集積回路にした場合にこ
の回路の占める面積が大きくなってしまう。
あるため、消費電流が大きくなってしまう。また、トラ
ンジスタのオン抵抗の抵抗分割により出力を決定してい
ることから高速での動作が不適当であるとともに、トラ
ンジスタサイズが大きくなり、集積回路にした場合にこ
の回路の占める面積が大きくなってしまう。
本発明は、かかる点に鑑みてなされたものであり、トラ
ンジスタのスイッチングにより電圧レベル変換を行い消
費電流を小さくし、高速での動作を可能とし、かつ、電
圧レベル変換装置の占める面積を小さくしようとするも
のである。
ンジスタのスイッチングにより電圧レベル変換を行い消
費電流を小さくし、高速での動作を可能とし、かつ、電
圧レベル変換装置の占める面積を小さくしようとするも
のである。
課題を解決するための手段
本発明は以上の問題を解決するために、Ｐチャンネル，
ＮチャンネルＭＯＳトランジスタで次のような構成から
なる電圧レベル変換装置である。
ＮチャンネルＭＯＳトランジスタで次のような構成から
なる電圧レベル変換装置である。
電源端子と第２電位間に第１のＰチャンネルＭＯＳトラ
ンジスタ、第１，第４のＮチャンネルＭＯＳトランジス
タを直列接続し、該第１のＰチャンネルＭＯＳトランジ
スタと第２のＮチャンネルＭＯＳトランジスタのゲート
を入力端子とし、該入力端子を電源端子と基準電圧端子
間に直列接続した第２の各ＰチャンネルおよびＮチャン
ネルＭＯＳトランジスタの共通ゲートに接続し、第４の
ＮチャンネルＭＯＳトランジスタのゲートを電源端子と
第２の電圧端子間に直列接続した第３のＮチャンネルＭ
ＯＳトランジスタと第３のＮチャンネルＭＯＳトランジ
スタのドレイン接続点に接続し、第２とＰチャンネルＭ
ＯＳトランジス夕のドレイン接続点を電源端子と第４の
ＰチャンネルＭＯＳトランジスタのドレイン間に接続し
た第３のＰチャンネルＭＯＳトランジスタのゲートに接
続し、第１のＰチャンネルＭＯＳトランジスタのドレイ
ン接続点を前記第４のＰチャンネルおよび第３のＮチャ
ンネルＭＯＳトランジスタの共通ゲートと、電源端子と
第２電圧源間に直列接続した第５のＰチャンネルおよび
ＮチャンネルＭＯＳトランジスタの共通ゲートに接続し
、該トランジスタのドレイン接続点を出力端子として構
成される電圧レベル変換装置。
ンジスタ、第１，第４のＮチャンネルＭＯＳトランジス
タを直列接続し、該第１のＰチャンネルＭＯＳトランジ
スタと第２のＮチャンネルＭＯＳトランジスタのゲート
を入力端子とし、該入力端子を電源端子と基準電圧端子
間に直列接続した第２の各ＰチャンネルおよびＮチャン
ネルＭＯＳトランジスタの共通ゲートに接続し、第４の
ＮチャンネルＭＯＳトランジスタのゲートを電源端子と
第２の電圧端子間に直列接続した第３のＮチャンネルＭ
ＯＳトランジスタと第３のＮチャンネルＭＯＳトランジ
スタのドレイン接続点に接続し、第２とＰチャンネルＭ
ＯＳトランジス夕のドレイン接続点を電源端子と第４の
ＰチャンネルＭＯＳトランジスタのドレイン間に接続し
た第３のＰチャンネルＭＯＳトランジスタのゲートに接
続し、第１のＰチャンネルＭＯＳトランジスタのドレイ
ン接続点を前記第４のＰチャンネルおよび第３のＮチャ
ンネルＭＯＳトランジスタの共通ゲートと、電源端子と
第２電圧源間に直列接続した第５のＰチャンネルおよび
ＮチャンネルＭＯＳトランジスタの共通ゲートに接続し
、該トランジスタのドレイン接続点を出力端子として構
成される電圧レベル変換装置。
作用
本発明によると、入力電圧に対してＭＯＳトランジスタ
のスイッチング動作と信号線のフィードバックにより、
各ノードの電圧を定め、出力を確定されるものである。
のスイッチング動作と信号線のフィードバックにより、
各ノードの電圧を定め、出力を確定されるものである。
実施例
第１図に本発明の電圧レベル変換装置の実施例を示す。
入力端子（以下ＩＮとする）に、正の電源電圧（以下Ｖ
ＤＤ）と基準電圧（以下ＶＳＳＩ）を加え、出力端子に
ＶＤＤと負の電圧（以下ＶＳＳＺ）を得る場合を考える
。
ＤＤ）と基準電圧（以下ＶＳＳＩ）を加え、出力端子に
ＶＤＤと負の電圧（以下ＶＳＳＺ）を得る場合を考える
。
電圧レベル変換回路装置の構成は、電源端子と第２電位
間に第１のＰチャンネルＭＯＳトランジスタ、第１，第
４のＮチャンネルＭＯＳ トランジスタを直列接続し、
該第１のＰチャンネルＭＯＳトランジスタと第２のＮチ
ャンネルＭＯＳトランジスタのゲートを入力端子とし、
該入力端子を電源端子と基準電圧端子間に直列接続した
第２の各ＰチャンネルおよびＮチャンネルＭＯＳトラン
ジスタのゲートを電源端子と第２の電圧端子間に直列接
続した第３のＰチャンネルＭＯＳトランジスタと第３の
ＮチャンネルＭＯＳトランジスタのドレイン接続点に接
続し、第２とＰチャンネルＭＯＳトランジスタのドレイ
ン接続点を電源端子と第４のＰチャンネルＭＯＳトラン
ジスタのドレイン間に接続した第３のＰチャンネルＭＯ
Ｓトランジスタのゲートに接続し、第１のＰチャンネル
ＭＯＳトランジスタのドレイン接続点を前記第４のＰチ
ャンネルおよび第３のＮチャンネルＭＯＳトランジスタ
の共通ゲートと、電源端子と第２電圧源間に直列接続し
た第５のＰチャンネルおよびＮチャンネルＭＯＳトラン
ジスタの共通ゲートに接続し、該トランジスタのドレイ
ン接続点を出力端子とする。
間に第１のＰチャンネルＭＯＳトランジスタ、第１，第
４のＮチャンネルＭＯＳ トランジスタを直列接続し、
該第１のＰチャンネルＭＯＳトランジスタと第２のＮチ
ャンネルＭＯＳトランジスタのゲートを入力端子とし、
該入力端子を電源端子と基準電圧端子間に直列接続した
第２の各ＰチャンネルおよびＮチャンネルＭＯＳトラン
ジスタのゲートを電源端子と第２の電圧端子間に直列接
続した第３のＰチャンネルＭＯＳトランジスタと第３の
ＮチャンネルＭＯＳトランジスタのドレイン接続点に接
続し、第２とＰチャンネルＭＯＳトランジスタのドレイ
ン接続点を電源端子と第４のＰチャンネルＭＯＳトラン
ジスタのドレイン間に接続した第３のＰチャンネルＭＯ
Ｓトランジスタのゲートに接続し、第１のＰチャンネル
ＭＯＳトランジスタのドレイン接続点を前記第４のＰチ
ャンネルおよび第３のＮチャンネルＭＯＳトランジスタ
の共通ゲートと、電源端子と第２電圧源間に直列接続し
た第５のＰチャンネルおよびＮチャンネルＭＯＳトラン
ジスタの共通ゲートに接続し、該トランジスタのドレイ
ン接続点を出力端子とする。
次に、本発明の電圧レベル変換装置の動作説明を第２図
のタイミングチャートを用いて説明する。
のタイミングチャートを用いて説明する。
いよ第２図（ａ）の入力波形がＩＮにＶＳＳＩが加えら
れた場合、まずＰチャンネルＭＯＳトランジスタＭＰＩ
のゲート１０に加えられ、ＭＰＩは導通状ａ（オン状態
）となりトランジスタＭＰＩのドレイン１２は、ソース
１１に加えられている電源電圧ＶＤＤに達し、これによ
りノードＮ２はＶＤＤの電位となる。またＮチャンネル
ＭＯＳトランジスタＭＮＩのゲート２３にｖｓｓｔが加
えられ、トランジスタＭＮＩのソース２４がＶＳＳ２で
あるため、トランジスタＭＮＩはオン状態となり、ドレ
イン２２はＶＳＳ２の電圧とほぼ等しくなる。
れた場合、まずＰチャンネルＭＯＳトランジスタＭＰＩ
のゲート１０に加えられ、ＭＰＩは導通状ａ（オン状態
）となりトランジスタＭＰＩのドレイン１２は、ソース
１１に加えられている電源電圧ＶＤＤに達し、これによ
りノードＮ２はＶＤＤの電位となる。またＮチャンネル
ＭＯＳトランジスタＭＮＩのゲート２３にｖｓｓｔが加
えられ、トランジスタＭＮＩのソース２４がＶＳＳ２で
あるため、トランジスタＭＮＩはオン状態となり、ドレ
イン２２はＶＳＳ２の電圧とほぼ等しくなる。
ＰチャンネルＭＯＳトランジスタＭＰ４とＮチャンネル
ＭＯＳトランジスタＭＮ３とで構威されるインバータの
入力はノードＮ２であり、これによりトランジスタＭＰ
４はオフ状態、トランジスタＭＮ３はオン状態となり、
ノードＮ３はトランジスタＭＮ３のソース３３に接続さ
れているＶＳＳ２の電位に達する。さらにＰチャンネル
ＭＯＳトランジスタＭＰ２とＮチャンネルＭＯＳトラン
ジスタＭＮ２とで構成されるインバータの入力にはＶＳ
ＳＩが加えられるため、出力のノードＮ１は、トランジ
スタＭＰ２のソース１４に接続されているＶＤＤの電位
に達する。ノードＮｌは、ＰチャンネルＭＯＳトランジ
スタＭＰ３のゲート２５と接続されており、非導通状態
（オフ状態〉となる。
ＭＯＳトランジスタＭＮ３とで構威されるインバータの
入力はノードＮ２であり、これによりトランジスタＭＰ
４はオフ状態、トランジスタＭＮ３はオン状態となり、
ノードＮ３はトランジスタＭＮ３のソース３３に接続さ
れているＶＳＳ２の電位に達する。さらにＰチャンネル
ＭＯＳトランジスタＭＰ２とＮチャンネルＭＯＳトラン
ジスタＭＮ２とで構成されるインバータの入力にはＶＳ
ＳＩが加えられるため、出力のノードＮ１は、トランジ
スタＭＰ２のソース１４に接続されているＶＤＤの電位
に達する。ノードＮｌは、ＰチャンネルＭＯＳトランジ
スタＭＰ３のゲート２５と接続されており、非導通状態
（オフ状態〉となる。
ノードＮ３はＮチャンネルＭＯＳトランジスタＭＮ４の
ゲート２０と接続されており、ノードＮ３は第２図（ｂ
）に示すようなＶＳＳ２の電位であるから、トランジス
タＭＮ４はオフ状態となる。
ゲート２０と接続されており、ノードＮ３は第２図（ｂ
）に示すようなＶＳＳ２の電位であるから、トランジス
タＭＮ４はオフ状態となる。
以上のことによりノードＮ２の電位はＶＤＤに確定され
ソース３３をＶＤＤに接続したＰチャンネルＭＯＳトラ
ンジスタＭＰ５とソース３７をＶＳＳ２に接続したＮチ
ャンネルＭＯＳトランジスタＭＮ５で構成されるインバ
ータのゲート、３２，３５にＶＤＤが加えられる。これ
によりＰチャンネルＭＯＳ トランジスタＭＰ５はオフ
状態となり、ＮチャンネルＭＯＳトランジスタＭＮ５は
オン状態となり、出力ＯＵＴには第２図（Ｃ）に示すよ
うなトランジスタＭＮ５のソース３７に接続されている
ＶＳＳ２の電位が得られる。
ソース３３をＶＤＤに接続したＰチャンネルＭＯＳトラ
ンジスタＭＰ５とソース３７をＶＳＳ２に接続したＮチ
ャンネルＭＯＳトランジスタＭＮ５で構成されるインバ
ータのゲート、３２，３５にＶＤＤが加えられる。これ
によりＰチャンネルＭＯＳ トランジスタＭＰ５はオフ
状態となり、ＮチャンネルＭＯＳトランジスタＭＮ５は
オン状態となり、出力ＯＵＴには第２図（Ｃ）に示すよ
うなトランジスタＭＮ５のソース３７に接続されている
ＶＳＳ２の電位が得られる。
次に第２図（ａ）に示すようにＩＮにＶＤＤが加えられ
た場合、ＰチャンネルＭＯＳトランジスタＭＰＩのゲー
ト１０にＶＤＤが加えられ、トランジスタＭＰＩはオフ
状態となる。ＮチャンネルＭＯＳトランジスタＭＮＩの
ゲート２３にＶＤＤが加えられることによりトランジス
タＭＮＩはオン状態となり、ドレイン２２は、ソース２
４に接続されているＶＳＳ２の電位に達する。また、Ｐ
チャンネル，ＮチャンネルＭＯＳトランジスタＭＰ２．
ＭＮ２とで構成されるインバータのゲートに、ＶＤＤが
加えられることにより、出力のノードＮ１は、トランジ
スタＭＮ２のソースｌ８に接続されている電位ＶＳＳＩ
に達する。ノードＮ１はＰチャンネルＭＯＳトランジス
タＭＰ３のゲート２５と接続されており、ノードＮ１は
、ＶＳＳＩの電位であるからトランジスタＭＰ３はオン
状態となり、トランジスタＭＰ３のドレイン２７は、ソ
ース２６に接続されているＶＤＤの電位に達し、第２図
（ｂ）に示すようにノードＮ３はＶＤＤの電位になる。
た場合、ＰチャンネルＭＯＳトランジスタＭＰＩのゲー
ト１０にＶＤＤが加えられ、トランジスタＭＰＩはオフ
状態となる。ＮチャンネルＭＯＳトランジスタＭＮＩの
ゲート２３にＶＤＤが加えられることによりトランジス
タＭＮＩはオン状態となり、ドレイン２２は、ソース２
４に接続されているＶＳＳ２の電位に達する。また、Ｐ
チャンネル，ＮチャンネルＭＯＳトランジスタＭＰ２．
ＭＮ２とで構成されるインバータのゲートに、ＶＤＤが
加えられることにより、出力のノードＮ１は、トランジ
スタＭＮ２のソースｌ８に接続されている電位ＶＳＳＩ
に達する。ノードＮ１はＰチャンネルＭＯＳトランジス
タＭＰ３のゲート２５と接続されており、ノードＮ１は
、ＶＳＳＩの電位であるからトランジスタＭＰ３はオン
状態となり、トランジスタＭＰ３のドレイン２７は、ソ
ース２６に接続されているＶＤＤの電位に達し、第２図
（ｂ）に示すようにノードＮ３はＶＤＤの電位になる。
ノードＮ３は、ＮチャンネルＭＯＳトランジスタＭＮ４
のゲート２０と接続されており、ノードＮ３はＶＤＤの
電位であるからトランジスタＭＮ４はオン状態となり、
ドレイン１９はソース２２の電位つまり，Ｎチャンネル
ＭＯＳトランジスタＭＮＩのドレイン２２の電位である
ＶＳＳ２に達する。したがってノードＮ２はＶＳＳ２の
電位となり、ＰチャンネルＭＯＳトランジスタＭＰ４と
ＮチャンネルＭＯＳトランジスタＭＮ３で構成されるイ
ンバータの入力に加えられ、トランジス夕ＭＰ４はオン
状態、トランジスタＭＮ３はオフ状態となり、ノードＮ
３は、トランジスタＭＰ４のソース２９に接続されてぃ
るＶＤＤの電位に達し、ＰチャンネルＭＯＳ トランジ
スタＭＰ３のドレイン２７の電位と一致する。
のゲート２０と接続されており、ノードＮ３はＶＤＤの
電位であるからトランジスタＭＮ４はオン状態となり、
ドレイン１９はソース２２の電位つまり，Ｎチャンネル
ＭＯＳトランジスタＭＮＩのドレイン２２の電位である
ＶＳＳ２に達する。したがってノードＮ２はＶＳＳ２の
電位となり、ＰチャンネルＭＯＳトランジスタＭＰ４と
ＮチャンネルＭＯＳトランジスタＭＮ３で構成されるイ
ンバータの入力に加えられ、トランジス夕ＭＰ４はオン
状態、トランジスタＭＮ３はオフ状態となり、ノードＮ
３は、トランジスタＭＰ４のソース２９に接続されてぃ
るＶＤＤの電位に達し、ＰチャンネルＭＯＳ トランジ
スタＭＰ３のドレイン２７の電位と一致する。
以上のことによりノードＮ２はＶＳＳ２の電位に確定さ
れソース３３をＶＤＤに接続したＰチャンネルＭＯＳト
ランジスタＭＰ５とソース３７をＶＳＳ２に接続したＮ
チャンネルＭｏｓトランジスタＭＮ５で構威されるイン
バータのゲート３２，３５にＶＳＳ２が加えられる。こ
れによりＰチャンネルＭＯＳトランジスタＭＰ５はオン
状態となり、ＮチャンネルＭＯＳトランジスタＭＮ５は
オフ状態となり、第２図（Ｃ）に示すように出力ＯＵＴ
にはトランジスタＭＰ５のソース３３に接続されている
ＶＤＤの電位が得られる。
れソース３３をＶＤＤに接続したＰチャンネルＭＯＳト
ランジスタＭＰ５とソース３７をＶＳＳ２に接続したＮ
チャンネルＭｏｓトランジスタＭＮ５で構威されるイン
バータのゲート３２，３５にＶＳＳ２が加えられる。こ
れによりＰチャンネルＭＯＳトランジスタＭＰ５はオン
状態となり、ＮチャンネルＭＯＳトランジスタＭＮ５は
オフ状態となり、第２図（Ｃ）に示すように出力ＯＵＴ
にはトランジスタＭＰ５のソース３３に接続されている
ＶＤＤの電位が得られる。
以上のような、Ｐチャンネル，ＮチャンネルＭＯＳトラ
ンジスタのスイッチング動作により、人力端子の電圧レ
ベルであるＶＤＤ−ＶＳＳＩを出力端子にてＶＤＤ−Ｖ
ＳＳ２の電圧レベルに変換することが可能である。
ンジスタのスイッチング動作により、人力端子の電圧レ
ベルであるＶＤＤ−ＶＳＳＩを出力端子にてＶＤＤ−Ｖ
ＳＳ２の電圧レベルに変換することが可能である。
発明の効果
本発明により、消費電流はトランジスタのスイッチング
時による瞬間電流の和であり、少ない電流での電圧レベ
ル変換が可能である。また、スイッチング動作のみによ
るため、高速での電圧レベル変換が可能である。
時による瞬間電流の和であり、少ない電流での電圧レベ
ル変換が可能である。また、スイッチング動作のみによ
るため、高速での電圧レベル変換が可能である。
第２図（ａ）， （ｂ）， （ｃＨ之入力端子（！Ｎ〉
に基準電圧ＶＳＳＩ一電源電圧ＶＤＤのレベルを加えた
とＭＮＩ〜ＭＮ５，ＱＮＩ，ＱＮ２・・・・・・Ｎチャ
ンネルＭＯＳトランジスタ、ＭＰＩ〜ＭＰ５，ＱＰＩ，
ＱＰ２・・・・・・ＰチャンネルＭＯＳトランジスタ、
ＶＤＤ・・・・・・正の電圧電源端子、ｖｓｓｉ・・・
・・・基準電圧端子、ＶＳＳ２・・・・・・負の電圧電
源端子、ＩＮ・・・・・・入力端子、 ＯＵＴ・・・・・・出力端子。
に基準電圧ＶＳＳＩ一電源電圧ＶＤＤのレベルを加えた
とＭＮＩ〜ＭＮ５，ＱＮＩ，ＱＮ２・・・・・・Ｎチャ
ンネルＭＯＳトランジスタ、ＭＰＩ〜ＭＰ５，ＱＰＩ，
ＱＰ２・・・・・・ＰチャンネルＭＯＳトランジスタ、
ＶＤＤ・・・・・・正の電圧電源端子、ｖｓｓｉ・・・
・・・基準電圧端子、ＶＳＳ２・・・・・・負の電圧電
源端子、ＩＮ・・・・・・入力端子、 ＯＵＴ・・・・・・出力端子。
Claims (1)
- 第１電源端子と第２電源端子間に第１のＰチャンネルＭ
ＯＳトランジスタ、第１、第４のＮチャンネルＭＯＳト
ランジスタを直列接続し、前記第１のＰチャンネルＭＯ
Ｓトランジスタと第２のＮチャンネルＭＯＳトランジス
タのゲートを入力端子とし、同入力端子を第１電源端子
と基準電圧端子間に直列接続した第２のＰチャンネルお
よび第２のＮチャンネルＭＯＳトランジスタの共通ゲー
トに接続し、前記第４のＮチャンネルＭＯＳトランジス
タのゲートを第１電源端子と第２電圧端子間に直列接続
した第３のＰチャンネルＭＯＳトランジスタと第３のＮ
チャンネルＭＯＳトランジスタのドレイン接続点に接続
し、第２のＮチャンネルＭＯＳトランジスタと第２のＰ
チャンネルＭＯＳトランジスタのドレイン接続点を第１
電源端子と第４のＰチャンネルＭＯＳトランジスタのド
レインとの間に接続した第３のＰチャンネルＭＯＳトラ
ンジスタのゲートに接続し、第１のＰチャンネルＭＯＳ
トランジスタのドレイン接続点を前記第４のＰチャンネ
ルＭＯＳトランジスタおよび第３のＮチャンネルＭＯＳ
トランジスタの共通ゲートと、第１電源端子と第２電源
端子間に直列接続した第５のＰチャンネルＭＯＳトラン
ジスタおよび第５のＮチャンネルＭＯＳトランジスタの
共通ゲートに接続し、前記第５のＰチャンネルＭＯＳト
ランジスタと第５のＮチャンネルＭＯＳトランジスタの
ドレイン接続点を出力端子としたことを特徴とする電圧
レベル変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1302906A JPH03162127A (ja) | 1989-11-21 | 1989-11-21 | 電圧レベル変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1302906A JPH03162127A (ja) | 1989-11-21 | 1989-11-21 | 電圧レベル変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03162127A true JPH03162127A (ja) | 1991-07-12 |
Family
ID=17914533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1302906A Pending JPH03162127A (ja) | 1989-11-21 | 1989-11-21 | 電圧レベル変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03162127A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108494393A (zh) * | 2018-04-16 | 2018-09-04 | 电子科技大学 | 一种用于产生负压的电平转换电路 |
-
1989
- 1989-11-21 JP JP1302906A patent/JPH03162127A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108494393A (zh) * | 2018-04-16 | 2018-09-04 | 电子科技大学 | 一种用于产生负压的电平转换电路 |
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