JPS6182530A - Ｃｍｏｓ回路 - Google Patents
Ｃｍｏｓ回路Info
- Publication number
- JPS6182530A JPS6182530A JP60144410A JP14441085A JPS6182530A JP S6182530 A JPS6182530 A JP S6182530A JP 60144410 A JP60144410 A JP 60144410A JP 14441085 A JP14441085 A JP 14441085A JP S6182530 A JPS6182530 A JP S6182530A
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- JP
- Japan
- Prior art keywords
- gate
- input
- transistors
- point
- transistor
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体装置に関するもので、とくに、ＶＬＳ
Ｉ半導体装置等に使用される形式のＣＭＯ３りＯツク回
路に係わるものである。
Ｉ半導体装置等に使用される形式のＣＭＯ３りＯツク回
路に係わるものである。
［従来の技術］
半導体メモリデバイスやマイクロコンピュータ装置は、
その消費電力を低くすることが必須の条件である場合は
、ＣＨＯ３技術でこれを製造するのが好ましい。標準的
なＣＭ ＯＳ回路は該回路を通る直流路が存在しないた
め、スタチックモードでは（漏洩電流をべつにすれば）
電力を消費しない。
その消費電力を低くすることが必須の条件である場合は
、ＣＨＯ３技術でこれを製造するのが好ましい。標準的
なＣＭ ＯＳ回路は該回路を通る直流路が存在しないた
め、スタチックモードでは（漏洩電流をべつにすれば）
電力を消費しない。
ただし、そのようなＣ８０８回路といえども、スイッチ
動作時には交流電力を消費し、また一方のトランジスタ
がオンした後に他方のトランジスタがオフとなった場合
に生ずる、いわゆるクロスオーバ電流による直流電力の
０費もある。このクロスオーバ電流は、大出力トランジ
スタを用いて太きな容量性負荷を駆動する必要のあるク
ロック発生回路などでは、とくに厄介である。
動作時には交流電力を消費し、また一方のトランジスタ
がオンした後に他方のトランジスタがオフとなった場合
に生ずる、いわゆるクロスオーバ電流による直流電力の
０費もある。このクロスオーバ電流は、大出力トランジ
スタを用いて太きな容量性負荷を駆動する必要のあるク
ロック発生回路などでは、とくに厄介である。
［発明の目的］
ゆえに本発明の主たる目的は、メモリデバイス等の半導
体集積回路に用いるＣＭＯＳ回路を改良してこれを提供
することにある。
体集積回路に用いるＣＭＯＳ回路を改良してこれを提供
することにある。
本発明の他の目的は、クロスオーバ電流に起因する電力
消費が最小となるようにしたりＯツク発生器等のＣＭＯ
Ｓ回路を提供することにある。
消費が最小となるようにしたりＯツク発生器等のＣＭＯ
Ｓ回路を提供することにある。
［発明の概要］
しかして本発明によれば、メモリデバイス用クロック発
生器で必要な大負荷駆動用のＣＭＯＳ回路に、Ｐチャン
ネルトランジスタとＮチャンネルトランジスタとを使用
してこれらトランジスタを°電源と接地点間に直列接続
し、その出力接続点をこれら２個のトランジスタ間に設
ける。この入力接続点は、ＮＡＮＤ回路を介して該Ｐチ
ャンネルトランジスタのゲートに、またＮＯＲ回路を介
して該Ｎチャンネルトランジスタのゲートに、それぞれ
これを接続する。これらのトランジスタのゲートは、こ
れを前記ＮＡＮＤ回路及びＮＯＲ回路の他方の入力点に
、複数のインバータを介してクロスオーバ接続する。
生器で必要な大負荷駆動用のＣＭＯＳ回路に、Ｐチャン
ネルトランジスタとＮチャンネルトランジスタとを使用
してこれらトランジスタを°電源と接地点間に直列接続
し、その出力接続点をこれら２個のトランジスタ間に設
ける。この入力接続点は、ＮＡＮＤ回路を介して該Ｐチ
ャンネルトランジスタのゲートに、またＮＯＲ回路を介
して該Ｎチャンネルトランジスタのゲートに、それぞれ
これを接続する。これらのトランジスタのゲートは、こ
れを前記ＮＡＮＤ回路及びＮＯＲ回路の他方の入力点に
、複数のインバータを介してクロスオーバ接続する。
かくて、立上り入力に対してはつねに、Ｎチャンネルデ
バイスがオフになった後にＰチャンネルデバイスがオン
になり、また立下り入力に対してはつねに、Ｐチャンネ
ルデバイスがオフになった後にＮチャンネルデバイスが
オンになることとなって、クロスオーバ電流が発生する
ことがなくなるのである。
バイスがオフになった後にＰチャンネルデバイスがオン
になり、また立下り入力に対してはつねに、Ｐチャンネ
ルデバイスがオフになった後にＮチャンネルデバイスが
オンになることとなって、クロスオーバ電流が発生する
ことがなくなるのである。
［実施例コ
次に図面を参照して本発明をさらに詳細に説明する。
第１図に示す従来のＣＨＯＳインバータ段において、入
力接続点１０における入力電圧Ｖ・はＰチャンｎ ネルトランジスタ１１とＮチャンネルトランジスタ１２
のゲートに印加され、出力接続点１３に出力■。ｕｔを
生ずる。入力電圧ｖｉｏがゼロから立上ってＮチャンネ
ルのスレッショルド１直■ｔｏに達する第２図の点１４
で、Ｎチャンネルトランジスタ１２が導通し始める。一
方Ｐチャンネルトランジスタ１１はｖｉｏがゼロで導通
し、不都合なことに、入力電圧■ｉｏがＰチャンネルス
レッショルド値Ｖ５．となる第２図の点１５に達するま
で導通し続ける。点１４および１５の間の期間１６では
、両方のトランジスタがいずれも導通状態にあり、この
ため接地点に至る直流路が形成される。かくて流れる電
流をクロスオーバ電流と呼び、このクロスオーバ電流は
Ｃ８０３回路の欠点となっている。
力接続点１０における入力電圧Ｖ・はＰチャンｎ ネルトランジスタ１１とＮチャンネルトランジスタ１２
のゲートに印加され、出力接続点１３に出力■。ｕｔを
生ずる。入力電圧ｖｉｏがゼロから立上ってＮチャンネ
ルのスレッショルド１直■ｔｏに達する第２図の点１４
で、Ｎチャンネルトランジスタ１２が導通し始める。一
方Ｐチャンネルトランジスタ１１はｖｉｏがゼロで導通
し、不都合なことに、入力電圧■ｉｏがＰチャンネルス
レッショルド値Ｖ５．となる第２図の点１５に達するま
で導通し続ける。点１４および１５の間の期間１６では
、両方のトランジスタがいずれも導通状態にあり、この
ため接地点に至る直流路が形成される。かくて流れる電
流をクロスオーバ電流と呼び、このクロスオーバ電流は
Ｃ８０３回路の欠点となっている。
このようなりロスオーバ電流を回避すべく、本発明にお
いては第３図の実施例に示すように、前記トランジスタ
１１．１２のゲート１７．１８と前記入力接続点１０と
の間に論理回路を挿入し、トランジスタ１１．１２のゲ
ート１７．’１８への入力電圧を遅延させて互い違いに
これらゲートに印加されるようにすることにより、両者
に対する入力電圧が重畳しないようにする。これら入力
電圧を第４図に示す。上記論理回路はＮＡＮＤ回路２゜
およびＮＯＲ回路２１を有するもので、ＮＡＮＤ回路２
０はこれを入力接続点１０とＰチャンネルトランジスタ
１１のゲート１７どの間に接続し、ＮＯＲ回路２１はこ
れを入力接続点１０とＮチャンネルトランジスタ１２の
ゲート１８との間に接続する。
いては第３図の実施例に示すように、前記トランジスタ
１１．１２のゲート１７．１８と前記入力接続点１０と
の間に論理回路を挿入し、トランジスタ１１．１２のゲ
ート１７．’１８への入力電圧を遅延させて互い違いに
これらゲートに印加されるようにすることにより、両者
に対する入力電圧が重畳しないようにする。これら入力
電圧を第４図に示す。上記論理回路はＮＡＮＤ回路２゜
およびＮＯＲ回路２１を有するもので、ＮＡＮＤ回路２
０はこれを入力接続点１０とＰチャンネルトランジスタ
１１のゲート１７どの間に接続し、ＮＯＲ回路２１はこ
れを入力接続点１０とＮチャンネルトランジスタ１２の
ゲート１８との間に接続する。
ＮＡＮＯ回路２０の他の入力は、インバータ２２を通る
ゲート１８からのＮＯＲ出力である。
ゲート１８からのＮＯＲ出力である。
同様に、ＮＯＲ出力２１の他方の入力は、インバータ２
３を通るゲート１７におけるＮＡＮ口出力である。
３を通るゲート１７におけるＮＡＮ口出力である。
入力電圧■ｌｏが第４図に示すように高レベルとなって
いるときは、Ｎ１）１１回路２１を通るゲート遅れを表
わす点２４までは、ゲート１８の電位は高レベルに保持
される。点２４でゲート１８の電位は低レベルとなり、
Ｎチャンネルトランジスタ１２がオフとなる。一方Ｐチ
ャンネルトランジスタ１１のゲート１７は、ゲート１８
の電位降下後の遅れを表わす点２５までは、その電位が
降下してこのトランジスタ１７をオンにすることはない
。
いるときは、Ｎ１）１１回路２１を通るゲート遅れを表
わす点２４までは、ゲート１８の電位は高レベルに保持
される。点２４でゲート１８の電位は低レベルとなり、
Ｎチャンネルトランジスタ１２がオフとなる。一方Ｐチ
ャンネルトランジスタ１１のゲート１７は、ゲート１８
の電位降下後の遅れを表わす点２５までは、その電位が
降下してこのトランジスタ１７をオンにすることはない
。
これはＮＡＮＯ回路２０において、その両人力がいずれ
も高レベルとなった後ではじめて、その出力が低レベル
となるようになっているからである。ついでゲート１７
等の充電による遅れを表わす第４図の点２６で、前記出
力接続点１３の電位が高レベルとなる。
も高レベルとなった後ではじめて、その出力が低レベル
となるようになっているからである。ついでゲート１７
等の充電による遅れを表わす第４図の点２６で、前記出
力接続点１３の電位が高レベルとなる。
さらに入力電圧第３図■ｉｏが点２７で降下すると、Ｐ
チャンネルトランジスタ１１のゲート１７がまず（ゲー
ト１８より前に）高レベルとなって、Ｐチャンネルトラ
ンジスタ１１をオフにする。この場合、ＮＯＲ回路２１
の入力のいずれかが高レベルである限りゲート１８は低
レベルのままである。
チャンネルトランジスタ１１のゲート１７がまず（ゲー
ト１８より前に）高レベルとなって、Ｐチャンネルトラ
ンジスタ１１をオフにする。この場合、ＮＯＲ回路２１
の入力のいずれかが高レベルである限りゲート１８は低
レベルのままである。
インバータ２３の出力はゲート１７が低レベルとなった
後、若干の遅れで低レベルとなる。かくして、Ｐチャン
ネルトランジスタ１１がオフとなった後で、Ｎチャンネ
ルトランジスタ１２がオンとなるのである。
後、若干の遅れで低レベルとなる。かくして、Ｐチャン
ネルトランジスタ１１がオフとなった後で、Ｎチャンネ
ルトランジスタ１２がオンとなるのである。
第３図の回路の詳細な構成を第５図に示す。
前記ＮＡＮＤ回路２ｏはＣＭＯ３により構成され、２個
の並列接続されたＰチャンネルトランジスタ３１゜３２
と、２個の直列接続されたＮチャンネルトランジスタ３
３．３４とからなる。前記ＮＯＲ回路２１もＣＨＯ８に
より構成され、２個の直列接続されたＰチャンネルトラ
ンジスタ３５．３６と２個の並列接続されたＮチャンネ
ルトランジスタ３７゜３８とからなる。
の並列接続されたＰチャンネルトランジスタ３１゜３２
と、２個の直列接続されたＮチャンネルトランジスタ３
３．３４とからなる。前記ＮＯＲ回路２１もＣＨＯ８に
より構成され、２個の直列接続されたＰチャンネルトラ
ンジスタ３５．３６と２個の並列接続されたＮチャンネ
ルトランジスタ３７゜３８とからなる。
また前記インバータ２２．２３は、それぞれＰチャンネ
ルトランジスタ３９とＮチャンネルトランジスタ４０と
からなる標準的なＣ８０３回路として、これを構成する
。第４図に示した各波形の遅れは、これら第５図の個々
のトランジスタのゲートを充゛市するのに要する時間に
より生ずるものである。
ルトランジスタ３９とＮチャンネルトランジスタ４０と
からなる標準的なＣ８０３回路として、これを構成する
。第４図に示した各波形の遅れは、これら第５図の個々
のトランジスタのゲートを充゛市するのに要する時間に
より生ずるものである。
なお、トランジスタ１１．１２の容量に較べて上記トラ
ンジスタ３１ないし４０の容量はきわめて小さいため、
第５図の論理回路におけるりＯスオーバ電流の値は無視
しうる程度のものである。
ンジスタ３１ないし４０の容量はきわめて小さいため、
第５図の論理回路におけるりＯスオーバ電流の値は無視
しうる程度のものである。
以上本発明の実施例につき説明してきたが、本発明によ
る装置はこの実施例に限定されるものでなく、記載の実
施例に適宜各種の追加ないし変更を加えてもよいことは
いうまでもない。
る装置はこの実施例に限定されるものでなく、記載の実
施例に適宜各種の追加ないし変更を加えてもよいことは
いうまでもない。
第１図は従来のＣＭＯＳインバータを示す電気回路図、
第２図は第１図に示す回路に現われる各種電圧を示すタ
イミングチャート図、第３図は本発明によるクロック発
生器を示す回路図、第４図は第３因に示す回路の種々の
接続点における時間の関数としての電圧を示すタイミン
グチャート図、第５図は本発明による第３図の回路の詳
細な構成を示す回路図である。 １ｏ・・・入力接続点、 １１．３１．３２．３５，３６．３９ ・・・Ｐチャンネルトランジスタ、 １２．３３．３４．３７．３８．４０ ・・・Ｎチャンネルトランジスタ、 １３・・・出力接続点、 １７．１８・・・ゲート、 ２０・・・ＮＡＮＤ回路、 ２１・・・ＮＯＲ回路、 ２２．２３・・・インバータ。
第２図は第１図に示す回路に現われる各種電圧を示すタ
イミングチャート図、第３図は本発明によるクロック発
生器を示す回路図、第４図は第３因に示す回路の種々の
接続点における時間の関数としての電圧を示すタイミン
グチャート図、第５図は本発明による第３図の回路の詳
細な構成を示す回路図である。 １ｏ・・・入力接続点、 １１．３１．３２．３５，３６．３９ ・・・Ｐチャンネルトランジスタ、 １２．３３．３４．３７．３８．４０ ・・・Ｎチャンネルトランジスタ、 １３・・・出力接続点、 １７．１８・・・ゲート、 ２０・・・ＮＡＮＤ回路、 ２１・・・ＮＯＲ回路、 ２２．２３・・・インバータ。
Claims (10)
- （１）入力接続点における入力電圧より出力接続点にお
いて大負荷を駆動するためのＣＭＯＳ回路であつて、 電圧源の第１および第２の端子間に直列接続したソース
−ドレイン路をそれぞれ有するとともに、前記出力接続
点をこれらソース−ドレイン路間に設け、一方をＰチャ
ンネル型とし他方をＮチャンネル型とした第１および第
２のトランジスタと、第１および第２の入力点と、前記
第１のトランジスタのゲートに接続した出力点を有する
ＮＡＮＤゲートと、 第１および第２の入力点と、前記第２のトランジスタの
ゲートに接続した出力点を有するＮＯＲゲートとからな
り、 前記入力接続点はこれを前記ＮＡＮＤゲートの前記第１
の入力点および前記ＮＯＲゲートの前記第１の入力点に
接続し、さらに 前記第２のトランジスタのゲートを前記ＮＡＮＤゲート
の前記第２の入力点に接続するインバータと、前記第１
のトランジスタのゲートを前記ＮＯＲゲートの前記第２
の入力点に接続するインバータとからなることを特徴と
するＣＭＯＳ回路。 - （２）前記第１のトランジスタはこれをＰチャンネル型
とするとともに、前記第２のトランジスタはこれをＮチ
ャンネル型としてなる特許請求の範囲第１項に記載のＣ
ＭＯＳ回路。 - （３）前記第１の端子には正の電圧を印加し、前記第２
の端子はこれを接地してなる特許請求の範囲第２項に記
載のＣＭＯＳ回路。 - （４）前記第１のトランジスタのゲートに電圧が印加さ
れてこれがオンとなつたときに、前記第２のトランジス
タに電圧が印加されてこれがオンとなるのを防止するよ
うに、前記ＮＯＲゲートおよび前記ＮＡＮＤゲートを配
してなる特許請求の範囲第２項に記載のＣＭＯＳ回路。 - （５）前記第１および第２のトランジスタはこれを前記
ＮＯＲゲートおよび前記ＮＡＮＤゲートを構成するトラ
ンジスタにくらべて大容量としてなる特許請求の範囲第
１項記載のＣＭＯＳ回路。 - （６）入力接続点で電圧を入力して出力接続点で負荷を
駆動するためのクロック駆動回路であつて、電圧源の第
１および第２の端子間に直列接続したソース−ドレイン
路をそれぞれ有するとともに、前記出力接続点をこれら
ソース−ドレイン路間に設けた第１および第２のトラン
ジスタと、 第１および第２の入力点と、前記第１および第２のトラ
ンジスタの一方のゲートに接続した出力点を有するＮＡ
ＮＤゲートと、 第１および第２の入力点と、前記第１および第２のトラ
ンジスタの他方のゲートに接続した出力点を有するＮＯ
Ｒゲートとからなり、 前記入力接続点はこれを前記ＮＡＮＤゲートの前記第１
の入力点および前記ＮＯＲゲートの前記第１の入力点に
接続し、さらに 前記第１および第２のトランジスタの一方のゲートを前
記ＮＡＮＤゲートの前記第２の入力点に接続する第１の
インバータと、 前記第１および第２のトランジスタの他方のゲートを前
記ＮＯＲゲートの前記第２の入力点に接続する第２のイ
ンバータとからなることを特徴とするクロック駆動回路
。 - （７）前記第１のトランジスタはこれをＰチャンネル型
とするとともに、前記第２のトランジスタはこれをＮチ
ャンネル型としてなる特許請求の範囲第１項に記載のク
ロック駆動回路。 - （８）前記第１の端子には正の電圧を印加し、前記第２
の端子はこれを接地してなる特許請求の範囲第２項に記
載のクロック駆動回路。 - （９）前記第１のトランジスタのゲートに電圧が印加さ
れてこれがオンとなつたときに、前記第２のトランジス
タに電圧が印加されてこれがオンとなるのを防止するよ
うに、前記ＮＯＲゲートおよび前記ＮＡＮＤゲートを配
してなる特許請求の範囲第２項に記載のクロック駆動回
路。 - （１０）前記第１および第２のトランジスタはこれを前
記ＮＯＲゲートおよび前記ＮＡＮＤゲートを構成するト
ランジスタにくらべて大容量としてなる特許請求の範囲
第１項に記載のクロック駆動回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US62657484A | 1984-07-02 | 1984-07-02 | |
| US626574 | 1984-07-02 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6182530A true JPS6182530A (ja) | 1986-04-26 |
Family
ID=24510970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60144410A Pending JPS6182530A (ja) | 1984-07-02 | 1985-07-01 | Ｃｍｏｓ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6182530A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6331219A (ja) * | 1986-07-24 | 1988-02-09 | Nec Corp | 出力バツフア回路 |
| JPH01103023A (ja) * | 1987-10-15 | 1989-04-20 | Fuji Electric Co Ltd | 出力操作回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5750133A (en) * | 1980-09-09 | 1982-03-24 | Citizen Watch Co Ltd | Buffer circuit |
-
1985
- 1985-07-01 JP JP60144410A patent/JPS6182530A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5750133A (en) * | 1980-09-09 | 1982-03-24 | Citizen Watch Co Ltd | Buffer circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6331219A (ja) * | 1986-07-24 | 1988-02-09 | Nec Corp | 出力バツフア回路 |
| JPH01103023A (ja) * | 1987-10-15 | 1989-04-20 | Fuji Electric Co Ltd | 出力操作回路 |
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