JPS6331219A - 出力バツフア回路 - Google Patents
出力バツフア回路Info
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- JPS6331219A JPS6331219A JP61175059A JP17505986A JPS6331219A JP S6331219 A JPS6331219 A JP S6331219A JP 61175059 A JP61175059 A JP 61175059A JP 17505986 A JP17505986 A JP 17505986A JP S6331219 A JPS6331219 A JP S6331219A
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- channel mos
- mos transistor
- transistor
- circuit
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- 238000010586 diagram Methods 0.000 description 18
- 230000000694 effects Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 210000003205 muscle Anatomy 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は出力バッファ回路、 特に相補型ＭＯ８（以下
ＣＭＯ８と称する）トランジスタを用いた出力バッファ
回路に関する。
ＣＭＯ８と称する）トランジスタを用いた出力バッファ
回路に関する。
従来のこの種の出力バッファ回路を第７図と第８図に示
す。第７図において、ｖＤＤは正電源、ＤＢＦｉインバ
ータ回路、３はＰチャネルＭＯ８（以下ＰＭＯ８と称す
る）トランジスタ、４はＮチャネルＭＯ８（以下ＮＭＯ
８と称する）トランジスタ、Ｄはデータ入力端子、ＯＵ
Ｔはデータ出力端子である。ここで、データ入力端子り
から入力したデータが論理値１（以下、′″１”と記す
）であったとすると、インバータ回路ＤＢの出力は反転
して論理値０（以下′″０″″と記す）となシ、ＰＭＯ
８）、、ンジスタ３が導通状態、ＮＭＯ８）ランジスタ
４が非導通状態となってデータ出力端子ＯＵＴは正電源
ＶＤＤのレベルすなわち１”となる。データ入力端子り
が０”のときは、インバータ回路ＤＢの出力は＠１“と
なＪ、ＰＭＯＳトランジスタ３が非導通状態、ＮＭＯ８
）？ンジスタ４が導通状態となって、データ出力端子Ｏ
ＵＴはグランドレベルすなわち′″０″になる。このよ
うに、出力データとして入力データと同相の信号が得ら
れるような構成になっている。第８図は、第２の従来例
であシ、２人力ＮＡＮＤゲート回路８と、２人力ＮＯＲ
ゲート回路９と、インバータ回路と、ＰＭＯ８）ランジ
スタ３と、ＮＭＯＳトランジスタ４とよ多構成される。
す。第７図において、ｖＤＤは正電源、ＤＢＦｉインバ
ータ回路、３はＰチャネルＭＯ８（以下ＰＭＯ８と称す
る）トランジスタ、４はＮチャネルＭＯ８（以下ＮＭＯ
８と称する）トランジスタ、Ｄはデータ入力端子、ＯＵ
Ｔはデータ出力端子である。ここで、データ入力端子り
から入力したデータが論理値１（以下、′″１”と記す
）であったとすると、インバータ回路ＤＢの出力は反転
して論理値０（以下′″０″″と記す）となシ、ＰＭＯ
８）、、ンジスタ３が導通状態、ＮＭＯ８）ランジスタ
４が非導通状態となってデータ出力端子ＯＵＴは正電源
ＶＤＤのレベルすなわち１”となる。データ入力端子り
が０”のときは、インバータ回路ＤＢの出力は＠１“と
なＪ、ＰＭＯＳトランジスタ３が非導通状態、ＮＭＯ８
）？ンジスタ４が導通状態となって、データ出力端子Ｏ
ＵＴはグランドレベルすなわち′″０″になる。このよ
うに、出力データとして入力データと同相の信号が得ら
れるような構成になっている。第８図は、第２の従来例
であシ、２人力ＮＡＮＤゲート回路８と、２人力ＮＯＲ
ゲート回路９と、インバータ回路と、ＰＭＯ８）ランジ
スタ３と、ＮＭＯＳトランジスタ４とよ多構成される。
ＶＤＤは正電源、Ｄはデータ入力端子、Ｃは制御信号入
力端子、ＯＵＴはデータ出力端子である。いま、制御信
号入力端子Ｃに′″１”が入力されているすると、イン
バータ回路７の出力は′″Ｏ“である。ここでデータ入
力端子りに１１“が入力され、２人力ＮＡＮＤゲート回
路８の出力と２人力ＮＯＲゲート回路９の出力とは両方
とも０″になり、ＰＭＯＳトランジスタ３が導通状態、
ＮＭＯＳトランジスタ４が非導通状態となってデータ出
力端子ＯＵＴには″１′″が出力される。またデータ入
力端子ＤＫ″″０″が入力されると、２人力ＮＡＮＤゲ
ート回路８．２人力ＮＯＲゲート回路９の出力はそれぞ
れ′１′″となシ、ＰＭＯＳトランジスタ３は非導通状
態、ＮチャネルＭＯ８）ランジスタ４は導通状態となっ
て、データ出力端子ＯＵＴには０”が出力される。一方
、制御信号入力端子Ｃに０”が入力されている場合には
、インバータ回路７の出力は”１”となり、データ入力
端子りの′１″。
力端子、ＯＵＴはデータ出力端子である。いま、制御信
号入力端子Ｃに′″１”が入力されているすると、イン
バータ回路７の出力は′″Ｏ“である。ここでデータ入
力端子りに１１“が入力され、２人力ＮＡＮＤゲート回
路８の出力と２人力ＮＯＲゲート回路９の出力とは両方
とも０″になり、ＰＭＯＳトランジスタ３が導通状態、
ＮＭＯＳトランジスタ４が非導通状態となってデータ出
力端子ＯＵＴには″１′″が出力される。またデータ入
力端子ＤＫ″″０″が入力されると、２人力ＮＡＮＤゲ
ート回路８．２人力ＮＯＲゲート回路９の出力はそれぞ
れ′１′″となシ、ＰＭＯＳトランジスタ３は非導通状
態、ＮチャネルＭＯ８）ランジスタ４は導通状態となっ
て、データ出力端子ＯＵＴには０”が出力される。一方
、制御信号入力端子Ｃに０”が入力されている場合には
、インバータ回路７の出力は”１”となり、データ入力
端子りの′１″。
＠０”にかかわらず２人力ＮＡＮＤゲート回路８の出力
は“１”、２人力ＮＯＲゲート回路９の出力も“０”に
固定され、ＰＭＯ８）ランジスタ３とＮＭＯ８）ランジ
スタ４は両方とも非導通状態になる。この場合、データ
出力端子ＯＵＴのレベルは１″でも０″′でもなく、ハ
イ・インピーダンス状態をとるような構成になっている
。
は“１”、２人力ＮＯＲゲート回路９の出力も“０”に
固定され、ＰＭＯ８）ランジスタ３とＮＭＯ８）ランジ
スタ４は両方とも非導通状態になる。この場合、データ
出力端子ＯＵＴのレベルは１″でも０″′でもなく、ハ
イ・インピーダンス状態をとるような構成になっている
。
上述した従来の出力７７７７回路では、データ入力端子
工）のレベルが′１＠から０”あるいは１０”から１“
に切換わる過程で、バッファ部を構成するＰＭＯ８）ヲ
ンジスタ３とＮＭＯ８）２ンジスタ４の両方が導通する
状態が一瞬ではあるが存在する。一般にこの種の出力バ
ラフッ回路では、データ出力端子ＯＵＴの負荷に小さな
抵抗や大きな容量が１寸いた場合でも十分に駆動できる
ように、出力段のＰＭＯ８）？ンジスタ３とＮＭＯ８）
ランジスタ４とは、トランジスタのゲート幅をＷ、）ラ
ンジスタのゲート長をＬとすると、Ｌに対するＷの比（
以下Ｗ／Ｌと記す）を大きくとることが多い。このよう
なＷ／Ｌの大きい、すなわち導通状態における等価抵抗
成分の小さいＰＭＯＳトランジスタとＮＭＯ８）ランジ
スタの両方が同時に導通状態になることによシ、正電源
ＶＤＤからグランドに向かって大きな電流が流れる。こ
の電流は正電源ＶＤＤあるいはグランドの配線の抵抗成
分によって決まる電圧降下を引き起こし、同一集積回路
基板上の他の回路に対して正電源Ｖ Ｄ Ｄレベルの変
動、およびグランドレベルの変動といった形で悪影響を
及ばずため、回路が誤動作してしまう可能性があるとい
う欠点を有している。
工）のレベルが′１＠から０”あるいは１０”から１“
に切換わる過程で、バッファ部を構成するＰＭＯ８）ヲ
ンジスタ３とＮＭＯ８）２ンジスタ４の両方が導通する
状態が一瞬ではあるが存在する。一般にこの種の出力バ
ラフッ回路では、データ出力端子ＯＵＴの負荷に小さな
抵抗や大きな容量が１寸いた場合でも十分に駆動できる
ように、出力段のＰＭＯ８）？ンジスタ３とＮＭＯ８）
ランジスタ４とは、トランジスタのゲート幅をＷ、）ラ
ンジスタのゲート長をＬとすると、Ｌに対するＷの比（
以下Ｗ／Ｌと記す）を大きくとることが多い。このよう
なＷ／Ｌの大きい、すなわち導通状態における等価抵抗
成分の小さいＰＭＯＳトランジスタとＮＭＯ８）ランジ
スタの両方が同時に導通状態になることによシ、正電源
ＶＤＤからグランドに向かって大きな電流が流れる。こ
の電流は正電源ＶＤＤあるいはグランドの配線の抵抗成
分によって決まる電圧降下を引き起こし、同一集積回路
基板上の他の回路に対して正電源Ｖ Ｄ Ｄレベルの変
動、およびグランドレベルの変動といった形で悪影響を
及ばずため、回路が誤動作してしまう可能性があるとい
う欠点を有している。
本発明の目的は上述の欠点を除去し、出力バッファ回路
のＰＭＯ８）ランジスタとＮＭＯ８）ランジスタとの導
通状態と非導通状態との変化時点で、両者が非導通状態
になってから変化するようにすることによって、両者が
共に導通状態である期間の存在しない出力バッファ回路
を提供することにある。
のＰＭＯ８）ランジスタとＮＭＯ８）ランジスタとの導
通状態と非導通状態との変化時点で、両者が非導通状態
になってから変化するようにすることによって、両者が
共に導通状態である期間の存在しない出力バッファ回路
を提供することにある。
本発明の出力バッファ回路は、データ入力端子を第１の
入力とし、ＮＯＲゲート回路の出力の反転信号を第２の
入力とする少なくとも２つの入力を備えたＮＡＮＤゲー
ト回路と、データ入力端子を第１の入力とし、上述のＮ
ＡＮＤゲート回路の出力の反転信号を第２の入力とする
少なくとも２つの入力を備えたＮＯＲゲート回路と、上
述のＮＡＮＤゲート回路の出力をゲート入力としソース
が第１の電位に接続された出力段のＰＭＯ８）ランジス
タと、上述のＮＯＲゲート回路の出力をゲート入力とし
ソースが第２の電位に接続された出力段のＮＭＯ８）ラ
ンジスタと、これらの出力段トランジスタのドレインを
共通接続して得られるデータ出力端子を有している。
入力とし、ＮＯＲゲート回路の出力の反転信号を第２の
入力とする少なくとも２つの入力を備えたＮＡＮＤゲー
ト回路と、データ入力端子を第１の入力とし、上述のＮ
ＡＮＤゲート回路の出力の反転信号を第２の入力とする
少なくとも２つの入力を備えたＮＯＲゲート回路と、上
述のＮＡＮＤゲート回路の出力をゲート入力としソース
が第１の電位に接続された出力段のＰＭＯ８）ランジス
タと、上述のＮＯＲゲート回路の出力をゲート入力とし
ソースが第２の電位に接続された出力段のＮＭＯ８）ラ
ンジスタと、これらの出力段トランジスタのドレインを
共通接続して得られるデータ出力端子を有している。
また、上述のＮＡＮＤゲート回路はソースが共に第１の
電位に接続され並列に設けられた第１と第２とのＩ）Ｍ
ＯＳ）ランジスタと、このトランジスタと第２の電源と
の間に直列に接続された第１と第２とのＮＭＯ８）ｔン
ジスタとで構成され、第１のＰＭＯ８）ランジスタと第
１のＮＭＯＳ ）ランジスタとのゲートを接続して第１
の入力とし、第２の））ＭＯＳ）ランジスタと第２のＮ
ＭＯ８）シンジスタとのゲートを接続して第２の入力と
し、前記のＰＭＯ８）ランジスタと前記Ｎ１νｌ０８Ｉ
−ランジスタの接続点を出力としたＮＡＮＤゲート回路
であシ、ＮＯＲゲート回路はソースが共に第２の電位に
接続された並列に設けらｔＬｆｃｕＬと第２ＯＮＭＯ８
）ランジスタと、このトランジスタと第１の電源との間
に直列に接続された第１と第２とのＰＭＯ８）？ンジス
タとで構成され、第１ＯＮＭＯ８）ランジスタと第１の
）’ＭＯ８）ランジスタとのグー１接続して第１の人力
とし、第２のＮＭＯ８）ランジスタと第２のＰＭＯ８）
ランジスタとのゲートを接続して第２の入力とし、前ｄ
己ＮＭＯ８）ランジスタと前ｄ己ＰΔ１０Ｓトランジス
タの接続点を出力としたＮ ＯＲゲート回路であり、イ
ンバート回路はソースが第１の電位に接続されたＰＭｄ
ｓ）ランジスタと、このトランジスタと直列に設けられ
ドレインを第２の電位に接続されたＮＭＯ８）シンジス
タとから構成され、これらのトランジスタのゲートを接
続して入力とし、これらのトランジスタの接続点を出力
としたインバータ回路によ多構成される。
電位に接続され並列に設けられた第１と第２とのＩ）Ｍ
ＯＳ）ランジスタと、このトランジスタと第２の電源と
の間に直列に接続された第１と第２とのＮＭＯ８）ｔン
ジスタとで構成され、第１のＰＭＯ８）ランジスタと第
１のＮＭＯＳ ）ランジスタとのゲートを接続して第１
の入力とし、第２の））ＭＯＳ）ランジスタと第２のＮ
ＭＯ８）シンジスタとのゲートを接続して第２の入力と
し、前記のＰＭＯ８）ランジスタと前記Ｎ１νｌ０８Ｉ
−ランジスタの接続点を出力としたＮＡＮＤゲート回路
であシ、ＮＯＲゲート回路はソースが共に第２の電位に
接続された並列に設けらｔＬｆｃｕＬと第２ＯＮＭＯ８
）ランジスタと、このトランジスタと第１の電源との間
に直列に接続された第１と第２とのＰＭＯ８）？ンジス
タとで構成され、第１ＯＮＭＯ８）ランジスタと第１の
）’ＭＯ８）ランジスタとのグー１接続して第１の人力
とし、第２のＮＭＯ８）ランジスタと第２のＰＭＯ８）
ランジスタとのゲートを接続して第２の入力とし、前ｄ
己ＮＭＯ８）ランジスタと前ｄ己ＰΔ１０Ｓトランジス
タの接続点を出力としたＮ ＯＲゲート回路であり、イ
ンバート回路はソースが第１の電位に接続されたＰＭｄ
ｓ）ランジスタと、このトランジスタと直列に設けられ
ドレインを第２の電位に接続されたＮＭＯ８）シンジス
タとから構成され、これらのトランジスタのゲートを接
続して入力とし、これらのトランジスタの接続点を出力
としたインバータ回路によ多構成される。
なおまた、上述のＮＡＮＤゲート回路はその第２の入力
に対しては相補性を満足するための第２のＰＭＯ８）ラ
ンジスタ金省き第２のＮＭＯ８）ランジスタのみで構成
し、ＮＯＲゲート回路はその第２の入力に対しては相補
性を満足するための第２のＮＭＯ８）ランジスタを省き
第２のＰＭＯＳトランジスタのみで構成される。
に対しては相補性を満足するための第２のＰＭＯ８）ラ
ンジスタ金省き第２のＮＭＯ８）ランジスタのみで構成
し、ＮＯＲゲート回路はその第２の入力に対しては相補
性を満足するための第２のＮＭＯ８）ランジスタを省き
第２のＰＭＯＳトランジスタのみで構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例のブロック図である。１
は２人力ＮＡＮＤゲート回路、２は２人力ＮＯＲゲート
回路、３Ｆｉ、ＰＭＯＳ ）ランジスタ、４はＮＭＯ８
）ランジスタ、５，６社インバータ回路、Ｄはデータ入
力端子、ＯＵＴはデータ出力端子、ｖＤＤは正電源であ
る。いま、データ入力端子りに′０”が入力されている
と、２人力ＮＡＮＤゲート回路１の出力は１１”で、Ｐ
ＭＯ８）ランジスタ３は非導通状態、インバータ回路５
の出力は“０”、２人力ＮＯＲゲート回路２の出力は′
１″で、ＭＯＳトランジスタ４は導通状態、インバータ
回路６の出力は０”となっていて、データ出力端子ＯＵ
Ｔには＠０”が出力されて回路は安定している。ここで
、データ入力端子りのレベルが“０“から“１”に変化
すると、まず２人力ＮＯＲゲート回路２の出力が１１″
′から０“になる。これによってＮＭＯ８）ランジス４
は非導通状態となって、次にインバータ回路６の出力が
′″０”から“１゛になり２人力ＮＡＮＤゲート回路１
の出力を０”に変えるまでの間、−瞬ではあるがＰＭＯ
８）ランジスタ３とＮＭＯ８）ランジスタ４の両方が非
導通となり、データ出力端子ＯＵ１゛はハイ拳インピー
ダンス状態となる。２人力ＮＡＮＤゲート回路１の出力
が′０゛になると、ＰＭＯＳトランジスタ３は導通状態
になｐ１データ出力端子ＯＵＴは１“になって回路は安
定する。インバータ回路５の出力は０′″から１”に変
わるが、これは２人力ＮＯＲゲート回路ｌの出力には影
響を与えない。次にデータ入力端子りのレベルが′１”
から′″０”に変化した場合は、まず２人力ＮＡＮＤゲ
ート回路１の出力が′″１”になり、ＰＭＯ８）ランジ
スタ３が非導通状態になる。次にインバータ５の出力が
１“から“０”になシ２人力ＮＯＲゲート回路２の出力
が“１“に変わるまでのわずかな期間、ＮＭＯＳトラン
ジスタも非導通状態にあるので、データ出力端子ＯＵＴ
はノ・イ・インピーダンスとなる。２人力ＮＯＲゲート
回路２の出力が１′″になるとＮチャネルＭＯ８）ラン
ジスタ４が導通状態になってデータ出力端子ＯＵＴは′
″０”になる。以上のように、本回路構成では、入力デ
ータが′Ｏ“から′１°゛、あるいは１１°゛から１０
”に変化する過程で、出力部のＰＭＯ８）ランジスタと
ＮＭＯ８）ランジスタが両方非導通状態になる期間が存
在するため、切換時に正電源ＶＤＤからグランドに大き
な電流が流れることはない。
は２人力ＮＡＮＤゲート回路、２は２人力ＮＯＲゲート
回路、３Ｆｉ、ＰＭＯＳ ）ランジスタ、４はＮＭＯ８
）ランジスタ、５，６社インバータ回路、Ｄはデータ入
力端子、ＯＵＴはデータ出力端子、ｖＤＤは正電源であ
る。いま、データ入力端子りに′０”が入力されている
と、２人力ＮＡＮＤゲート回路１の出力は１１”で、Ｐ
ＭＯ８）ランジスタ３は非導通状態、インバータ回路５
の出力は“０”、２人力ＮＯＲゲート回路２の出力は′
１″で、ＭＯＳトランジスタ４は導通状態、インバータ
回路６の出力は０”となっていて、データ出力端子ＯＵ
Ｔには＠０”が出力されて回路は安定している。ここで
、データ入力端子りのレベルが“０“から“１”に変化
すると、まず２人力ＮＯＲゲート回路２の出力が１１″
′から０“になる。これによってＮＭＯ８）ランジス４
は非導通状態となって、次にインバータ回路６の出力が
′″０”から“１゛になり２人力ＮＡＮＤゲート回路１
の出力を０”に変えるまでの間、−瞬ではあるがＰＭＯ
８）ランジスタ３とＮＭＯ８）ランジスタ４の両方が非
導通となり、データ出力端子ＯＵ１゛はハイ拳インピー
ダンス状態となる。２人力ＮＡＮＤゲート回路１の出力
が′０゛になると、ＰＭＯＳトランジスタ３は導通状態
になｐ１データ出力端子ＯＵＴは１“になって回路は安
定する。インバータ回路５の出力は０′″から１”に変
わるが、これは２人力ＮＯＲゲート回路ｌの出力には影
響を与えない。次にデータ入力端子りのレベルが′１”
から′″０”に変化した場合は、まず２人力ＮＡＮＤゲ
ート回路１の出力が′″１”になり、ＰＭＯ８）ランジ
スタ３が非導通状態になる。次にインバータ５の出力が
１“から“０”になシ２人力ＮＯＲゲート回路２の出力
が“１“に変わるまでのわずかな期間、ＮＭＯＳトラン
ジスタも非導通状態にあるので、データ出力端子ＯＵＴ
はノ・イ・インピーダンスとなる。２人力ＮＯＲゲート
回路２の出力が１′″になるとＮチャネルＭＯ８）ラン
ジスタ４が導通状態になってデータ出力端子ＯＵＴは′
″０”になる。以上のように、本回路構成では、入力デ
ータが′Ｏ“から′１°゛、あるいは１１°゛から１０
”に変化する過程で、出力部のＰＭＯ８）ランジスタと
ＮＭＯ８）ランジスタが両方非導通状態になる期間が存
在するため、切換時に正電源ＶＤＤからグランドに大き
な電流が流れることはない。
第２図は第１図のブロック図を０ＭＯ８構成で実現した
一例の回路図である。この回路図は従来の技術をそのま
＼利用したもので１０１，１０２゜２０１．２０２，５
０１，６０１はＮＭＯ８）ランジスタ、１１１．１１２
，２１１，２１２，５１１，６１１はＰＭＯＳトランジ
スタである。その他の第１図と同じ符号のものは第１図
のものと同じものを示す。
一例の回路図である。この回路図は従来の技術をそのま
＼利用したもので１０１，１０２゜２０１．２０２，５
０１，６０１はＮＭＯ８）ランジスタ、１１１．１１２
，２１１，２１２，５１１，６１１はＰＭＯＳトランジ
スタである。その他の第１図と同じ符号のものは第１図
のものと同じものを示す。
第３図は第１図のブロック図を０ＭＯ８構成で実現した
別の一例の回路図である。その構成を第２図と比較しな
がら説明すると、第２図の２人力ＮＡＮＤゲート回路１
および２人力ＮＯＲゲート回路２は第３図ではそれぞれ
２人力疑似ＮＡＮＤ回路２０とは完全な０ＭＯ８構成で
はなく、それぞれ第２図におけるＰＭＯ８）ランジスタ
１１２とＮＭＯ８）９ンジスタ２０２を省いた構成にな
っている。このように完全な０ＭＯ８構成でなくても、
切換時に電源からグランドへ大きな電流が流れることを
防止する効果がある。
別の一例の回路図である。その構成を第２図と比較しな
がら説明すると、第２図の２人力ＮＡＮＤゲート回路１
および２人力ＮＯＲゲート回路２は第３図ではそれぞれ
２人力疑似ＮＡＮＤ回路２０とは完全な０ＭＯ８構成で
はなく、それぞれ第２図におけるＰＭＯ８）ランジスタ
１１２とＮＭＯ８）９ンジスタ２０２を省いた構成にな
っている。このように完全な０ＭＯ８構成でなくても、
切換時に電源からグランドへ大きな電流が流れることを
防止する効果がある。
次に１ この動作を第４図のタイミング図を参照して説
明する。まず、データ入力端子りが０′″のときはＰＭ
Ｏ８）ランジスタ１１１が導通状態にあり、２人力疑似
ＮＡＮＤゲート回路１０の出力ＧＰは１１′″であるか
らＰＭＯ８）ランジスタ３は非導通状態にある。またイ
ンバータ回路５の出力は′０”であるため、ＰＭＯ８）
：９ンジスタ２１２は導通状態、さらにデータ入力端子
りが１０”のレベルにあるためＰＭＯ８）ランジスタ２
１１も導通状態である。このため２人力疑似ＮＯＲゲー
ト回路２０の出力ＧＮは′″１′であシ、ＮＭＯＳ）ラ
ンジスタは導通状態にあるから、データ出力端子ＯＵＴ
のレベルは０”で安定している。またインバータ回路６
の出力はこのときｍＯ”である。とこでデータ入力端子
りに１”を入力したとすると、２人力疑似ＮＯＲゲー）
ＩＪ’３゜２０のＰＭＯ８）？ンジスタ２１１は非導通
状態ＮＭＯ８）ランジスタ２０１は導通状態に即座に切
換わる。この結果ＧＮは前の状態″１″′から１０″′
に変化し、ＮＭＯＳトランジスタ４を非導通状態にする
。ＧＮが“０”となることでインバータ回路６の出力は
前の状態′″０″から１”に変化し、ＮＭＯＳ）ランジ
スタ１０２を導通状態に変化させる。しかし、データ入
力端子りのレベルが′″１＠に切換わった直後は、まだ
インバータＯ８）ランジスタ１０２との両方とも非導通
である状態が、インバータ回路６の出力が１１“に安定
するまでのわずかな期間続く。この期間中は疑似ＮＡＮ
Ｄゲート回路１０の出力ＧＰはノ・イ・インピーダンス
状態となるが、実際にはＰＭＯＳトランジスタ３のゲー
ト部分の容量によって、以前の状態″１”を保持するこ
とができる（前述のようにデータ出力端子ＯＵＴに接続
されたＭＯＳ）ランジスタはＷ／Ｌが大きいため、等測
的な容量成分も通常のＭＯＳ）ランジスタに比較して大
きいことによる）。ＧＰが”１“を保持している期間中
は、ＰＭＯＳトランジスタ３は非導通状態にあシ、また
このとき既にＮＭＯＳ トランジスタ４は非導通状態に
あるから、データ出力端子ＯＵＴはハイ・インピーダン
ス状態となる。インバータ回路６の出力が′″１″に変
化して安定Ｉ〜だ後は、ＮＭＯＳ）ランジスタ１０２が
導通状態になってＧＰがＯ″へと変化し、ＰＭＯＳトラ
ンジスタ３が導通状態になって、データ出力端子ＯＵＴ
のレベルは′″１”に変化する。データ入力端子りのレ
ベルが“１“から０”に変化したときも同様に考えるこ
とができる。この場合は、まず疑似ＮＡＮＤゲート回路
１０の出力ＧＰが即座に１０”から′１”に変化し、Ｐ
ＭＯＳトランジスタ３を非導通状態にする。この状態で
インバータ回路５の出力が”１“から０”に変化し安定
するまでの間、疑似ＮＯＲゲート回路２０の出力ＧＮは
論理的にはハイ・インピーダンス状態となるが、実際に
はＮＭＯＳ）ランジスタ４のゲート容量により以前の状
態“０”が保持される。この期間中はＧＰが１”、ＧＮ
が＠０”であるからデータ出力ＯＵＴはハイ・インピー
ダンス状態となる。次に、インバータ５の出力が＠０”
に変化し安定してから疑似ＮＯＲゲート回路２０の出力
ＧＮは“１”へ変化し。データ出力端子ＯＵＴは“０”
になる。第４図のタイミング図でＯＵＴが１０″から１
１”、１”から“０”へと変化する途中で破線で示した
部分がハイ−インピーダンス状態を表わしている。
明する。まず、データ入力端子りが０′″のときはＰＭ
Ｏ８）ランジスタ１１１が導通状態にあり、２人力疑似
ＮＡＮＤゲート回路１０の出力ＧＰは１１′″であるか
らＰＭＯ８）ランジスタ３は非導通状態にある。またイ
ンバータ回路５の出力は′０”であるため、ＰＭＯ８）
：９ンジスタ２１２は導通状態、さらにデータ入力端子
りが１０”のレベルにあるためＰＭＯ８）ランジスタ２
１１も導通状態である。このため２人力疑似ＮＯＲゲー
ト回路２０の出力ＧＮは′″１′であシ、ＮＭＯＳ）ラ
ンジスタは導通状態にあるから、データ出力端子ＯＵＴ
のレベルは０”で安定している。またインバータ回路６
の出力はこのときｍＯ”である。とこでデータ入力端子
りに１”を入力したとすると、２人力疑似ＮＯＲゲー）
ＩＪ’３゜２０のＰＭＯ８）？ンジスタ２１１は非導通
状態ＮＭＯ８）ランジスタ２０１は導通状態に即座に切
換わる。この結果ＧＮは前の状態″１″′から１０″′
に変化し、ＮＭＯＳトランジスタ４を非導通状態にする
。ＧＮが“０”となることでインバータ回路６の出力は
前の状態′″０″から１”に変化し、ＮＭＯＳ）ランジ
スタ１０２を導通状態に変化させる。しかし、データ入
力端子りのレベルが′″１＠に切換わった直後は、まだ
インバータＯ８）ランジスタ１０２との両方とも非導通
である状態が、インバータ回路６の出力が１１“に安定
するまでのわずかな期間続く。この期間中は疑似ＮＡＮ
Ｄゲート回路１０の出力ＧＰはノ・イ・インピーダンス
状態となるが、実際にはＰＭＯＳトランジスタ３のゲー
ト部分の容量によって、以前の状態″１”を保持するこ
とができる（前述のようにデータ出力端子ＯＵＴに接続
されたＭＯＳ）ランジスタはＷ／Ｌが大きいため、等測
的な容量成分も通常のＭＯＳ）ランジスタに比較して大
きいことによる）。ＧＰが”１“を保持している期間中
は、ＰＭＯＳトランジスタ３は非導通状態にあシ、また
このとき既にＮＭＯＳ トランジスタ４は非導通状態に
あるから、データ出力端子ＯＵＴはハイ・インピーダン
ス状態となる。インバータ回路６の出力が′″１″に変
化して安定Ｉ〜だ後は、ＮＭＯＳ）ランジスタ１０２が
導通状態になってＧＰがＯ″へと変化し、ＰＭＯＳトラ
ンジスタ３が導通状態になって、データ出力端子ＯＵＴ
のレベルは′″１”に変化する。データ入力端子りのレ
ベルが“１“から０”に変化したときも同様に考えるこ
とができる。この場合は、まず疑似ＮＡＮＤゲート回路
１０の出力ＧＰが即座に１０”から′１”に変化し、Ｐ
ＭＯＳトランジスタ３を非導通状態にする。この状態で
インバータ回路５の出力が”１“から０”に変化し安定
するまでの間、疑似ＮＯＲゲート回路２０の出力ＧＮは
論理的にはハイ・インピーダンス状態となるが、実際に
はＮＭＯＳ）ランジスタ４のゲート容量により以前の状
態“０”が保持される。この期間中はＧＰが１”、ＧＮ
が＠０”であるからデータ出力ＯＵＴはハイ・インピー
ダンス状態となる。次に、インバータ５の出力が＠０”
に変化し安定してから疑似ＮＯＲゲート回路２０の出力
ＧＮは“１”へ変化し。データ出力端子ＯＵＴは“０”
になる。第４図のタイミング図でＯＵＴが１０″から１
１”、１”から“０”へと変化する途中で破線で示した
部分がハイ−インピーダンス状態を表わしている。
ここで本発明の実施例である第３図の回路図と従来の技
術をそのま＼利用した第２図の回路図とを比較してみる
と、第２図の出力２２７７回路の全トランジスタ数は１
４個であるのに対し、第３図では１２個となっていて、
トランジスタ数が減少しているにもかかわらず、第３図
は第２図と同等の効果が得られることになる。
術をそのま＼利用した第２図の回路図とを比較してみる
と、第２図の出力２２７７回路の全トランジスタ数は１
４個であるのに対し、第３図では１２個となっていて、
トランジスタ数が減少しているにもかかわらず、第３図
は第２図と同等の効果が得られることになる。
第５図は本発明における第２の実施例の回路図であシ、
第６図はその動作のタイミング図を示す。
第６図はその動作のタイミング図を示す。
基本的な構成は第３図と同様であるが、制御信号入力端
子ＣとＮＭＯＳ）ランジスタ１０３，２０３゜７０１、
ＰＭＯ８）ランジスタ１１３，２１３，７１１が追加さ
れた形となっている。このため、疑似ＮＡＮＤゲート１
００は３人力、疑似ＮＯＲゲート２００も３人力構成で
ある。制御信号入力端子Ｃのレベルがｍ１”のときは第
３図と等価であシ、同様の動作をするが、制御信号入力
端子Ｃのレベルが１０”のときはデータ入力端子りのレ
ベルにかかわらずＧＰが１″′、ＧＮが′０“となシ、
データ出力端子ＯＵＴはへイ・インピーダンス状態に固
定される。このように出力バッ７アを有効にするか否か
を制御する制御信号の入力端子を持っている出力パラフ
ッ回路にも本発明を応用することができる。
子ＣとＮＭＯＳ）ランジスタ１０３，２０３゜７０１、
ＰＭＯ８）ランジスタ１１３，２１３，７１１が追加さ
れた形となっている。このため、疑似ＮＡＮＤゲート１
００は３人力、疑似ＮＯＲゲート２００も３人力構成で
ある。制御信号入力端子Ｃのレベルがｍ１”のときは第
３図と等価であシ、同様の動作をするが、制御信号入力
端子Ｃのレベルが１０”のときはデータ入力端子りのレ
ベルにかかわらずＧＰが１″′、ＧＮが′０“となシ、
データ出力端子ＯＵＴはへイ・インピーダンス状態に固
定される。このように出力バッ７アを有効にするか否か
を制御する制御信号の入力端子を持っている出力パラフ
ッ回路にも本発明を応用することができる。
以上説明したように本発明の出力７２７７回路では、入
力データの切換時に出力段のＰＭＯ８）ランジスタとＮ
ＭＯ８）ランジスタの両方が同時に導通状態になること
がないため、データ切換時において電源からグランドへ
流れる大きな電流によって、同一基板上の他の回路の電
源レベル、グ９ｙドレベルを変動させることがない。従
ってこのレベル変動に起因する回路の誤動作を防止でき
る効果がある。また実施例に示した不完全な０ＭＯ８構
成の出力７２７７回路を用いれば完全な０ＭＯ８構成の
ものに比べてトランジスタ数が少なくてすむために１集
積化した場合占有面積金小さくすることができるという
効果もある。
力データの切換時に出力段のＰＭＯ８）ランジスタとＮ
ＭＯ８）ランジスタの両方が同時に導通状態になること
がないため、データ切換時において電源からグランドへ
流れる大きな電流によって、同一基板上の他の回路の電
源レベル、グ９ｙドレベルを変動させることがない。従
ってこのレベル変動に起因する回路の誤動作を防止でき
る効果がある。また実施例に示した不完全な０ＭＯ８構
成の出力７２７７回路を用いれば完全な０ＭＯ８構成の
ものに比べてトランジスタ数が少なくてすむために１集
積化した場合占有面積金小さくすることができるという
効果もある。
第１図は本発明の第１の実施例のブロック図、実現した
別の一例の回路図、第４図は第３図の動作のタイミング
図、第５図は本発明の第２の実施例を示す回路図、第６
図は第５図の動作のタイミング図、第７図、第８図はそ
れぞれ従来技術による出力バッファ回路である。 １．８・−・・・・２人力ＮＡＮＤゲート回路、２，９
・・・・・・２人力ＮＯＲゲート回路、３．１１１〜１
１３゜２１１〜２１３，５１１，６１１，７１１・・・
・・・ＰチャネルＭＯＳトランジスタ、４．１０１〜１
０３，２０１〜２０３．５０１，６０１，７０１＝−Ｎ
ｆ−ｖ ネルＭＯ８） ランジスタ、５１６＋７１ＤＢ
・・・・・・インバータ回路、１０・・・・・・２人力
疑似ＮＡＮＤゲート回路、２ｏ・・・・・・２人力疑似
ＮＯＲゲート回路、１ｏｏ・・・・・・３人力疑似ＮＡ
ＮＤゲート回路、２ｏｏ・・・・・・３人力疑似ＮＯＲ
ゲート回路、Ｄ・・・・・・データ入力端子、Ｃ・・・
・・・制御信号入力端子、ＯＵＴ・・・・・・データ出
力端子、ＶＤＤ・・・・・・正電源。 筋１ 図
別の一例の回路図、第４図は第３図の動作のタイミング
図、第５図は本発明の第２の実施例を示す回路図、第６
図は第５図の動作のタイミング図、第７図、第８図はそ
れぞれ従来技術による出力バッファ回路である。 １．８・−・・・・２人力ＮＡＮＤゲート回路、２，９
・・・・・・２人力ＮＯＲゲート回路、３．１１１〜１
１３゜２１１〜２１３，５１１，６１１，７１１・・・
・・・ＰチャネルＭＯＳトランジスタ、４．１０１〜１
０３，２０１〜２０３．５０１，６０１，７０１＝−Ｎ
ｆ−ｖ ネルＭＯ８） ランジスタ、５１６＋７１ＤＢ
・・・・・・インバータ回路、１０・・・・・・２人力
疑似ＮＡＮＤゲート回路、２ｏ・・・・・・２人力疑似
ＮＯＲゲート回路、１ｏｏ・・・・・・３人力疑似ＮＡ
ＮＤゲート回路、２ｏｏ・・・・・・３人力疑似ＮＯＲ
ゲート回路、Ｄ・・・・・・データ入力端子、Ｃ・・・
・・・制御信号入力端子、ＯＵＴ・・・・・・データ出
力端子、ＶＤＤ・・・・・・正電源。 筋１ 図
Claims (3)
- （１）データ入力端子を第１の入力とし第２のインバー
タ回路の出力を第２の入力とする少なくとも２つの入力
を備えたＮＡＮＤゲート回路と、前記データ入力端子を
第１の入力とし第１のインバータ回路の出力を第２の入
力とする少なくとも２つの入力を備えたＮＯＲゲート回
路と、前記ＮＡＮＤゲート回路の出力を入力とする前記
第１のインバータ回路と、前記ＮＯＲゲート回路の出力
とする前記第２のインバータと、ゲートが前記ＮＡＮＤ
ゲート回路の出力に接続され、ソースが第１の電位に接
続された出力段のＰチャネルＭＯＳトランジスタと、ゲ
ートが前記ＮＯＲゲート回路の出力に接続されソースが
第２の電位に接続された出力段のＮチャネルＭＯＳトラ
ンジスタと、前記出力段のＰチャネルＭＯＳトランジス
タと前記出力段のＮチャネルＭＯＳトランジスタのドレ
インを共通接続して得られるデータ出力端子とを備えた
ことを特徴とする出力バッファ回路。 - （２）ＮＡＮＤゲート回路はソースが共に第１の電位に
接続された第１および第２のＰチャンネルＭＯＳトラン
ジスタと、これらのトランジスタのドレインにドレイン
を共通に接続した第１のＮチャネルＭＯＳトランジスタ
と、このトランジスタのソースにドレインを接続し、第
２の電位にソースを接続した第２のＮチャネルＭＯＳト
ランジスタとから構成され、第１の入力が第１のＰチャ
ネルＭＯＳトランジスタと第１のＮチャネルＭＯＳトラ
ンジスタとのゲートに接続され、第２の入力が第２のＰ
チャネルＭＯＳトランジスタと第２のＮチャネルＭＯＳ
トランジスタとのゲートに接続され、前記共通に接続さ
れたドレインを出力とするＮＡＮＤゲート回路であり、
ＮＯＲゲート回路はソースが共に第２の電位に接続され
た第１および第２のＮチャネルＭＯＳトランジスタと、
これらのトランジスタのドレインにドレインを共通に接
続した第１のＰチャネルＭＯＳトランジスタと、このト
ランジスタのソースにドレインを接続し、第１の電位に
ソースを接続した第２のＰチャネルＭＯＳトランジスタ
とから構成され、第１のＮチャネルＭＯＳトランジスタ
と第１のＰチャネルＭＯＳトランジスタとのゲートを接
続して第１の入力とし、第２のＮチャネルＭＯＳトラン
ジスタと第２のＰチャネルＭＯＳトランジスタとのゲー
トを接続して第２の入力とし、共通に接続したドレイン
を出力とするＮＯＲゲート回路であり、インバータ回路
はソースが第１の電位に接続されたＰチャネルＭＯＳト
ランジスタと、このトランジスタのドレインにドレイン
を接続し、ソースを第２の電位に接続したＮチャンネル
ＭＯＳトランジスタとから構成され、これらのトランジ
スタのゲートを接続して入力とし、前記共通に接続した
ドレインを出力とするインバータ回路であることを特徴
とする特許請求の範囲第１項記載の出力バッファ回路。 - （３）ＮＡＮＤゲート回路は第２の入力に対しては相補
性を満足するための第２のＰチャネルＭＯＳトランジス
タを省き第２のＮチャネルＭＯＳトランジスタのみで構
成し、ＮＯＲゲート回路は第２の入力に対しては相補性
を満足するための第２のＮチャネルＭＯＳトランジスタ
を省き第２のＰチャネルＭＯＳトランジスタのみで構成
したことを特徴とする特許請求の範囲第２項記載の出力
バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61175059A JPS6331219A (ja) | 1986-07-24 | 1986-07-24 | 出力バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61175059A JPS6331219A (ja) | 1986-07-24 | 1986-07-24 | 出力バツフア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6331219A true JPS6331219A (ja) | 1988-02-09 |
Family
ID=15989512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61175059A Pending JPS6331219A (ja) | 1986-07-24 | 1986-07-24 | 出力バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6331219A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04113589A (ja) * | 1990-08-31 | 1992-04-15 | Nec Corp | 半導体メモリ装置の出力回路 |
| US5761127A (en) * | 1991-11-20 | 1998-06-02 | Fujitsu Limited | Flash-erasable semiconductor memory device having an improved reliability |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59205818A (ja) * | 1983-05-10 | 1984-11-21 | Nec Corp | 出力回路 |
| JPS60142620A (ja) * | 1983-12-28 | 1985-07-27 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| JPS6182530A (ja) * | 1984-07-02 | 1986-04-26 | テキサス インスツルメンツ インコ−ポレイテツド | Ｃｍｏｓ回路 |
-
1986
- 1986-07-24 JP JP61175059A patent/JPS6331219A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59205818A (ja) * | 1983-05-10 | 1984-11-21 | Nec Corp | 出力回路 |
| JPS60142620A (ja) * | 1983-12-28 | 1985-07-27 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| JPS6182530A (ja) * | 1984-07-02 | 1986-04-26 | テキサス インスツルメンツ インコ−ポレイテツド | Ｃｍｏｓ回路 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04113589A (ja) * | 1990-08-31 | 1992-04-15 | Nec Corp | 半導体メモリ装置の出力回路 |
| US5761127A (en) * | 1991-11-20 | 1998-06-02 | Fujitsu Limited | Flash-erasable semiconductor memory device having an improved reliability |
| US5835416A (en) * | 1991-11-20 | 1998-11-10 | Fujitsu Limited | Flash-erasable semiconductor memory device having an improved reliability |
| US5835408A (en) * | 1991-11-20 | 1998-11-10 | Fujitsu Limited | Flash-erasable semiconductor memory device having an improved reliability |
| US5870337A (en) * | 1991-11-20 | 1999-02-09 | Fujitsu Limited | Flash-erasable semiconductor memory device having an improved reliability |
| US5910916A (en) * | 1991-11-20 | 1999-06-08 | Fujitsu Limited | Flash-erasable semiconductor memory device having improved reliability |
| US6014329A (en) * | 1991-11-20 | 2000-01-11 | Fujitsu Limited | Flash-erasable semiconductor memory device having an improved reliability |
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