JPS60169219A - 三状態出力回路 - Google Patents
三状態出力回路Info
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- JPS60169219A JPS60169219A JP59022989A JP2298984A JPS60169219A JP S60169219 A JPS60169219 A JP S60169219A JP 59022989 A JP59022989 A JP 59022989A JP 2298984 A JP2298984 A JP 2298984A JP S60169219 A JPS60169219 A JP S60169219A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
- H03K19/0963—Synchronous circuits, i.e. using clock signals using transistors of complementary type
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
この発明は、相補型ＭＯＳ集積回路における三状態出力
回路に関する。
回路に関する。
（従来技術）
三状態出力回路は、従来第１図に示すような回路で構成
されている。この第１図において、ＰチャンネルＭＯＳ
トランジスタ（”以下、Ｐ−ＭＯＳと略称する）ＩＰ、
２Ｐがシリアルに接続され、同様に、ＮチャンネルＭＯ
Ｓトランジスタ（以下、Ｎ−ＭＯＳと略称する）２Ｎ、
ＩＮもシリアルに接続され、一方のＮ−ＭＯＳ ＩＮの
ソース側はＧＮＤ（グランド）２へ接続され、一方のＰ
−ＭＯＳ ＩＰのソースは電源ｌに接続され、Ｐ−ＭＯ
Ｓ ＩＰ、Ｎ−ＭＯＳ ＩＮにはさまれた状態で他方の
Ｐ−ＭＯＳ。
されている。この第１図において、ＰチャンネルＭＯＳ
トランジスタ（”以下、Ｐ−ＭＯＳと略称する）ＩＰ、
２Ｐがシリアルに接続され、同様に、ＮチャンネルＭＯ
Ｓトランジスタ（以下、Ｎ−ＭＯＳと略称する）２Ｎ、
ＩＮもシリアルに接続され、一方のＮ−ＭＯＳ ＩＮの
ソース側はＧＮＤ（グランド）２へ接続され、一方のＰ
−ＭＯＳ ＩＰのソースは電源ｌに接続され、Ｐ−ＭＯ
Ｓ ＩＰ、Ｎ−ＭＯＳ ＩＮにはさまれた状態で他方の
Ｐ−ＭＯＳ。
Ｎ−ＭＯＳ、２Ｐ、２Ｎがあシ、それぞれのゲート同士
が入力端子３に接続され、ドレイン同士が出力端子４に
接続されている。Ｐ−ＭＯＳ Ｉ Ｐのゲートにはクロ
ックφが入力されるようになっておシ、Ｎ−ＭＯＳ Ｉ
Ｎのゲートにはクロックφが入力されるようになってい
る。
が入力端子３に接続され、ドレイン同士が出力端子４に
接続されている。Ｐ−ＭＯＳ Ｉ Ｐのゲートにはクロ
ックφが入力されるようになっておシ、Ｎ−ＭＯＳ Ｉ
Ｎのゲートにはクロックφが入力されるようになってい
る。
次に、第１図の三状態出力回路の動作を簡単に説明する
。クロックφが「Ｌ」レベル、クロックφが「Ｈ」レベ
ルとしてそれぞれＰ−ＭＯ８ＩＰのゲートおよびＮ−Ｍ
Ｏ８ＩＮのゲートに印加されると、Ｐ−ＭＯ８Ｉ Ｐお
よびＮ−ＭＯ８ＩＮが同時にオンし、Ｐ−ＭＯ８２Ｐ、
Ｎ−ＭＯ８２Ｎのソース側に、電源電圧およびＧＮＤ電
圧が加わるため、Ｐ−ＭＯ８２Ｐ、Ｎ−ＭＯ８２Ｎで構
成されたインバータ回路が有効となシ、入力端子３のレ
ベルを反転した出力が出力端子４に得ることができる。
。クロックφが「Ｌ」レベル、クロックφが「Ｈ」レベ
ルとしてそれぞれＰ−ＭＯ８ＩＰのゲートおよびＮ−Ｍ
Ｏ８ＩＮのゲートに印加されると、Ｐ−ＭＯ８Ｉ Ｐお
よびＮ−ＭＯ８ＩＮが同時にオンし、Ｐ−ＭＯ８２Ｐ、
Ｎ−ＭＯ８２Ｎのソース側に、電源電圧およびＧＮＤ電
圧が加わるため、Ｐ−ＭＯ８２Ｐ、Ｎ−ＭＯ８２Ｎで構
成されたインバータ回路が有効となシ、入力端子３のレ
ベルを反転した出力が出力端子４に得ることができる。
これは逆に、クロックφがｒＪ（Ｊレベルで、Ｐ−ＭＯ
８Ｉ Ｐのゲートに印加され、クロックφが「Ｌ」レベ
ルでＮ−ＭＯ８Ｉ Ｎのゲートに印加されると、Ｐ−Ｍ
Ｏ８２Ｐ、Ｎ−ＭＯ８２Ｎで構成されたインバータ回路
が電源電圧、ＧＮＤから切シ離された状態となシ、出力
端子４はハイインピーダンス状態となる。
８Ｉ Ｐのゲートに印加され、クロックφが「Ｌ」レベ
ルでＮ−ＭＯ８Ｉ Ｎのゲートに印加されると、Ｐ−Ｍ
Ｏ８２Ｐ、Ｎ−ＭＯ８２Ｎで構成されたインバータ回路
が電源電圧、ＧＮＤから切シ離された状態となシ、出力
端子４はハイインピーダンス状態となる。
この他にも、多大力ＮＡＮＤ回路、多入力ＮＯＲ回路な
ども同様に電源電圧とＧＮＤ間にクロックφとφをゲー
トに印加するＰ−ＭＯ８，Ｎ−ＭＯ８をシリアルに接続
することにより、三状態出力回路を得ることができる。
ども同様に電源電圧とＧＮＤ間にクロックφとφをゲー
トに印加するＰ−ＭＯ８，Ｎ−ＭＯ８をシリアルに接続
することにより、三状態出力回路を得ることができる。
一例として、３人力ＮＯＲ回路の場合を、第２図に示す
。Ｐ−ＭＯ８Ｉ Ｐ〜’４ Ｐをシリアルに接続すると
ともに、）母うレルに接続されたＮ−ＭＯ８２Ｎｖ３Ｎ
、４ＮとＮ−ＭＯ８”Ｉ Ｎとをシリアルに接続し、Ｐ
−ＭＯ８２ＰとＮ−ＭＯ８２Ｎのゲートを入力端子３１
に接続し、入力端子３２ ’ｅ Ｐ−ＭＯ８３ＰとＮ−
ＭＯ８３Ｎのゲートに接続し、入力端子３３をＰ−ＭＯ
８４ＰとＮ−ＭＯ８４Ｎのゲートに接続している。
。Ｐ−ＭＯ８Ｉ Ｐ〜’４ Ｐをシリアルに接続すると
ともに、）母うレルに接続されたＮ−ＭＯ８２Ｎｖ３Ｎ
、４ＮとＮ−ＭＯ８”Ｉ Ｎとをシリアルに接続し、Ｐ
−ＭＯ８２ＰとＮ−ＭＯ８２Ｎのゲートを入力端子３１
に接続し、入力端子３２ ’ｅ Ｐ−ＭＯ８３ＰとＮ−
ＭＯ８３Ｎのゲートに接続し、入力端子３３をＰ−ＭＯ
８４ＰとＮ−ＭＯ８４Ｎのゲートに接続している。
また、Ｐ−ＭＯ８Ｉ Ｐのゲートには、クロックφを印
加させ、Ｎ−ＭＯ８ＩＮのゲートにはクロックφを入力
させるようにしている。Ｎ−ＭＯ８４Ｎ 。
加させ、Ｎ−ＭＯ８ＩＮのゲートにはクロックφを入力
させるようにしている。Ｎ−ＭＯ８４Ｎ 。
３Ｎ、２Ｎのドレインは出力端子４に接続され、Ｐ−Ｍ
ＯＳ ４Ｐのドレインは出力端子４に接続され、Ｐ−Ｍ
Ｏ８Ｉ Ｐのソースは電源１に接続され、Ｎ−ＭＯ８Ｉ
ＮのソースはＧＮＤ２に接続されている。
ＯＳ ４Ｐのドレインは出力端子４に接続され、Ｐ−Ｍ
Ｏ８Ｉ Ｐのソースは電源１に接続され、Ｎ−ＭＯ８Ｉ
ＮのソースはＧＮＤ２に接続されている。
これらの回路は、ラッチ、フリツプフ日ツゾ回路、シフ
トレジスタなど様々な分野で使用されている。しかしな
がら、この回路をパスラインに接続するとき、すなわち
複数の出力端子を共通の導体で結び、各出力端子の任意
の一つを選択し、その出力を伝達する方法を考えるとき
不都合を生ずる。
トレジスタなど様々な分野で使用されている。しかしな
がら、この回路をパスラインに接続するとき、すなわち
複数の出力端子を共通の導体で結び、各出力端子の任意
の一つを選択し、その出力を伝達する方法を考えるとき
不都合を生ずる。
この場合、選択されている出力回路だけが、インバータ
もしくは、ＮＡＮＤなどの回路として有効になっている
ため、出力が「Ｈ」、「Ｌ」として伝達し、その他の出
力回路はすべてハイインピーダンス状態となっている。
もしくは、ＮＡＮＤなどの回路として有効になっている
ため、出力が「Ｈ」、「Ｌ」として伝達し、その他の出
力回路はすべてハイインピーダンス状態となっている。
ここで、第１図の三状態出力回路の出力が複数個共通の
パスラインに接続されている回路を考える。一つを除く
残シすべての三状態出力回路がハイインピーダンス状態
になっているが、入力はクロックφとして加えられる選
択信号に関係なく印加され続けるため、Ｐ−ＭＯ８２Ｐ
もしくはＮ−ＭＯ８２ＮのどちらかのＭＯ８）ランジス
タがオンしている。
パスラインに接続されている回路を考える。一つを除く
残シすべての三状態出力回路がハイインピーダンス状態
になっているが、入力はクロックφとして加えられる選
択信号に関係なく印加され続けるため、Ｐ−ＭＯ８２Ｐ
もしくはＮ−ＭＯ８２ＮのどちらかのＭＯ８）ランジス
タがオンしている。
ただし、ここではＰ−ＭＯ８Ｉ ＰもしくはＮ−ＭＯ８
ＩＮがオフしているため、電位が出力にのぞくことがな
いだけであシ、入力に印加されている電位によりＰ−Ｍ
Ｏ８２ＰかＮ−ＭＯ８２Ｎが導通している。
ＩＮがオフしているため、電位が出力にのぞくことがな
いだけであシ、入力に印加されている電位によりＰ−Ｍ
Ｏ８２ＰかＮ−ＭＯ８２Ｎが導通している。
このため、パスライン上にＰ−ＭＯ８もしくはＮ−ＭＯ
８の容量成分が付加することになシ、高速の入力および
、多数の出力回路ｉパスラインに接続されている場合な
ど、この容量値が無視できない値となシ、安定な出力が
得られない。
８の容量成分が付加することになシ、高速の入力および
、多数の出力回路ｉパスラインに接続されている場合な
ど、この容量値が無視できない値となシ、安定な出力が
得られない。
その−例として、第１図のり四ツクφがｒＨＪ、入力端
子３が「Ｈ」のときを考えるとバネラインに接続される
容量としては、Ｐ−ＭＯ８２ＰのドレインおよびＮ−Ｍ
Ｏ８２Ｎのドレイン、そのゲート、そのソース、および
Ｎ−ＭＯ８Ｉ Ｎのドレインまで、容量としてパスライ
ンに付加されることとなる。
子３が「Ｈ」のときを考えるとバネラインに接続される
容量としては、Ｐ−ＭＯ８２ＰのドレインおよびＮ−Ｍ
Ｏ８２Ｎのドレイン、そのゲート、そのソース、および
Ｎ−ＭＯ８Ｉ Ｎのドレインまで、容量としてパスライ
ンに付加されることとなる。
しかも、クロックφが「Ｈ」のまま、すなわち、ハイイ
ンピーダンス状態のときに、入力端子３がｒＨ」から「
Ｌ」に変化すると、逆にＰ −ＭＯ８２Ｐのソース、ゲ
ート、ドレインとＩＰのドレインおよび２Ｎのドレイン
と容量値も変化する。唯一選択され、有効となっている
三状態出力回路のパスラインへの出力ドライブ能力が小
さい場合、その他の接続されている三状態出力回路は、
ノーイインピーダンス状態であシ、パスラインのレベル
を変化させないはずの入力の電圧変化によって、パスラ
インの電圧レベルが不安定になるか、もしくは高速な出
力が伝達できない、／ｆルス幅の狭い出力波形がなまっ
てしまうという現象が発生する。
ンピーダンス状態のときに、入力端子３がｒＨ」から「
Ｌ」に変化すると、逆にＰ −ＭＯ８２Ｐのソース、ゲ
ート、ドレインとＩＰのドレインおよび２Ｎのドレイン
と容量値も変化する。唯一選択され、有効となっている
三状態出力回路のパスラインへの出力ドライブ能力が小
さい場合、その他の接続されている三状態出力回路は、
ノーイインピーダンス状態であシ、パスラインのレベル
を変化させないはずの入力の電圧変化によって、パスラ
インの電圧レベルが不安定になるか、もしくは高速な出
力が伝達できない、／ｆルス幅の狭い出力波形がなまっ
てしまうという現象が発生する。
そのため、周波数が高い場合やノクルス幅の狭い場合、
および多数の出力回路が接続される場合、正常な論理伝
達がパスラインを介してでき゛なくなるという欠点があ
った。
および多数の出力回路が接続される場合、正常な論理伝
達がパスラインを介してでき゛なくなるという欠点があ
った。
（発明の目的）
この発明の目的は、パスライン上に付加される不要な容
量成分を取シ除き、高速で安定した信号伝達を可能にす
るための三状態出力回路を得ることにある。
量成分を取シ除き、高速で安定した信号伝達を可能にす
るための三状態出力回路を得ることにある。
（発明の概要）
この発明の要点は、三状態出力回路において、出力音ハ
イインピーダンス（以下ハイ２と言う）状態にするため
の第１のＰ−ＭＯ８および第１のＮ−ＭＯ８）ラン１ソ
スタのドレイン同士ｔ−接続ｔ、たものを出力端とした
ことにある。
イインピーダンス（以下ハイ２と言う）状態にするため
の第１のＰ−ＭＯ８および第１のＮ−ＭＯ８）ラン１ソ
スタのドレイン同士ｔ−接続ｔ、たものを出力端とした
ことにある。
（実施例）
以下、この発明の三状態ｄ力回路の実施例について図面
に基づき説明する。第３図はその一実施例の構成を示す
回路因である′”。この第３図において、入力端子４３
はＰ−ＭＯ８４２ＰおよびＮ−ＭＯ８４２Ｎのゲートに
接続され、Ｐ−ＭＯ８４２Ｐのソースは電源４１へ接続
され、Ｎ−ＭＯ８４２ＮのソースはＧＮＤ４２へ接続し
、Ｐ−ＭＯ８４２Ｐ。
に基づき説明する。第３図はその一実施例の構成を示す
回路因である′”。この第３図において、入力端子４３
はＰ−ＭＯ８４２ＰおよびＮ−ＭＯ８４２Ｎのゲートに
接続され、Ｐ−ＭＯ８４２Ｐのソースは電源４１へ接続
され、Ｎ−ＭＯ８４２ＮのソースはＧＮＤ４２へ接続し
、Ｐ−ＭＯ８４２Ｐ。
Ｎ−ＭＯ８４２Ｎにはさまれた状態で、Ｐ −ＭＯ８４
２ＰのドレインにＰ−ＭＯ８４１Ｐのソースが接続され
、Ｐ−ＭＯ８４１Ｐのドレインが出力側となシ、出力端
子４４に接続されている。
２ＰのドレインにＰ−ＭＯ８４１Ｐのソースが接続され
、Ｐ−ＭＯ８４１Ｐのドレインが出力側となシ、出力端
子４４に接続されている。
また、同時にこの出力端子４４はＮ−ＭＯ８４１Ｎのド
レインにも接続されておシ、このＮ−ＭＯ８４１Ｎのソ
ースは、Ｎ−ＭＯ８４２Ｎのドレインに接続されている
。Ｐ−ＭＯ８４Ｉ Ｐ、Ｎ−ＭＯ８４１Ｎのゲートには
、それぞれ論理の反転したクロックφ、φが印加されて
おり、Ｐ−ＭＯ８４１Ｐ、４２Ｐのバックゲートは、電
源４１へ、Ｎ−ＭＯ８４１Ｎ。
レインにも接続されておシ、このＮ−ＭＯ８４１Ｎのソ
ースは、Ｎ−ＭＯ８４２Ｎのドレインに接続されている
。Ｐ−ＭＯ８４Ｉ Ｐ、Ｎ−ＭＯ８４１Ｎのゲートには
、それぞれ論理の反転したクロックφ、φが印加されて
おり、Ｐ−ＭＯ８４１Ｐ、４２Ｐのバックゲートは、電
源４１へ、Ｎ−ＭＯ８４１Ｎ。
４２ＮのバンクゲートはＧＮＤ４２へ接続されている。
第３図のような構成の三状態出力回路では、ノくスライ
ンに接続される出力端子４４側にクロックφによシ同時
にオン、オフするＰ−ＭＯ８４１Ｐ。
ンに接続される出力端子４４側にクロックφによシ同時
にオン、オフするＰ−ＭＯ８４１Ｐ。
Ｎ−ＭＯ８４１Ｎを配置している。そのため、第３図の
三状態出力回路がハイ２のとき、すなわち、クロックφ
がｒＨＪのとき°には、出力側にはＰ−ＭＯ８４１Ｐの
ドレイン側および、Ｐ−ＭＯ８４２Ｐのドレイン側だけ
が、容量成分としてパスラインに付加されることになる
。
三状態出力回路がハイ２のとき、すなわち、クロックφ
がｒＨＪのとき°には、出力側にはＰ−ＭＯ８４１Ｐの
ドレイン側および、Ｐ−ＭＯ８４２Ｐのドレイン側だけ
が、容量成分としてパスラインに付加されることになる
。
このとき、入力端子４３にどのようなレベルが印加され
ようと、出力側はＰ−ＭＯ８４１Ｐ、Ｎ−ＭＯ８４１Ｎ
のゲート部で分離されているため、影響を受けることが
ない。また、同様に、多入力、１出力の三状態回路にお
いても適用できる。
ようと、出力側はＰ−ＭＯ８４１Ｐ、Ｎ−ＭＯ８４１Ｎ
のゲート部で分離されているため、影響を受けることが
ない。また、同様に、多入力、１出力の三状態回路にお
いても適用できる。
第４図は、クロックφによってハイ２状態および３人力
ＮＯＲゲート状態の切シ換えを行う回路である。この第
４図において、Ｐ−ＭＯ８４２Ｐ。
ＮＯＲゲート状態の切シ換えを行う回路である。この第
４図において、Ｐ−ＭＯ８４２Ｐ。
４３Ｐ、４４Ｐ、４１Ｐがシリアルに接続されておシ、
Ｐ−ＭＯ８４２ＰのソースおよびＰ−ＭＯ８４２Ｐ、４
３Ｆ、４４Ｐ１４１Ｐの各バックゲートは電源４１に接
続されている。Ｎ−ＭＯ８４１ＮのドレインとＰ−ＭＯ
８４１Ｐのドレインは出力端子４４に接続されている。
Ｐ−ＭＯ８４２ＰのソースおよびＰ−ＭＯ８４２Ｐ、４
３Ｆ、４４Ｐ１４１Ｐの各バックゲートは電源４１に接
続されている。Ｎ−ＭＯ８４１ＮのドレインとＰ−ＭＯ
８４１Ｐのドレインは出力端子４４に接続されている。
Ｎ−ＭＯ８４４Ｎ、４３Ｎ、４２ＮのドレインはＮ−Ｍ
Ｏ８４１Ｎのソースに接続されている。これらのＮ−Ｍ
Ｏ８４４Ｎ、４３Ｎ、４２ＮのソースはＧＮＤ４２に接
続されている。Ｎ−ＭＯ８４４ＮのソースのみＧＮＤ４
２の符号が付されているが、他のＮ−ＭＯ８４３Ｎ、
４２ ＮのソースのＧＮＤへの接続も同様である。Ｎ−
ＭＯ８４１Ｎ、 ４４ Ｎ。
Ｏ８４１Ｎのソースに接続されている。これらのＮ−Ｍ
Ｏ８４４Ｎ、４３Ｎ、４２ＮのソースはＧＮＤ４２に接
続されている。Ｎ−ＭＯ８４４ＮのソースのみＧＮＤ４
２の符号が付されているが、他のＮ−ＭＯ８４３Ｎ、
４２ ＮのソースのＧＮＤへの接続も同様である。Ｎ−
ＭＯ８４１Ｎ、 ４４ Ｎ。
４３Ｎ、４２Ｎの各バックゲートは、ＧＮＤ４２に接続
されている。
されている。
Ｐ−ＭＯ８４１Ｐのゲートにはクロックφが入力される
ようになっている。Ｎ−ＭＯ８４１Ｎのゲートには、ク
ロックφが入力されるようになっている。
ようになっている。Ｎ−ＭＯ８４１Ｎのゲートには、ク
ロックφが入力されるようになっている。
Ｐ−ＭＯ８４４ＰおよびＮ−ＭＯ８４４Ｎのゲートは入
力端子４３ａに接続され、Ｐ−ＭＯＳ４３ＰとＮ−ＭＯ
Ｓ４３Ｎのゲートには入力端子４３ｂが接続され、Ｐ−
ＭＯＳ４２ＰとＮ−ＭＯＳ ４２Ｎのゲートには入力端
子４３ｃが接続されている。
力端子４３ａに接続され、Ｐ−ＭＯＳ４３ＰとＮ−ＭＯ
Ｓ４３Ｎのゲートには入力端子４３ｂが接続され、Ｐ−
ＭＯＳ４２ＰとＮ−ＭＯＳ ４２Ｎのゲートには入力端
子４３ｃが接続されている。
この第４図の場合も、出力端にもつとも近いＰ−ＭＯＳ
４１ Ｐ、 Ｎ−ＭＯＳ ４１ ＮをハイＺ状態にす
るためのトランジスタとしているため、クロックφがｒ
ＨＪのとき、出力端子４４側にはＰ−ＭＯＳ４１Ｐ、Ｎ
−ＭＯＳ４１Ｎのドレイン側のみの容量成分が付加する
だけであシ、従来のように、クロックφによって切シ換
えるＰ−ＭＯＳ Ｉ Ｐ、Ｎ−ＭＯ８ＩＮを電源および
、ＧＮＤ側に配置した場合に比べ、容量成分の付加量が
はるかに少ない。
４１ Ｐ、 Ｎ−ＭＯＳ ４１ ＮをハイＺ状態にす
るためのトランジスタとしているため、クロックφがｒ
ＨＪのとき、出力端子４４側にはＰ−ＭＯＳ４１Ｐ、Ｎ
−ＭＯＳ４１Ｎのドレイン側のみの容量成分が付加する
だけであシ、従来のように、クロックφによって切シ換
えるＰ−ＭＯＳ Ｉ Ｐ、Ｎ−ＭＯ８ＩＮを電源および
、ＧＮＤ側に配置した場合に比べ、容量成分の付加量が
はるかに少ない。
たとえば、ソース、ゲート、ドレインがそれぞれ同じ量
の容量をもつと考えるとする。第４図の回路では、付加
容量はＰ−ＭＯＳ４１ Ｐ、Ｎ−ＭＯＳ４１Ｎのドレイ
ン側のみ、すなわち「２」に対し。
の容量をもつと考えるとする。第４図の回路では、付加
容量はＰ−ＭＯＳ４１ Ｐ、Ｎ−ＭＯＳ４１Ｎのドレイ
ン側のみ、すなわち「２」に対し。
第２図に示す従来の回路では、入力端子３１〜３３まで
がすべてｒＬＪレベル入力のときを考えると、Ｐ−ＭＯ
Ｓ ２Ｐから４Ｐまですべてがオンし、また、Ｎ−ＭＯ
Ｓ ２Ｎから４Ｎまでのドレイン側も付加するのでそれ
ぞれを足した「１４」の容量成分が付加されることにな
り、この場合ではこの発明を適用することによシ、付加
容量ヲ偽に低減することが可能である。
がすべてｒＬＪレベル入力のときを考えると、Ｐ−ＭＯ
Ｓ ２Ｐから４Ｐまですべてがオンし、また、Ｎ−ＭＯ
Ｓ ２Ｎから４Ｎまでのドレイン側も付加するのでそれ
ぞれを足した「１４」の容量成分が付加されることにな
り、この場合ではこの発明を適用することによシ、付加
容量ヲ偽に低減することが可能である。
このように、この発明では’、Ｐ−ＭＯ８４１ＰとＮ−
ＭＯＳ ４１Ｎともにオフのときの出力端子４４につく
付加容量はＰ−ＭＯＳ４１ Ｐ、Ｎ−ＭＯＳ４１Ｎのド
レインだけであシ、Ｐ−ＭＯＳ４１ Ｐと電源電圧との
間の複数のＰ−ＭＯＳ トランジスタのゲートおよびＮ
−ＭＯＳ ４１Ｎとアースとの間の複数個のＮ−ＭＯＳ
トランジスタのゲートに印加される電位レベルによっ
て出力端子に付加される容量値が変動しない利点があシ
、しかも付加容量を大幅に低減している。
ＭＯＳ ４１Ｎともにオフのときの出力端子４４につく
付加容量はＰ−ＭＯＳ４１ Ｐ、Ｎ−ＭＯＳ４１Ｎのド
レインだけであシ、Ｐ−ＭＯＳ４１ Ｐと電源電圧との
間の複数のＰ−ＭＯＳ トランジスタのゲートおよびＮ
−ＭＯＳ ４１Ｎとアースとの間の複数個のＮ−ＭＯＳ
トランジスタのゲートに印加される電位レベルによっ
て出力端子に付加される容量値が変動しない利点があシ
、しかも付加容量を大幅に低減している。
（発明の効果）
この発明は、以上説明したように、最も出力端子に近い
トランジスタを、ハイ２状態にするための制御トランジ
スタとし、そのトランジスタのドレイン同士を接続した
ものを出力端子とするととによって出力端子側に余計な
容量成分が付加さ−れす、高速な信号伝達が可能であり
、出力の安定性がよいというオリ点がある。
トランジスタを、ハイ２状態にするための制御トランジ
スタとし、そのトランジスタのドレイン同士を接続した
ものを出力端子とするととによって出力端子側に余計な
容量成分が付加さ−れす、高速な信号伝達が可能であり
、出力の安定性がよいというオリ点がある。
また、同一バスラインに多くの出力端子（三状態出力回
路）が接続されればされる程、また、多大力１出力回路
による三状態出力回路のときの入力数が増えれば増える
程、従来と比べ付加される容量成分が大幅に低減できる
ことになる。
路）が接続されればされる程、また、多大力１出力回路
による三状態出力回路のときの入力数が増えれば増える
程、従来と比べ付加される容量成分が大幅に低減できる
ことになる。
これにともない、この発明を用いることにょシ、高速信
号処理、および大規模な集積回路の設計に利用すること
ができる。
号処理、および大規模な集積回路の設計に利用すること
ができる。
第１図および第２図はそれぞれ従来の三状態出力回路の
回路図、第３図はこの発明の三状態出方回路の一実施例
の回路図、第４図はこの発明の三状態出力回路の第２の
実施例を示す回路図である。 ４１・・・電源、４２・・・グランド（接地）、４３゜
４３ａ〜４３ｃ・・・入力端子、４４川出力端子、４１
Ｐ 〜４４ Ｐ・＝−Ｐ−ＭＯＳ トランジスタ、４
１Ｎ〜４４Ｎ・・・Ｎ−ＭＯＳ トランジスタ。 第１図 第２図 手続補正書 昭和６９年７月１６日 特許庁長官志賀 学 殿 １、事件の表示 昭和５９年 特 許 願第 ２２９８９ 号２、発明の
名称 三状態出力回路 ３、補正をする者 事件との関係 特 許 出願人 （０２９ン沖電気工業株式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 日 （自発）６、
補正の対象 明細書の発明の詳細な説明の欄 ７、補正の内容 別紙の通り ７、 補正の内容 １）明ａ−ｖ５頁１ ｇ行ｒもＬ＜はＪ ｔ ｒお！び
、Ｊと訂正する。 ２）同６頁２行ｒＰ−ＭＯ８２ＰかＮ−ＭＯＳ ２ＮＪ
をｒＰ−ＭＯＳ ２Ｐもしくは、Ｎ−ＭＯＳ ２ＮＪと
訂正する。 ３）同９頁１０行ｒＰ−ＭＯ８４２ＰＪを「Ｎ−ＭＯ８
４１Ｎ」 と訂正する。 ４）同１１頁１０行「従来」を「第２図に示す従来の回
路」と訂正する。 ５）同１２頁２行「１４」を「１３」と訂正する。 ６）同１２頁４行「１／」を「約１７７」と訂正する。
回路図、第３図はこの発明の三状態出方回路の一実施例
の回路図、第４図はこの発明の三状態出力回路の第２の
実施例を示す回路図である。 ４１・・・電源、４２・・・グランド（接地）、４３゜
４３ａ〜４３ｃ・・・入力端子、４４川出力端子、４１
Ｐ 〜４４ Ｐ・＝−Ｐ−ＭＯＳ トランジスタ、４
１Ｎ〜４４Ｎ・・・Ｎ−ＭＯＳ トランジスタ。 第１図 第２図 手続補正書 昭和６９年７月１６日 特許庁長官志賀 学 殿 １、事件の表示 昭和５９年 特 許 願第 ２２９８９ 号２、発明の
名称 三状態出力回路 ３、補正をする者 事件との関係 特 許 出願人 （０２９ン沖電気工業株式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 日 （自発）６、
補正の対象 明細書の発明の詳細な説明の欄 ７、補正の内容 別紙の通り ７、 補正の内容 １）明ａ−ｖ５頁１ ｇ行ｒもＬ＜はＪ ｔ ｒお！び
、Ｊと訂正する。 ２）同６頁２行ｒＰ−ＭＯ８２ＰかＮ−ＭＯＳ ２ＮＪ
をｒＰ−ＭＯＳ ２Ｐもしくは、Ｎ−ＭＯＳ ２ＮＪと
訂正する。 ３）同９頁１０行ｒＰ−ＭＯ８４２ＰＪを「Ｎ−ＭＯ８
４１Ｎ」 と訂正する。 ４）同１１頁１０行「従来」を「第２図に示す従来の回
路」と訂正する。 ５）同１２頁２行「１４」を「１３」と訂正する。 ６）同１２頁４行「１／」を「約１７７」と訂正する。
Claims (1)
- 出力をハイインピーダンス状態にするための互いに反転
したゲート電圧が印加されている第１のＰ−ＭＯＳ）ラ
ンソスタと第１のＮ−ＭＯＳ ）ランソスタによって構
成されている三状態出力回路において、前記第１のＰ−
ＭＯＳ）ランソスタと前記第１のＮ−ＭＯＳ）ランソス
タの双方のドレイン側同士を結び、それを出力端子とし
、第１のＰ−ＭＯＳ）ランソスタのソース側には１個ま
たは複数個のＰ−ＭＯＳトランジスタが直列もしくは並
列、あるいは直並列に電源電圧側に接続するとともに第
１のＮ−ＭＯＳ）ランジスタのソース側にも１個また４
複数個のＮ−ＭＯＳ）ランジスタが直列または並列もし
くは直並列にグランド側に接続してなることを特徴とす
る三状態出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59022989A JPS60169219A (ja) | 1984-02-13 | 1984-02-13 | 三状態出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59022989A JPS60169219A (ja) | 1984-02-13 | 1984-02-13 | 三状態出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60169219A true JPS60169219A (ja) | 1985-09-02 |
Family
ID=12097943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59022989A Pending JPS60169219A (ja) | 1984-02-13 | 1984-02-13 | 三状態出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60169219A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4709173A (en) * | 1985-05-17 | 1987-11-24 | Matsushita Electric Industrial Co., Ltd. | Integrated circuit having latch circuit with multiplexer selection function |
| JPH02132917A (ja) * | 1988-11-14 | 1990-05-22 | Toshiba Corp | バスドライバー集積回路 |
| EP0501929A2 (en) * | 1991-02-07 | 1992-09-02 | STMicroelectronics S.r.l. | High voltage CMOS circuit with nand configurated logic gates and a reduced number of N-MOS transistors requiring drain extension |
| US5811992A (en) * | 1994-12-16 | 1998-09-22 | Sun Microsystems, Inc. | Dynamic clocked inverter latch with reduced charged leakage and reduced body effect |
-
1984
- 1984-02-13 JP JP59022989A patent/JPS60169219A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4709173A (en) * | 1985-05-17 | 1987-11-24 | Matsushita Electric Industrial Co., Ltd. | Integrated circuit having latch circuit with multiplexer selection function |
| JPH02132917A (ja) * | 1988-11-14 | 1990-05-22 | Toshiba Corp | バスドライバー集積回路 |
| EP0501929A2 (en) * | 1991-02-07 | 1992-09-02 | STMicroelectronics S.r.l. | High voltage CMOS circuit with nand configurated logic gates and a reduced number of N-MOS transistors requiring drain extension |
| US5311073A (en) * | 1991-02-07 | 1994-05-10 | Sgs-Thomson Microelectronics S.R.L. | High voltage CMOS circuit with NAND configured logic gates and a reduced number of N-MOS transistors requiring drain extension |
| US5811992A (en) * | 1994-12-16 | 1998-09-22 | Sun Microsystems, Inc. | Dynamic clocked inverter latch with reduced charged leakage and reduced body effect |
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