JPH0468657B2 - - Google Patents
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- JPH0468657B2 JPH0468657B2 JP62232750A JP23275087A JPH0468657B2 JP H0468657 B2 JPH0468657 B2 JP H0468657B2 JP 62232750 A JP62232750 A JP 62232750A JP 23275087 A JP23275087 A JP 23275087A JP H0468657 B2 JPH0468657 B2 JP H0468657B2
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- transistor
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- 230000000295 complement effect Effects 0.000 description 19
- 238000010586 diagram Methods 0.000 description 6
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
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- G06F2207/386—Special constructional features
- G06F2207/3876—Alternation of true and inverted stages
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- General Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
Ａ 産業上の利用分野
本発明は演算論理回路に関し、具体的には静的
波及桁上げ（リプル・キヤリ）回路に関する。
波及桁上げ（リプル・キヤリ）回路に関する。
Ｂ 従来技術
全加算器などの演算論理機構（ALU）はコン
ピユータ業界では周知であり、たとえば、IBM
テクニカル・デイスクロージヤ・ブルテン、
Vol.27，No.6，1981年11月、pp.3214−3215に所
載のR.A.ベシヤード（Bechade）の論文「改良
型パワー・パーフオーマンス用リプルALUへの
選択的電力供給（Selective Powering of
Ripple ALU For Improved Power
Performance）」に開示されている。IBMテクニ
カル・デイスクロージヤ・ブルテン、Vol.23，
No.11，1981年４月，pp.4870−4873に所載のR.
A.ベシヤードとW.K.ホフマン（Hoffman）の論
文「プログラム式演算論理回路（Programmable
Arithmetic／Logic Circuit）」には、Ｎチヤンネ
ル・トランジスタ（NMOS）技法で作られた反
転式全加算器が開示されている。米国特許第
3249746号には、NAND回路を使用する加算器が
開示され、第3234371号には、AND回路、NOR
回路およびNOT回路を使用する加算器が開示さ
れ、第3125675号には、NOR論理回路のみを使用
する論理システムの桁上げ回路が開示され、第
3465133号には、NAND回路とNOR回路を使用
する桁上げシステムが開示されている。相補形金
属酸化物半導体（CMOS）の電界効果トランジ
スタを使用する全加算器が米国特許第4601007号
に開示されている。
ピユータ業界では周知であり、たとえば、IBM
テクニカル・デイスクロージヤ・ブルテン、
Vol.27，No.6，1981年11月、pp.3214−3215に所
載のR.A.ベシヤード（Bechade）の論文「改良
型パワー・パーフオーマンス用リプルALUへの
選択的電力供給（Selective Powering of
Ripple ALU For Improved Power
Performance）」に開示されている。IBMテクニ
カル・デイスクロージヤ・ブルテン、Vol.23，
No.11，1981年４月，pp.4870−4873に所載のR.
A.ベシヤードとW.K.ホフマン（Hoffman）の論
文「プログラム式演算論理回路（Programmable
Arithmetic／Logic Circuit）」には、Ｎチヤンネ
ル・トランジスタ（NMOS）技法で作られた反
転式全加算器が開示されている。米国特許第
3249746号には、NAND回路を使用する加算器が
開示され、第3234371号には、AND回路、NOR
回路およびNOT回路を使用する加算器が開示さ
れ、第3125675号には、NOR論理回路のみを使用
する論理システムの桁上げ回路が開示され、第
3465133号には、NAND回路とNOR回路を使用
する桁上げシステムが開示されている。相補形金
属酸化物半導体（CMOS）の電界効果トランジ
スタを使用する全加算器が米国特許第4601007号
に開示されている。
上記の引例に開示されている加算器は満足のい
くデイジタル２進加算器を提供するものの、集積
回路の形態でこうした加算器を作成するのに必要
な回路は、半導体基板またはチツプの表面上で比
較的広いスペースを使い、その動作は比較的遅
い。
くデイジタル２進加算器を提供するものの、集積
回路の形態でこうした加算器を作成するのに必要
な回路は、半導体基板またはチツプの表面上で比
較的広いスペースを使い、その動作は比較的遅
い。
Ｃ 発明が解決しようとする問題点
本発明の目的は、段間での桁上げ遅延が最小に
なるように直列に接続された複数の同じ反転式全
加算器段を含み、同等の性能をもつ既知の加算器
またはALUよりデバイス数が少なく半導体チツ
プ表面上のスペースが狭くてすむ、加算器または
ALU用のNMOSまたはCMOS技術による反転式
全加算器回路を提供することにある。
なるように直列に接続された複数の同じ反転式全
加算器段を含み、同等の性能をもつ既知の加算器
またはALUよりデバイス数が少なく半導体チツ
プ表面上のスペースが狭くてすむ、加算器または
ALU用のNMOSまたはCMOS技術による反転式
全加算器回路を提供することにある。
Ｄ 問題点を解決するための手段
本発明の教示によれば、全加算器、具体的には
反転式全加算器中の桁上げ回路または桁上げ生成
器などの演算論理回路は、プル・アツプ装置と第
１、第２、第３のプル・ダウン装置を含み、第１
および第２のプル・ダウン装置はプル・アツプ装
置に直列接続され、第３のプル・ダウン装置はそ
の直列接続された第１および第２のプル・ダウン
装置に並列接続されている。桁上げ入力端子が第
１のプル・ダウン装置に設けられ、Ａ OR Ｂ
論理信号を生成するためのNAND回路などの手
段が第２のプル・ダウン装置の制御電極に設けら
れ、Ａ AND Ｂ信号を表す論理信号を生成する
ためのNOR回路などの手段が第３のプル・ダウ
ン装置の制御電極に設けられている。インバータ
の入力端子は、プル・アツプ装置とプル・ダウン
装置の間の共通点に接続されている。本発明の演
算論理機構は、Ｎチヤンネル電界効果トランジス
タ、すなわちNMOS技術を使うことも、CMOS
技術を使うこともできる。さらに、この桁上げ回
路は反転式全加算器で使用するのが有利であり、
したがつて高速乗算器でも使用できる。
反転式全加算器中の桁上げ回路または桁上げ生成
器などの演算論理回路は、プル・アツプ装置と第
１、第２、第３のプル・ダウン装置を含み、第１
および第２のプル・ダウン装置はプル・アツプ装
置に直列接続され、第３のプル・ダウン装置はそ
の直列接続された第１および第２のプル・ダウン
装置に並列接続されている。桁上げ入力端子が第
１のプル・ダウン装置に設けられ、Ａ OR Ｂ
論理信号を生成するためのNAND回路などの手
段が第２のプル・ダウン装置の制御電極に設けら
れ、Ａ AND Ｂ信号を表す論理信号を生成する
ためのNOR回路などの手段が第３のプル・ダウ
ン装置の制御電極に設けられている。インバータ
の入力端子は、プル・アツプ装置とプル・ダウン
装置の間の共通点に接続されている。本発明の演
算論理機構は、Ｎチヤンネル電界効果トランジス
タ、すなわちNMOS技術を使うことも、CMOS
技術を使うこともできる。さらに、この桁上げ回
路は反転式全加算器で使用するのが有利であり、
したがつて高速乗算器でも使用できる。
Ｅ 実施例
図面を参照すると、プル・アツプ装置１２を含
む、NMOS技術で作られた本発明の桁上げ生成
器１０の一実施例が第１図に示されている。プ
ル・アツプ装置１２は、デプリーシヨン型の電界
効果トランジスタでよく、たとえば3.3ボルトま
たは５ボルトの電源電圧、第１のプル・ダウン装
置１４、第１のプル・ダウン装置１４に直列接続
された第２のプル・ダウン装置１６、およびその
直列接続された第１のプル・ダウン装置１４と第
２のプル・ダウン装置１６に並列接続された第３
のプル・ダウン装置１８に接続されている。トラ
ンジスタ１２，１４および１８は共通点で端子
OUTに接続されている。第１、第２および第
３のプル・ダウン装置１４，１６，１８は、エン
ハンスメント型電界効果トランジスタでよい。桁
上げ信号入力端子Ｃ INがトランジスタ１４の
制御電極に接続されている。NAND回路２０は、
その第１の入力端子が第１の補極性信号入力端子
Ａに接続され、第２の入力端子が第２の補極性信
号入力端子に接続されている。NAND回路２
０の出力はトランジスタ１６の制御電極に接続さ
れている。NOR回路２２も、その第１の入力端
子が第１の補極性信号入力端子に接続され、第
２の入力端子が第２の補極性信号入力端子に接
続されている。小さなインバータ２４は、その入
力端子が端子 OUTに接続され、出力端子が
出力端子Ｃ OUTに接続されている。回路２０
と２２には、それぞれ任意の周知のNAND回路
とNOR回路を使用できる。
む、NMOS技術で作られた本発明の桁上げ生成
器１０の一実施例が第１図に示されている。プ
ル・アツプ装置１２は、デプリーシヨン型の電界
効果トランジスタでよく、たとえば3.3ボルトま
たは５ボルトの電源電圧、第１のプル・ダウン装
置１４、第１のプル・ダウン装置１４に直列接続
された第２のプル・ダウン装置１６、およびその
直列接続された第１のプル・ダウン装置１４と第
２のプル・ダウン装置１６に並列接続された第３
のプル・ダウン装置１８に接続されている。トラ
ンジスタ１２，１４および１８は共通点で端子
OUTに接続されている。第１、第２および第
３のプル・ダウン装置１４，１６，１８は、エン
ハンスメント型電界効果トランジスタでよい。桁
上げ信号入力端子Ｃ INがトランジスタ１４の
制御電極に接続されている。NAND回路２０は、
その第１の入力端子が第１の補極性信号入力端子
Ａに接続され、第２の入力端子が第２の補極性信
号入力端子に接続されている。NAND回路２
０の出力はトランジスタ１６の制御電極に接続さ
れている。NOR回路２２も、その第１の入力端
子が第１の補極性信号入力端子に接続され、第
２の入力端子が第２の補極性信号入力端子に接
続されている。小さなインバータ２４は、その入
力端子が端子 OUTに接続され、出力端子が
出力端子Ｃ OUTに接続されている。回路２０
と２２には、それぞれ任意の周知のNAND回路
とNOR回路を使用できる。
図面の文字とは、これら２つの端子のおの
おのに補信号が現れることを示す。Ｃ INの表
現は、真桁上げ入力信号が端子Ｃ INに現れる
ことを示し、 OUTの表現は、補桁上げ出力
信号が端子Ｃ OUTに現れることを示し、Ｃ
OUTの表現は、真桁上げ出力信号が端子Ｃ
OUTに現れることを示す。端子とに印加さ
れる２進加数を表す信号は、レジスタなど適切な
ソースから得られる。ラツチが２進数のソースと
して使用される場合には、周知のように、真信号
がラツチの一方の側から得られ、補信号がラツチ
の他方の側から得られる。
おのに補信号が現れることを示す。Ｃ INの表
現は、真桁上げ入力信号が端子Ｃ INに現れる
ことを示し、 OUTの表現は、補桁上げ出力
信号が端子Ｃ OUTに現れることを示し、Ｃ
OUTの表現は、真桁上げ出力信号が端子Ｃ
OUTに現れることを示す。端子とに印加さ
れる２進加数を表す信号は、レジスタなど適切な
ソースから得られる。ラツチが２進数のソースと
して使用される場合には、周知のように、真信号
がラツチの一方の側から得られ、補信号がラツチ
の他方の側から得られる。
第１図に図示した桁上げ生成器の動作に関し
て、第１の２進数字を表す第１の補極性信号が、
NAND回路２０とNOR回路２２の入力端子に
印加され、第１の２進数字に加えられる第２の２
進数字を表す第２の補極性信号がNAND回路２
０とNOR回路２２の入力端子に印加される。
周知の通り、NAND回路２０の出力は真極性出
力信号Ａ OR Ｂをもたらし、それがトランジ
スタ１６の制御電極に印加され、NOR回路２２
の出力は信号Ａ AND Ｂを表す真極性出力信号
をもたらし、それがトランジスタ１８の制御電極
に印加される。たとえば、反転式全加算器（図示
せず）など前段からの桁上げ信号を表す真極性入
力桁上げ信号が、トランジスタ１４の制御電極Ｃ
INに印加される。端子，，Ｃ INにこれ
らの信号が同時に印加されるとき、端子
OUTで補極性出力桁上げ信号が生成され、それ
が、たとえば全加算器（図示せず）など次の段に
印加される。
て、第１の２進数字を表す第１の補極性信号が、
NAND回路２０とNOR回路２２の入力端子に
印加され、第１の２進数字に加えられる第２の２
進数字を表す第２の補極性信号がNAND回路２
０とNOR回路２２の入力端子に印加される。
周知の通り、NAND回路２０の出力は真極性出
力信号Ａ OR Ｂをもたらし、それがトランジ
スタ１６の制御電極に印加され、NOR回路２２
の出力は信号Ａ AND Ｂを表す真極性出力信号
をもたらし、それがトランジスタ１８の制御電極
に印加される。たとえば、反転式全加算器（図示
せず）など前段からの桁上げ信号を表す真極性入
力桁上げ信号が、トランジスタ１４の制御電極Ｃ
INに印加される。端子，，Ｃ INにこれ
らの信号が同時に印加されるとき、端子
OUTで補極性出力桁上げ信号が生成され、それ
が、たとえば全加算器（図示せず）など次の段に
印加される。
容易に理解できることだが、第１図に示したわ
ずか３個のＮチヤンネル・トランジスタしか使用
しない本発明の桁上げ回路では、入力桁上げ信号
端子Ｃ INと出力桁上げ信号端子 OUTの間
にわずか１段しかない。すなわち、入力信号がト
ランジスタ１４の制御電極に印加され、出力桁上
げ信号がトランジスタ１４のドレイン端子で生成
される。さらに、必要なら、出力端子Ｃ OUT
でインバータ２４の出力から真極性出力桁上げ信
号が得られる。
ずか３個のＮチヤンネル・トランジスタしか使用
しない本発明の桁上げ回路では、入力桁上げ信号
端子Ｃ INと出力桁上げ信号端子 OUTの間
にわずか１段しかない。すなわち、入力信号がト
ランジスタ１４の制御電極に印加され、出力桁上
げ信号がトランジスタ１４のドレイン端子で生成
される。さらに、必要なら、出力端子Ｃ OUT
でインバータ２４の出力から真極性出力桁上げ信
号が得られる。
補極性信号がNAND回路２０とNOR回路２２
の端子とにそれぞれ印加され、真極性入力桁
上げ信号がトランジスタ１４の制御電極Ｃ IN
に印加されて、端子 OUTで補極性出力桁上
げ信号が得られたが、当然のことながら、以下で
説明するように、桁上げ回路または桁上げ生成器
１０を加算器の別の段で使用して、NAND回路
２０とNOR回路２２の入力に真極性信号Ａおよ
びＢをそれぞれ印加し、トランジスタ１４の制御
電極に補極性入力桁上げ信号 INを印加して、
インバータ２４の入力端で真極性出力桁上げ信号
Ｃ OUTを、又インバータ２４の出力端で補極
性出力桁上げ信号 OUTを得ることもできる。
の端子とにそれぞれ印加され、真極性入力桁
上げ信号がトランジスタ１４の制御電極Ｃ IN
に印加されて、端子 OUTで補極性出力桁上
げ信号が得られたが、当然のことながら、以下で
説明するように、桁上げ回路または桁上げ生成器
１０を加算器の別の段で使用して、NAND回路
２０とNOR回路２２の入力に真極性信号Ａおよ
びＢをそれぞれ印加し、トランジスタ１４の制御
電極に補極性入力桁上げ信号 INを印加して、
インバータ２４の入力端で真極性出力桁上げ信号
Ｃ OUTを、又インバータ２４の出力端で補極
性出力桁上げ信号 OUTを得ることもできる。
第２図は、第１図に開示された桁上げ回路また
は桁上げ生成器を利用した、NMOS技術による
本発明の反転式全加算器の回路図を示す。この加
算器は、２進数字の形の第１の加算器ワードAn，
An−１，An−２を第２の加算器ワードBn，Bn
−１，Bn−２に加えるのに使用される。第２図
では、第１図と同じ要素には、同じ番号を付けて
ある。第２図に示すように、反転式全加算器の所
定の段ｎ−１は、プル・アツプ・トランジスタ１
２とプル・ダウン・トランジスタ１４，１６，１
８を有する第１図の桁上げ回路１０を含んでい
る。真極性信号An−１ OR Bn−１は、第１図
のNAND回路２０の出力端から受け取られてト
ランジスタ１６に印加され、An−１ AND Bn
−１を表す真極性信号は、第１図のNOR回路の
出力端から受け取られてトランジスタ１８に印加
され、前段ｎ−２（図示せず）からの真極性入力
桁上げ信号Cn−２はトランジスタ１４に印加さ
れて、端子ｎ−１に補極性出力桁上げ信号をも
たらす。インバータ２４は、ダイオードとして接
続されたプル・アツプ電界効果トランジスタ２６
ならびにプル・ダウン電界効果トランジスタ２８
を有するバツフア回路として動作し、その桁上げ
出力端子ｎ−１がトランジスタ２８の制御電極
に接続されている。端子Cn−１でのインバータ
２４の出力は、和生成器３０に接続されている。
和生成器３０は、電圧電源VDDと出力端子Sn−
１の間にダイオードとして接続されたデプリーシ
ヨン型プル・アツプ電界効果トランジスタ３２
と、第１、第２、第３、第４および第５のプル・
ダウン電界効果型トランジスタ３４，３６，３
８，４０，４２を有する。第１のトランジスタ３
４と第２のトランジスタ３６は、出力端子Sn−
１と大地などの基準電位点との間に直列接続され
ている。第３のトランジスタ３８は、大地とトラ
ンジスタ３４，３６の共通点との間で、第２のト
ランジスタ３６と並列に接続されている。第４の
トランジスタ４０と第５トランジスタ４２は、出
力端子Sn−１と大地との間に直列接続されてい
る。インバータ２４などのインバータを通過した
後に入力桁上げ信号Cn−２から誘導される補極
性入力桁上げ信号ｎ−２が、トランジスタ３４
の制御電極に印加され、インバータ（図示せず）
を通過した後に信号An−１ OR Bn−１から誘
導されるｎ−１ AND ｎ−１を表す信号
が、トランジスタ３６の制御電極に印加され、信
号An−１ AND Bn−１がトランジスタ３８の
制御電極に印加される。インバータ２４の出力端
子Cn−１は、第４のトランジスタ４０の制御電
極に接続され、トランジスタ４２の制御電極に
は、任意の既知の排他的OR回路（図示せず）か
ら誘導される、真極性信号An−１と真極性信号
Bn−１の排他的ORを表す信号が印加される。
は桁上げ生成器を利用した、NMOS技術による
本発明の反転式全加算器の回路図を示す。この加
算器は、２進数字の形の第１の加算器ワードAn，
An−１，An−２を第２の加算器ワードBn，Bn
−１，Bn−２に加えるのに使用される。第２図
では、第１図と同じ要素には、同じ番号を付けて
ある。第２図に示すように、反転式全加算器の所
定の段ｎ−１は、プル・アツプ・トランジスタ１
２とプル・ダウン・トランジスタ１４，１６，１
８を有する第１図の桁上げ回路１０を含んでい
る。真極性信号An−１ OR Bn−１は、第１図
のNAND回路２０の出力端から受け取られてト
ランジスタ１６に印加され、An−１ AND Bn
−１を表す真極性信号は、第１図のNOR回路の
出力端から受け取られてトランジスタ１８に印加
され、前段ｎ−２（図示せず）からの真極性入力
桁上げ信号Cn−２はトランジスタ１４に印加さ
れて、端子ｎ−１に補極性出力桁上げ信号をも
たらす。インバータ２４は、ダイオードとして接
続されたプル・アツプ電界効果トランジスタ２６
ならびにプル・ダウン電界効果トランジスタ２８
を有するバツフア回路として動作し、その桁上げ
出力端子ｎ−１がトランジスタ２８の制御電極
に接続されている。端子Cn−１でのインバータ
２４の出力は、和生成器３０に接続されている。
和生成器３０は、電圧電源VDDと出力端子Sn−
１の間にダイオードとして接続されたデプリーシ
ヨン型プル・アツプ電界効果トランジスタ３２
と、第１、第２、第３、第４および第５のプル・
ダウン電界効果型トランジスタ３４，３６，３
８，４０，４２を有する。第１のトランジスタ３
４と第２のトランジスタ３６は、出力端子Sn−
１と大地などの基準電位点との間に直列接続され
ている。第３のトランジスタ３８は、大地とトラ
ンジスタ３４，３６の共通点との間で、第２のト
ランジスタ３６と並列に接続されている。第４の
トランジスタ４０と第５トランジスタ４２は、出
力端子Sn−１と大地との間に直列接続されてい
る。インバータ２４などのインバータを通過した
後に入力桁上げ信号Cn−２から誘導される補極
性入力桁上げ信号ｎ−２が、トランジスタ３４
の制御電極に印加され、インバータ（図示せず）
を通過した後に信号An−１ OR Bn−１から誘
導されるｎ−１ AND ｎ−１を表す信号
が、トランジスタ３６の制御電極に印加され、信
号An−１ AND Bn−１がトランジスタ３８の
制御電極に印加される。インバータ２４の出力端
子Cn−１は、第４のトランジスタ４０の制御電
極に接続され、トランジスタ４２の制御電極に
は、任意の既知の排他的OR回路（図示せず）か
ら誘導される、真極性信号An−１と真極性信号
Bn−１の排他的ORを表す信号が印加される。
端子ｎ−１とCn−１の出力桁上げ信号が、
後続の加算器段ｎに印加される。全加算器の段ｎ
の回路は、段ｎ−１の回路と同様である。第２図
から明らかなように、反転式加算器の段ｎは、プ
ル・アツプ・トランジスタ１２′とプル・ダウ
ン・トランジスタ１４′，１６′，１８′を有する
桁上げ回路１０′、トランジスタ２６′と２８′を
有するインバータ２４′およびプル・アツプ・ト
ランジスタ３２′とプル・ダウン・トランジスタ
３４′，３６′，３８′，４０′，４２′を有する和
生成器３０′を含む。
後続の加算器段ｎに印加される。全加算器の段ｎ
の回路は、段ｎ−１の回路と同様である。第２図
から明らかなように、反転式加算器の段ｎは、プ
ル・アツプ・トランジスタ１２′とプル・ダウ
ン・トランジスタ１４′，１６′，１８′を有する
桁上げ回路１０′、トランジスタ２６′と２８′を
有するインバータ２４′およびプル・アツプ・ト
ランジスタ３２′とプル・ダウン・トランジスタ
３４′，３６′，３８′，４０′，４２′を有する和
生成器３０′を含む。
真入力信号Ａ及びＢを有する第１図のNAND
回路２０の出力端と同様のNAND回路の出力端
から受け取られる信号ｎ OR ｎが、トラ
ンジスタ１６′に印加される。真入力信号Ａおよ
びＢを有する第１図のNOR回路２２の出力端と
同様のNOR回路の出力端から受け取られる信号
Ａｎ AND ｎがトランジスタ１８′に印加さ
れ、段ｎ−１からの補極性入力桁上げ信号がトラ
ンジスタ１４′に印加されて、端子Cnに真極性出
力桁上げ信号をもたらす。インバータ２４′は、
その桁上げ出力端子Cnがトランジスタ２８′の制
御電極に接続されている。端子ｎでのインバー
タ２４′の出力は、和生成器３０′のトランジスタ
４０′の制御電極に接続されている。段ｎ−１イ
ンバータ２４の出力からの真極性桁上げ信号Cn
−１が、トランジスタ３４′の制御電極に印加さ
れる。インバータ（図示せず）を通過した後に信
号An OR Bnから誘導されるAn AND Bnを表
す信号が、トランジスタ３６′の制御電極に印加
され、信号ｎ AND ｎがトランジスタ３
８′の制御電極に印加される。トランジスタ４
２′の制御電極には、任意の既知の排他的OR回
路（図示せず）から誘導される真極性信号Anと
Bnの排他的ORを表す信号が印加される。
回路２０の出力端と同様のNAND回路の出力端
から受け取られる信号ｎ OR ｎが、トラ
ンジスタ１６′に印加される。真入力信号Ａおよ
びＢを有する第１図のNOR回路２２の出力端と
同様のNOR回路の出力端から受け取られる信号
Ａｎ AND ｎがトランジスタ１８′に印加さ
れ、段ｎ−１からの補極性入力桁上げ信号がトラ
ンジスタ１４′に印加されて、端子Cnに真極性出
力桁上げ信号をもたらす。インバータ２４′は、
その桁上げ出力端子Cnがトランジスタ２８′の制
御電極に接続されている。端子ｎでのインバー
タ２４′の出力は、和生成器３０′のトランジスタ
４０′の制御電極に接続されている。段ｎ−１イ
ンバータ２４の出力からの真極性桁上げ信号Cn
−１が、トランジスタ３４′の制御電極に印加さ
れる。インバータ（図示せず）を通過した後に信
号An OR Bnから誘導されるAn AND Bnを表
す信号が、トランジスタ３６′の制御電極に印加
され、信号ｎ AND ｎがトランジスタ３
８′の制御電極に印加される。トランジスタ４
２′の制御電極には、任意の既知の排他的OR回
路（図示せず）から誘導される真極性信号Anと
Bnの排他的ORを表す信号が印加される。
第２図の反転式全加算器の動作に関して、すぐ
にわかるように、前段ｎ−２からの桁上げ信号
Cn−２およびｎ−２がそれぞれ桁上げ生成器
１０と和生成器３０に印加され、適切に処理され
た信号An−１とBn−１がトランジスタ１６，１
８，３６，３８，４２に印加されて、端子ｎ−
１に補極性桁上げ信号を生成し、出力端子Sn−
１に真極性和信号Sn−１を生成し、又インバー
タ２４の出力端子Cn−１で真極性桁上げ信号が
誘導される。段ｎ−１からの桁上げ信号ｎ−１
とCn−１がそれぞれ桁上げ生成器１０′と和生成
器３０′に印加され、適切に処理された信号Anと
Bnがトランジスタ１６′，１８′，３６′，３８′，
４２′、に印加されて、端子Cnに真極性桁上げ信
号を生成し、出力端子ｎに補極性和信号ｎを
生成し、インバータ２４′の出力端子ｎで補極
性桁上げ信号が誘導される。当然のことながら、
端子ｎは端末Sn−１に供給されるものよりも
加数中の２進数字の桁が上がる。また当然のこと
ながら、真極性和信号Snは、インバータ（図示
せず）の入力端を和生成器の端子ｎに接続する
だけでもたらされる。さらに容易に理解できるよ
うに、桁上げ信号Cnとｎが、加算される加算
器ワード中の２進数字の数に応じて、本発明の反
転式全加算器の、段ｎ＋１（図示せず）など後続
の段に印加される。
にわかるように、前段ｎ−２からの桁上げ信号
Cn−２およびｎ−２がそれぞれ桁上げ生成器
１０と和生成器３０に印加され、適切に処理され
た信号An−１とBn−１がトランジスタ１６，１
８，３６，３８，４２に印加されて、端子ｎ−
１に補極性桁上げ信号を生成し、出力端子Sn−
１に真極性和信号Sn−１を生成し、又インバー
タ２４の出力端子Cn−１で真極性桁上げ信号が
誘導される。段ｎ−１からの桁上げ信号ｎ−１
とCn−１がそれぞれ桁上げ生成器１０′と和生成
器３０′に印加され、適切に処理された信号Anと
Bnがトランジスタ１６′，１８′，３６′，３８′，
４２′、に印加されて、端子Cnに真極性桁上げ信
号を生成し、出力端子ｎに補極性和信号ｎを
生成し、インバータ２４′の出力端子ｎで補極
性桁上げ信号が誘導される。当然のことながら、
端子ｎは端末Sn−１に供給されるものよりも
加数中の２進数字の桁が上がる。また当然のこと
ながら、真極性和信号Snは、インバータ（図示
せず）の入力端を和生成器の端子ｎに接続する
だけでもたらされる。さらに容易に理解できるよ
うに、桁上げ信号Cnとｎが、加算される加算
器ワード中の２進数字の数に応じて、本発明の反
転式全加算器の、段ｎ＋１（図示せず）など後続
の段に印加される。
本発明の全加算器は、同等の技術による既知の
加算器よりも高速で動作することに留意された
い。というのは、内部キヤパシタンスに寄与する
デバイスがわずかしかなく、遅延がわずか１段分
しかなく、追加の容量性負荷が最小になるように
全加算器が設計されているためであり、たとえ
ば、段ｎ−１の桁上げ端子ｎ−１は、小さなイ
ンバータ２４のトランジスタ２８の制御電極と、
段ｎの桁上げ生成器１０′のトランジスタ１４′の
制御電極だけにしか接続されず、容量性負荷が極
めて小さい。さらに、各２進数字の位置すなわち
段ｎ−１などの段で、入力信号ＡとＢの１つの
相、すなわち、真極性または補極性信号だけしか
必要でない。また、明らかなことだが、入力Ａと
Ｂは１段置きに反転される。
加算器よりも高速で動作することに留意された
い。というのは、内部キヤパシタンスに寄与する
デバイスがわずかしかなく、遅延がわずか１段分
しかなく、追加の容量性負荷が最小になるように
全加算器が設計されているためであり、たとえ
ば、段ｎ−１の桁上げ端子ｎ−１は、小さなイ
ンバータ２４のトランジスタ２８の制御電極と、
段ｎの桁上げ生成器１０′のトランジスタ１４′の
制御電極だけにしか接続されず、容量性負荷が極
めて小さい。さらに、各２進数字の位置すなわち
段ｎ−１などの段で、入力信号ＡとＢの１つの
相、すなわち、真極性または補極性信号だけしか
必要でない。また、明らかなことだが、入力Ａと
Ｂは１段置きに反転される。
第３図の反転式全加算器は、構造と動作の点で
第２図の全加算器に類似しているが、ただし第３
図の加算器はCMOS技術で作られている。した
がつて、第３図の反転式全加算器のプル・アツプ
装置は、Ｐチヤンネル電界効果トランジスタであ
り、プル・ダウン装置は同様にＮチヤンネル電界
効果トランジスタである。入力がプル・ダウン・
トランジスタに共通に接続されている各プル・ア
ツプ・トランジスタは、番号は同じであるが、番
号の後にＰがつく。すなわち、段ｎ−１の桁上げ
生成器では、プル・ダウンＮチヤンネル・トラン
ジスタ１６は、その制御電極がＰチヤンネル・ト
ランジスタ１６Ｐの制御電極に接続されている。
Ｎチヤンネル・トランジスタ１４とＰチヤンネ
ル・トランジスタ１４Ｐは、その制御電極が真極
性入力桁上げ端子Cn−２に共通に接続されてい
る。第３図のCMOS反転式全加算器は第２図の
加算器よりも高速で動作し、また第２図の加算器
よりも電力消費量が少ないという利点をもつこと
に留意されたい。
第２図の全加算器に類似しているが、ただし第３
図の加算器はCMOS技術で作られている。した
がつて、第３図の反転式全加算器のプル・アツプ
装置は、Ｐチヤンネル電界効果トランジスタであ
り、プル・ダウン装置は同様にＮチヤンネル電界
効果トランジスタである。入力がプル・ダウン・
トランジスタに共通に接続されている各プル・ア
ツプ・トランジスタは、番号は同じであるが、番
号の後にＰがつく。すなわち、段ｎ−１の桁上げ
生成器では、プル・ダウンＮチヤンネル・トラン
ジスタ１６は、その制御電極がＰチヤンネル・ト
ランジスタ１６Ｐの制御電極に接続されている。
Ｎチヤンネル・トランジスタ１４とＰチヤンネ
ル・トランジスタ１４Ｐは、その制御電極が真極
性入力桁上げ端子Cn−２に共通に接続されてい
る。第３図のCMOS反転式全加算器は第２図の
加算器よりも高速で動作し、また第２図の加算器
よりも電力消費量が少ないという利点をもつこと
に留意されたい。
第４図は、第２図と第３図に示した反転式全加
算器の概略論理図である。第４図からわかるよう
に、段ｎ−１で、第１図に示したNAND回路２
０とNOR回路２２の入力端に、信号ｎ−１と
Ｂｎ−１が印加される。NAND回路２０の出力
が、前段ｎ−２（図示せず）からの桁上げ信号Cn
−２と一緒に桁上げ生成器１０のAND回路４４
に印加される。NOR回路２２の出力は、AND回
路４４の出力と一緒に桁上げ生成器１０のNOR
回路４６の入力端に印加される。NAND２０回
路の出力が、インバータ４８を通過した後、
NOR回路５０の第２の入力端に印加される。
NOR回路２２の出力が、NOR回路５０の第２の
入力端に直接印加される。NOR回路５０は排他
的OR機能を形成する。それは、NOR回路５０へ
の入力が、NOR回路２２の出力とNAND回路２
０の反転出力から誘導されるからである。NOR
回路２２の出力端とインバータ４８の出力端は、
和生成器３０のOR回路５２に接続されている。
NOR回路４６の出力は、インバータ２４を通過
した後、第１のAND回路５４の第１の入力端に
印加され、排他的OR機能、すなわちNOR回路５
０の出力は、和生成器３０の第１のAND回路５
４の第２の入力端に直接印加される。OR回路５
２の出力端は、和生成器３０の第２のAND回路
５６の第１の入力端に接続され、第２のAND回
路の第２の入力端には桁上げ信号ｎ−２が印加
される。和生成器３０の第１および第２のAND
回路５４と５６からの出力は、NOR回路５８の
入力端に印加される。NOR回路５８の出力端は
出力端子Sn−１である。
算器の概略論理図である。第４図からわかるよう
に、段ｎ−１で、第１図に示したNAND回路２
０とNOR回路２２の入力端に、信号ｎ−１と
Ｂｎ−１が印加される。NAND回路２０の出力
が、前段ｎ−２（図示せず）からの桁上げ信号Cn
−２と一緒に桁上げ生成器１０のAND回路４４
に印加される。NOR回路２２の出力は、AND回
路４４の出力と一緒に桁上げ生成器１０のNOR
回路４６の入力端に印加される。NAND２０回
路の出力が、インバータ４８を通過した後、
NOR回路５０の第２の入力端に印加される。
NOR回路２２の出力が、NOR回路５０の第２の
入力端に直接印加される。NOR回路５０は排他
的OR機能を形成する。それは、NOR回路５０へ
の入力が、NOR回路２２の出力とNAND回路２
０の反転出力から誘導されるからである。NOR
回路２２の出力端とインバータ４８の出力端は、
和生成器３０のOR回路５２に接続されている。
NOR回路４６の出力は、インバータ２４を通過
した後、第１のAND回路５４の第１の入力端に
印加され、排他的OR機能、すなわちNOR回路５
０の出力は、和生成器３０の第１のAND回路５
４の第２の入力端に直接印加される。OR回路５
２の出力端は、和生成器３０の第２のAND回路
５６の第１の入力端に接続され、第２のAND回
路の第２の入力端には桁上げ信号ｎ−２が印加
される。和生成器３０の第１および第２のAND
回路５４と５６からの出力は、NOR回路５８の
入力端に印加される。NOR回路５８の出力端は
出力端子Sn−１である。
第２図の反転式全加算器のｎ−１段と第４図に
示した本発明のｎ−１段反転式全加算器の概略論
理形態を比べてみると、AND回路４４は第２図
のトランジスタ１４と１６を含み、NOR回路４
６はトランジスタ１４，１６，１８，１２を含む
ことがわかる。また、和生成器３０内のOR回路
５２はトランジスタ３６と３８を含み、第１の
AND回路５４はトランジスタ４０と４２を含み、
第２のAND回路５６はトランジスタ３４，３６，
３８を含み、NOR回路５８はトランジスタ３４，
３６，３８，４０，４２，３２を含む。第４図の
全加算器のｎ−１段のインバータ４８とNOR回
路５０は、第２図の全加算器には示されていな
い。
示した本発明のｎ−１段反転式全加算器の概略論
理形態を比べてみると、AND回路４４は第２図
のトランジスタ１４と１６を含み、NOR回路４
６はトランジスタ１４，１６，１８，１２を含む
ことがわかる。また、和生成器３０内のOR回路
５２はトランジスタ３６と３８を含み、第１の
AND回路５４はトランジスタ４０と４２を含み、
第２のAND回路５６はトランジスタ３４，３６，
３８を含み、NOR回路５８はトランジスタ３４，
３６，３８，４０，４２，３２を含む。第４図の
全加算器のｎ−１段のインバータ４８とNOR回
路５０は、第２図の全加算器には示されていな
い。
明らかなように、第４図の全加算器の後続の段
ｎは、ｎ−１段と同様であり、桁上げ生成器１
０′のAND回路４４′の入力端に桁上げ信号ｎ
−１が印加され、和生成器３０′のAND回路５
６′の入力端に桁上げ信号Cn−１が印加される
が、信号AnとBnが第４図に示したNAND回路
２０′とNOR回路２２′の入力端に印加されて、
段ｎの出力端で信号ｎをもたらす。
ｎは、ｎ−１段と同様であり、桁上げ生成器１
０′のAND回路４４′の入力端に桁上げ信号ｎ
−１が印加され、和生成器３０′のAND回路５
６′の入力端に桁上げ信号Cn−１が印加される
が、信号AnとBnが第４図に示したNAND回路
２０′とNOR回路２２′の入力端に印加されて、
段ｎの出力端で信号ｎをもたらす。
したがつて、本発明の教示から明らかなよう
に、この和生成器は、前段の桁上げ生成器および
自段の桁上げ生成器からの反転出力しか必要とせ
ず、任意の桁上げ生成器の出力を直接使用するこ
とはないので、桁上げ生成器の負荷を最小にする
ことができる。各段の入力端にあるNAND回路
とNOR回路は、加算器ワードからのＡ信号とＢ
信号を結合して、桁上げ生成器を駆動する。すべ
ての段は並行に動作するので、ｎ−１，ｎ，ｎ＋
１などの各段の波及経路中に、１つの論理遅延し
かもたらされない。段ｎ−１と段ｎのNOR回路
５０および５０′を介する遅延はそれぞれ重大で
はない。それは、これらの回路が桁上げ生成器１
０または１０′に並列に配置されているからであ
る。和生成器３０または３０′、NOR回路５０ま
たは５０′およびインバータ回路４８からの信号
を選択して、演算論理機構の必要なすべての論理
機能および演算機能を生成することができる。
に、この和生成器は、前段の桁上げ生成器および
自段の桁上げ生成器からの反転出力しか必要とせ
ず、任意の桁上げ生成器の出力を直接使用するこ
とはないので、桁上げ生成器の負荷を最小にする
ことができる。各段の入力端にあるNAND回路
とNOR回路は、加算器ワードからのＡ信号とＢ
信号を結合して、桁上げ生成器を駆動する。すべ
ての段は並行に動作するので、ｎ−１，ｎ，ｎ＋
１などの各段の波及経路中に、１つの論理遅延し
かもたらされない。段ｎ−１と段ｎのNOR回路
５０および５０′を介する遅延はそれぞれ重大で
はない。それは、これらの回路が桁上げ生成器１
０または１０′に並列に配置されているからであ
る。和生成器３０または３０′、NOR回路５０ま
たは５０′およびインバータ回路４８からの信号
を選択して、演算論理機構の必要なすべての論理
機能および演算機能を生成することができる。
Ｆ 発明の効果
本発明の回路は同様の性能をもつ既知の演算論
理回路ほど半導体またはチツプ上で面積を必要と
しない。また、本発明の演算論理機構は既知の波
及桁上げ演算論理機構よりも高速で、性能の点
で、より複雑な桁上げルツク・アヘツド設計に匹
敵する。
理回路ほど半導体またはチツプ上で面積を必要と
しない。また、本発明の演算論理機構は既知の波
及桁上げ演算論理機構よりも高速で、性能の点
で、より複雑な桁上げルツク・アヘツド設計に匹
敵する。
第１図は、本発明の桁上げ生成器の実施例の部
分ブロツク図である。第２図は、NMOS技術に
よる本発明の反転式全加算器の回路図である。第
３図は、CMOS技術による本発明の反転式全加
算器の回路図である。第４図は、本発明の演算論
理機構の概略論理図である。 １０……桁上げ生成器、１２，２６，３２……
プル・アツプ・トランジスタ、１４，１６，１
８，２８，３４，３６，３８，４０，４２……プ
ル・ダウン・トランジスタ、２０……NAND回
路、２２，４６，５０，５８……NOR回路、２
４，４８……インバータ、３０……和生成器、４
４，５４，５６……AND回路、５２……OR回
路。
分ブロツク図である。第２図は、NMOS技術に
よる本発明の反転式全加算器の回路図である。第
３図は、CMOS技術による本発明の反転式全加
算器の回路図である。第４図は、本発明の演算論
理機構の概略論理図である。 １０……桁上げ生成器、１２，２６，３２……
プル・アツプ・トランジスタ、１４，１６，１
８，２８，３４，３６，３８，４０，４２……プ
ル・ダウン・トランジスタ、２０……NAND回
路、２２，４６，５０，５８……NOR回路、２
４，４８……インバータ、３０……和生成器、４
４，５４，５６……AND回路、５２……OR回
路。
Claims (1)
- 【特許請求の範囲】 １ 複数の加算器段を含む演算論理回路におい
て、各上記加算器段は、 電源と桁上げ出力端子との間に接続された第１
のプル・アツプ装置と、上記桁上げ出力端子と基
準電位点との間に直列に接続された第１および第
２のプル・ダウン電界効果トランジスタと、上記
桁上げ出力端子と上記基準電位点との間に接続さ
れた第３のプル・ダウン電界効果トランジスタと
を有し、上記第１、第２および第３のプル・ダウ
ン電界効果トランジスタの制御電極に、それぞ
れ、前段の加算器段の上記桁上げ出力端子の信
号、第１および第２の論理入力信号を受け取る桁
上げ生成回路と、 上記電源と反転桁上げ出力端子との間に接続さ
れた第２のプル・アツプ装置と、上記反転桁上げ
出力端子と上記基準電位点との間に接続され、制
御電極に、上記桁上げ出力端子の信号を受け取る
第４のプル・ダウン電界効果トランジスタとを有
するインバータ回路と、 上記反転桁上げ出力端子の信号、前段の加算器
段の上記インバータ回路からの反転された桁上げ
出力信号および論理入力信号に応答して和出力を
発生する和生成回路とを含むことを特徴とする演
算論理回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US930177 | 1986-11-14 | ||
| US06/930,177 US4766565A (en) | 1986-11-14 | 1986-11-14 | Arithmetic logic circuit having a carry generator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63129418A JPS63129418A (ja) | 1988-06-01 |
| JPH0468657B2 true JPH0468657B2 (ja) | 1992-11-04 |
Family
ID=25459025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62232750A Granted JPS63129418A (ja) | 1986-11-14 | 1987-09-18 | 演算論理回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4766565A (ja) |
| EP (1) | EP0267448B1 (ja) |
| JP (1) | JPS63129418A (ja) |
| DE (1) | DE3751085T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4982357A (en) * | 1989-04-28 | 1991-01-01 | International Business Machines Corporation | Plural dummy select chain logic synthesis network |
| US5163019A (en) * | 1990-11-29 | 1992-11-10 | Brooktree Corporation | Binary carry circuitry |
| JPH04245533A (ja) * | 1991-01-31 | 1992-09-02 | Sony Corp | 加算回路及びアキュムレータ |
| US5117506A (en) * | 1991-05-14 | 1992-06-02 | Mine Safety Appliances Company | Protective helmet |
| US5596763A (en) * | 1993-11-30 | 1997-01-21 | Texas Instruments Incorporated | Three input arithmetic logic unit forming mixed arithmetic and boolean combinations |
| KR100423903B1 (ko) * | 2000-12-29 | 2004-03-24 | 삼성전자주식회사 | 고속 저전력 4-2 압축기 |
| US8135768B2 (en) * | 2005-03-02 | 2012-03-13 | Mtekvision Co., Ltd. | Adder with reduced capacitance |
| US7991820B1 (en) | 2007-08-07 | 2011-08-02 | Leslie Imre Sohay | One step binary summarizer |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3100838A (en) * | 1960-06-22 | 1963-08-13 | Rca Corp | Binary full adder utilizing integrated unipolar transistors |
| NL284402A (ja) * | 1961-10-17 | |||
| US3125675A (en) * | 1961-11-21 | 1964-03-17 | jeeves | |
| US3234373A (en) * | 1962-03-07 | 1966-02-08 | Ibm | Fully checkable adder |
| BE629822A (ja) * | 1962-03-29 | |||
| US3465133A (en) * | 1966-06-07 | 1969-09-02 | North American Rockwell | Carry or borrow system for arithmetic computations |
| US4031379A (en) * | 1976-02-23 | 1977-06-21 | Intel Corporation | Propagation line adder and method for binary addition |
| DE3025775A1 (de) * | 1980-07-08 | 1982-01-28 | Wolfgang 7987 Weingarten Zirkel | Volladdierer |
| US4556948A (en) * | 1982-12-15 | 1985-12-03 | International Business Machines Corporation | Multiplier speed improvement by skipping carry save adders |
| JPS59139447A (ja) * | 1983-01-28 | 1984-08-10 | Matsushita Electric Ind Co Ltd | 全加算器 |
| NL8400408A (nl) * | 1984-02-09 | 1985-09-02 | Philips Nv | Logische optelschakeling. |
-
1986
- 1986-11-14 US US06/930,177 patent/US4766565A/en not_active Expired - Lifetime
-
1987
- 1987-09-18 JP JP62232750A patent/JPS63129418A/ja active Granted
- 1987-10-13 DE DE3751085T patent/DE3751085T2/de not_active Expired - Fee Related
- 1987-10-13 EP EP87114914A patent/EP0267448B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4766565A (en) | 1988-08-23 |
| DE3751085D1 (de) | 1995-03-30 |
| JPS63129418A (ja) | 1988-06-01 |
| EP0267448A3 (en) | 1990-08-16 |
| DE3751085T2 (de) | 1995-08-10 |
| EP0267448A2 (en) | 1988-05-18 |
| EP0267448B1 (en) | 1995-02-22 |
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