JPH06187129A - 半導体装置 - Google Patents
半導体装置Info
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- JPH06187129A JPH06187129A JP33998192A JP33998192A JPH06187129A JP H06187129 A JPH06187129 A JP H06187129A JP 33998192 A JP33998192 A JP 33998192A JP 33998192 A JP33998192 A JP 33998192A JP H06187129 A JPH06187129 A JP H06187129A
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- mos transistor
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Abstract
(57)【要約】
【構成】Ｎ型ＭＯＳトランジスタ２，３，４，５より成
る論理生成部とＰ型ＭＯＳトランジスタ６，７より成る
ラッチ回路を合わせた回路からなる。全加算器の場合、
基本構成の回路を３組と出力ドライバとしてＣＭＯＳイ
ンバータ１０，１１，１２，１３を組み合わせる。入力
は、１４と１５，１６と１７，１８と１９それぞれ３組
の相補な信号が入力され、２０と２１の相補な和出力と
２２と２３の相補な積が出力される。 【効果】動作速度の向上および素子数低減の効果があ
る。さらに、従来の回路を低しきい値化した場合に比
べ、高速化の効果がより大きい。
る論理生成部とＰ型ＭＯＳトランジスタ６，７より成る
ラッチ回路を合わせた回路からなる。全加算器の場合、
基本構成の回路を３組と出力ドライバとしてＣＭＯＳイ
ンバータ１０，１１，１２，１３を組み合わせる。入力
は、１４と１５，１６と１７，１８と１９それぞれ３組
の相補な信号が入力され、２０と２１の相補な和出力と
２２と２３の相補な積が出力される。 【効果】動作速度の向上および素子数低減の効果があ
る。さらに、従来の回路を低しきい値化した場合に比
べ、高速化の効果がより大きい。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に係
り、特に、ＭＯＳ型集積回路の高速化および高集積化に
関する。
り、特に、ＭＯＳ型集積回路の高速化および高集積化に
関する。
【０００２】
【従来の技術】ディジタル信号処理プロセッサでは、高
速な乗算器を用いてビデオ信号など高速な信号の演算処
理を行っている。その乗算器を構成する主要な回路とし
て全加算器(Full Adder)が挙げられ、高速、かつ、低消
費電力化のために通常ＣＭＯＳ回路により構成されてい
る。
速な乗算器を用いてビデオ信号など高速な信号の演算処
理を行っている。その乗算器を構成する主要な回路とし
て全加算器(Full Adder)が挙げられ、高速、かつ、低消
費電力化のために通常ＣＭＯＳ回路により構成されてい
る。
【０００３】図２に全加算器回路の一従来例を示す。全
加算器回路は、３入力に対し和信号と桁上げ信号を生成
する回路である。図２では、入力信号Ａ３５，入力信号
B36,入力信号Ｃ３７の３入力に対し３組のインバータ２
４，２５，２６と８組のクロックドインバータ２７，２
８，２９，３０，３１，３２，３３，３４を用いて和信
号３８と桁上げ信号３９を出力する。
加算器回路は、３入力に対し和信号と桁上げ信号を生成
する回路である。図２では、入力信号Ａ３５，入力信号
B36,入力信号Ｃ３７の３入力に対し３組のインバータ２
４，２５，２６と８組のクロックドインバータ２７，２
８，２９，３０，３１，３２，３３，３４を用いて和信
号３８と桁上げ信号３９を出力する。
【０００４】
【発明が解決しようとする課題】ディジタル信号処理プ
ロセッサでは、システムの処理速度向上のために、内部
で使用する乗算器には高速性が要求される。これは、デ
ィジタル信号処理プロセッサのシステムの処理速度を決
定しているのが、乗算器の演算時間である場合が多いか
らである。さらに、乗算器を構成している各種部分回路
の遅延時間を分析した場合、乗算器全体の遅延時間の中
で全加算器の遅延時間が大きな割合を占めていることが
わかる。例えば、乗算に使用するアルゴリズムとして２
次のブースアルゴリズムを用いた乗算器の場合、演算時
間全体に占める全加算器の遅延時間の割合は、約３０％
〜５０％になる。さらに、ブースアルゴリズムを用いな
い乗算器の場合、全加算器の遅延時間の割合は約５０％
〜７０％にもなる。このように、乗算器全体の演算時間
の中で全加算器の遅延時間の占める割合が大きいため、
乗算器の高速化には、全加算器の遅延時間短縮が最も効
果的である。
ロセッサでは、システムの処理速度向上のために、内部
で使用する乗算器には高速性が要求される。これは、デ
ィジタル信号処理プロセッサのシステムの処理速度を決
定しているのが、乗算器の演算時間である場合が多いか
らである。さらに、乗算器を構成している各種部分回路
の遅延時間を分析した場合、乗算器全体の遅延時間の中
で全加算器の遅延時間が大きな割合を占めていることが
わかる。例えば、乗算に使用するアルゴリズムとして２
次のブースアルゴリズムを用いた乗算器の場合、演算時
間全体に占める全加算器の遅延時間の割合は、約３０％
〜５０％になる。さらに、ブースアルゴリズムを用いな
い乗算器の場合、全加算器の遅延時間の割合は約５０％
〜７０％にもなる。このように、乗算器全体の演算時間
の中で全加算器の遅延時間の占める割合が大きいため、
乗算器の高速化には、全加算器の遅延時間短縮が最も効
果的である。
【０００５】一方、低電圧回路では、電源電圧低下によ
る速度低下を最小限に抑える必要がある。そのため、低
電圧下でも高速に動作する論理回路が要求される。さら
に低電圧回路は、携帯用小型機器に搭載される場合が多
いため、チップ面積の縮小も望まれる。
る速度低下を最小限に抑える必要がある。そのため、低
電圧下でも高速に動作する論理回路が要求される。さら
に低電圧回路は、携帯用小型機器に搭載される場合が多
いため、チップ面積の縮小も望まれる。
【０００６】本発明の目的は、高速および回路規模の小
さい全加算器等の論理回路を集積した半導体装置を提供
することにある。
さい全加算器等の論理回路を集積した半導体装置を提供
することにある。
【０００７】
【課題を解決するための手段】上記問題点を解決するた
めには、半導体装置を構成する論理回路の高速化を図
り、チップ面積を低減させる必要がある。さらに、全加
算器等の高速化を図るためには、全加算器を構成する個
々の論理回路（ＮＡＮＤ，ＮＯＲ，ＥＯＲ等）自身の高
速化を図ることが重要である。
めには、半導体装置を構成する論理回路の高速化を図
り、チップ面積を低減させる必要がある。さらに、全加
算器等の高速化を図るためには、全加算器を構成する個
々の論理回路（ＮＡＮＤ，ＮＯＲ，ＥＯＲ等）自身の高
速化を図ることが重要である。
【０００８】そこで、上記目的を達成するための本発明
の半導体装置は、図１に示すように、Ｎ型ＭＯＳトラン
ジスタ２，３，４，５の４素子より成る論理生成部とＰ
型ＭＯＳトランジスタ６，７の２素子より成るラッチ回
路を組み合わせることにより、高速かつ素子数の少ない
論理回路を基本回路１として用いた。この基本回路１を
組み合わせることにより、全加算器等の機能回路を構成
する。
の半導体装置は、図１に示すように、Ｎ型ＭＯＳトラン
ジスタ２，３，４，５の４素子より成る論理生成部とＰ
型ＭＯＳトランジスタ６，７の２素子より成るラッチ回
路を組み合わせることにより、高速かつ素子数の少ない
論理回路を基本回路１として用いた。この基本回路１を
組み合わせることにより、全加算器等の機能回路を構成
する。
【０００９】
【作用】上記基本回路を組み合わせて図１に示す本発明
の全加算器を構成した場合、図２に示す従来の全加算器
に比べ、１４％の速度向上と３２％のトランジスタ数の
低減が図れる。ここで、比較に用いた動作速度の値は、
計算機シミュレーションによる計算値である。さらに、
従来回路の場合、Ｐ型ＭＯＳトランジスタ数とＮ型ＭＯ
Ｓトランジスタ数の比は回路が完全ＣＭＯＳ型であるた
め１：１となるが、図１に示す本発明の回路ではＰ型Ｍ
ＯＳトランジスタの数よりもＮ型ＭＯＳトランジスタの
数が多いため、トランジスタ数の低減の割合以上に素子
面積の低減が可能となる。これは、Ｐ型ＭＯＳトランジ
スタよりもＮ型ＭＯＳトランジスタの方が電流駆動能力
が高いため小さいゲート幅で回路を構成することができ
るからである。
の全加算器を構成した場合、図２に示す従来の全加算器
に比べ、１４％の速度向上と３２％のトランジスタ数の
低減が図れる。ここで、比較に用いた動作速度の値は、
計算機シミュレーションによる計算値である。さらに、
従来回路の場合、Ｐ型ＭＯＳトランジスタ数とＮ型ＭＯ
Ｓトランジスタ数の比は回路が完全ＣＭＯＳ型であるた
め１：１となるが、図１に示す本発明の回路ではＰ型Ｍ
ＯＳトランジスタの数よりもＮ型ＭＯＳトランジスタの
数が多いため、トランジスタ数の低減の割合以上に素子
面積の低減が可能となる。これは、Ｐ型ＭＯＳトランジ
スタよりもＮ型ＭＯＳトランジスタの方が電流駆動能力
が高いため小さいゲート幅で回路を構成することができ
るからである。
【００１０】また、図１に示す本発明の全加算器を低し
きい電圧のトランジスタで構成した場合、大幅な速度向
上が可能である。例えば、図１に示す本発明の回路と図
２に示す従来の回路を、電源電圧１.２Ｖ において、し
きい電圧０.５Ｖ の場合と０.２Ｖ の場合について計算
機シミュレーションによる動作遅延時間の評価を行っ
た。その結果、しきい電圧を０.５Ｖから０.２Ｖに変え
た場合、図２の回路では２６％の速度向上が見られ、図
１の回路では３８％の速度向上が見られた。この結果よ
り、図１に示す本発明の回路に低しきい電圧のトランジ
スタを用いることにより、図２に示す従来回路に低しき
い電圧のトランジスタを用いた場合に比べ高速化の効果
が大きい。
きい電圧のトランジスタで構成した場合、大幅な速度向
上が可能である。例えば、図１に示す本発明の回路と図
２に示す従来の回路を、電源電圧１.２Ｖ において、し
きい電圧０.５Ｖ の場合と０.２Ｖ の場合について計算
機シミュレーションによる動作遅延時間の評価を行っ
た。その結果、しきい電圧を０.５Ｖから０.２Ｖに変え
た場合、図２の回路では２６％の速度向上が見られ、図
１の回路では３８％の速度向上が見られた。この結果よ
り、図１に示す本発明の回路に低しきい電圧のトランジ
スタを用いることにより、図２に示す従来回路に低しき
い電圧のトランジスタを用いた場合に比べ高速化の効果
が大きい。
【００１１】
【実施例】本発明の第１の実施例を図１に示す。図１
は、本発明の回路構成による全加算器回路である。図１
では、Ｎ型ＭＯＳトランジスタ２，３，４，５の４素子
より成る論理生成部とＰ型ＭＯＳトランジスタ６，７の
２素子より成るラッチ回路を基本回路とし、３組の基本
回路１，８，９を配置し、信号出力部にドライバ回路と
してインバータ１０，１１，１２，１３を用いた構成に
なっている。
は、本発明の回路構成による全加算器回路である。図１
では、Ｎ型ＭＯＳトランジスタ２，３，４，５の４素子
より成る論理生成部とＰ型ＭＯＳトランジスタ６，７の
２素子より成るラッチ回路を基本回路とし、３組の基本
回路１，８，９を配置し、信号出力部にドライバ回路と
してインバータ１０，１１，１２，１３を用いた構成に
なっている。
【００１２】ここで、全加算器の機能を簡単に説明する
と、全加算器の機能は、３入力の信号に対し、和信号Su
m と桁上げ信号Carry を生成する回路である。入力信号
をＡ，Ｂ，Ｃとすると全加算器の和信号Sum は、入力
Ａ，Ｂ，ＣのＥＯＲとなる。また、桁上げ信号Carry
は、入力ＡとＢのＡＮＤ，ＡとＣのＡＮＤ，ＢとＣのAN
Dを求め、その３出力のＯＲとなる。しかし、図１の回
路では、それぞれ正論理および負論理の信号を入出力す
るため、入力は入力信号Ａ１４，入力信号Ａの反転信号
１５，入力信号Ｂ１６，入力信号Ｂの反転信号１７，入
力信号Ｃ１８，入力信号Ｃの反転信号１９の６入力とな
り、出力は和信号２０，和信号の反転信号２１，桁上げ
信号２２，桁上げ信号の反転信号２３の４出力となる。
と、全加算器の機能は、３入力の信号に対し、和信号Su
m と桁上げ信号Carry を生成する回路である。入力信号
をＡ，Ｂ，Ｃとすると全加算器の和信号Sum は、入力
Ａ，Ｂ，ＣのＥＯＲとなる。また、桁上げ信号Carry
は、入力ＡとＢのＡＮＤ，ＡとＣのＡＮＤ，ＢとＣのAN
Dを求め、その３出力のＯＲとなる。しかし、図１の回
路では、それぞれ正論理および負論理の信号を入出力す
るため、入力は入力信号Ａ１４，入力信号Ａの反転信号
１５，入力信号Ｂ１６，入力信号Ｂの反転信号１７，入
力信号Ｃ１８，入力信号Ｃの反転信号１９の６入力とな
り、出力は和信号２０，和信号の反転信号２１，桁上げ
信号２２，桁上げ信号の反転信号２３の４出力となる。
【００１３】図１に示す本発明の回路は、図２に示す従
来回路に比較し電源電圧１.２Ｖ の条件で１４％高速で
ある。また、図２に示す従来回路に比較しトランジスタ
数を１２個減らすことができる。このように、本発明の
全加算器は、従来回路に比べ高速かつ素子数が少ないと
いう特長がある。
来回路に比較し電源電圧１.２Ｖ の条件で１４％高速で
ある。また、図２に示す従来回路に比較しトランジスタ
数を１２個減らすことができる。このように、本発明の
全加算器は、従来回路に比べ高速かつ素子数が少ないと
いう特長がある。
【００１４】本発明の第２の実施例を図３に示す。図３
は、図１に示す全加算器と同様に基本回路を用いて構成
したキャリー先見用全加算器である。キャリー先見用全
加算器とは、全加算器の機能とキャリー先見回路用の制
御信号を生成する機能を備えた回路である。キャリー先
見用全加算器は、主に乗算器内部の加算アレー最終段に
用いられる。
は、図１に示す全加算器と同様に基本回路を用いて構成
したキャリー先見用全加算器である。キャリー先見用全
加算器とは、全加算器の機能とキャリー先見回路用の制
御信号を生成する機能を備えた回路である。キャリー先
見用全加算器は、主に乗算器内部の加算アレー最終段に
用いられる。
【００１５】本回路は、３入力に対し３入力の和信号、
２入力の和信号および２入力の積信号を生成する機能を
持つ。ここで、入力をＡ，Ｂ，Ｃ、３入力の和をＳ、２
入力Ａ，Ｂの和をＰ、２入力Ａ，Ｂの積をＧとすると、
出力信号Ｓは、入力Ａ，Ｂ，ＣのＥＯＲ、出力信号Ｐ
は、入力Ａ，ＢのＥＯＲ、出力信号Ｇは、入力Ａ，Ｂの
ＡＮＤとなる。しかし、図３に示すキャリー先見用全加
算器は、正論理および負論理の信号を入力し、正論理の
みを出力する構成であるため、入力は、入力信号Ａ４
３，入力信号Ａの反転信号４４，入力信号Ｂ４５，入力
信号Ｂの反転信号４６，入力信号Ｃ４７，入力信号Ｃの
反転信号４８の６入力となり、基本回路４０，４１によ
り生成した出力信号Ｓ４９，基本回路４０により生成し
た出力信号Ｐ５０，基本回路４２により生成した出力信
号Ｇ５１の３出力となる。図３に示すキャリー先見用全
加算器では、従来の回路に比較し、電源電圧１.２Ｖ の
条件において３４％高速化できる。また、従来回路に比
較しトランジスタ数を８個削減できるため、チップ面積
の縮小に有効である。
２入力の和信号および２入力の積信号を生成する機能を
持つ。ここで、入力をＡ，Ｂ，Ｃ、３入力の和をＳ、２
入力Ａ，Ｂの和をＰ、２入力Ａ，Ｂの積をＧとすると、
出力信号Ｓは、入力Ａ，Ｂ，ＣのＥＯＲ、出力信号Ｐ
は、入力Ａ，ＢのＥＯＲ、出力信号Ｇは、入力Ａ，Ｂの
ＡＮＤとなる。しかし、図３に示すキャリー先見用全加
算器は、正論理および負論理の信号を入力し、正論理の
みを出力する構成であるため、入力は、入力信号Ａ４
３，入力信号Ａの反転信号４４，入力信号Ｂ４５，入力
信号Ｂの反転信号４６，入力信号Ｃ４７，入力信号Ｃの
反転信号４８の６入力となり、基本回路４０，４１によ
り生成した出力信号Ｓ４９，基本回路４０により生成し
た出力信号Ｐ５０，基本回路４２により生成した出力信
号Ｇ５１の３出力となる。図３に示すキャリー先見用全
加算器では、従来の回路に比較し、電源電圧１.２Ｖ の
条件において３４％高速化できる。また、従来回路に比
較しトランジスタ数を８個削減できるため、チップ面積
の縮小に有効である。
【００１６】本発明の第３の実施例を図４に示す。図４
は、図１に示す全加算器に使用した基本回路を用いて構
成したブースデコーダ回路である。ブースデコーダ回路
とは、ブースのアルゴリズムを用いる乗算器において、
ブースコードと乗数または被乗数との間において部分積
を生成する回路である。ブースコードとは、乗算器に入
力される乗数または被乗数を、ブースのアルゴリズムに
従い演算用に変換した数値である。
は、図１に示す全加算器に使用した基本回路を用いて構
成したブースデコーダ回路である。ブースデコーダ回路
とは、ブースのアルゴリズムを用いる乗算器において、
ブースコードと乗数または被乗数との間において部分積
を生成する回路である。ブースコードとは、乗算器に入
力される乗数または被乗数を、ブースのアルゴリズムに
従い演算用に変換した数値である。
【００１７】図４に示す回路は、２次のブースアルゴリ
ズムを用いた場合の乗算器に使用できる回路構成となっ
ている。図４の回路について説明すると、入力は、入力
信号Ａ５３，入力信号Ｂ５４，入力信号Ｃ５５，入力信
号Ｄ５６，入力信号Ｅ５７，入力信号Ｅの反転信号５８
の６入力となり、出力は、出力信号５９と出力信号の反
転信号６０の２出力となる。この回路では、本発明の基
本回路を用いることにより電源電圧１.２Ｖ の条件で、
従来回路に比較して１３％高速である。
ズムを用いた場合の乗算器に使用できる回路構成となっ
ている。図４の回路について説明すると、入力は、入力
信号Ａ５３，入力信号Ｂ５４，入力信号Ｃ５５，入力信
号Ｄ５６，入力信号Ｅ５７，入力信号Ｅの反転信号５８
の６入力となり、出力は、出力信号５９と出力信号の反
転信号６０の２出力となる。この回路では、本発明の基
本回路を用いることにより電源電圧１.２Ｖ の条件で、
従来回路に比較して１３％高速である。
【００１８】本発明の第４の実施例を図５に示す。図５
は、図１に示す全加算器７１，７２，７３，７４、図３
に示すキャリー先見用全加算器７５，７６、図４に示す
ブースデコーダ回路６７，６８，６９，７０の本発明の
回路およびブースエンコーダ６５，６６、キャリー先見
回路７７を備えた乗算器６１である。ここで、乗算器６
１の動作を簡単に説明すると、乗数Ｙ６２が入力される
とブースエンコーダ６５，６６により乗数Ｙ６２の値が
ブースコードに変換される。次に、変換されたブースコ
ードと被乗数Ｘ６３の２数がブースデコーダ６７，６
８，６９，７０に入力され部分積が計算される。計算さ
れた部分積が全加算器７１，７２，７３，７４およびキ
ャリー先見用全加算器７５，７６により加算され乗算出
力Ｚ６４が出力される。キャリー先見回路７７は、加算
を高速化するための回路である。これらの本発明による
回路を用いて乗算器を構成することにより、従来の回路
を用いて構成した乗算器に比較し約２０％高速化でき
る。また、乗算器の主要部分を構成する全加算器として
トランジスタ数の少ない本発明の回路を用いるため、乗
算器全体のチップ面積も約２０％減少させることができ
る。
は、図１に示す全加算器７１，７２，７３，７４、図３
に示すキャリー先見用全加算器７５，７６、図４に示す
ブースデコーダ回路６７，６８，６９，７０の本発明の
回路およびブースエンコーダ６５，６６、キャリー先見
回路７７を備えた乗算器６１である。ここで、乗算器６
１の動作を簡単に説明すると、乗数Ｙ６２が入力される
とブースエンコーダ６５，６６により乗数Ｙ６２の値が
ブースコードに変換される。次に、変換されたブースコ
ードと被乗数Ｘ６３の２数がブースデコーダ６７，６
８，６９，７０に入力され部分積が計算される。計算さ
れた部分積が全加算器７１，７２，７３，７４およびキ
ャリー先見用全加算器７５，７６により加算され乗算出
力Ｚ６４が出力される。キャリー先見回路７７は、加算
を高速化するための回路である。これらの本発明による
回路を用いて乗算器を構成することにより、従来の回路
を用いて構成した乗算器に比較し約２０％高速化でき
る。また、乗算器の主要部分を構成する全加算器として
トランジスタ数の少ない本発明の回路を用いるため、乗
算器全体のチップ面積も約２０％減少させることができ
る。
【００１９】本発明の第５の実施例を図６に示す。図６
では、図５に示す乗算器８１および加算器８２，８３，
遅延回路８４，８５，メモリ８６，制御回路８７，内部
信号線８８を備えた信号処理回路７８である。ここで、
信号処理回路７８の動作を簡単に説明すると、入力信号
７９が入力されると、メモリ８６からの出力信号との間
で、乗算器８１，加算器８２，８３および遅延回路８
４，８５により積和演算処理が行われ、出力信号８０が
出力される。メモリ８６には、乗算器への入力信号が格
納されている。また、制御回路８７は、信号処理回路内
の乗算器８１，加算器８２，８３等への制御信号を生成
し、内部信号線８８を介して各機能ブロックへ信号を転
送している。
では、図５に示す乗算器８１および加算器８２，８３，
遅延回路８４，８５，メモリ８６，制御回路８７，内部
信号線８８を備えた信号処理回路７８である。ここで、
信号処理回路７８の動作を簡単に説明すると、入力信号
７９が入力されると、メモリ８６からの出力信号との間
で、乗算器８１，加算器８２，８３および遅延回路８
４，８５により積和演算処理が行われ、出力信号８０が
出力される。メモリ８６には、乗算器への入力信号が格
納されている。また、制御回路８７は、信号処理回路内
の乗算器８１，加算器８２，８３等への制御信号を生成
し、内部信号線８８を介して各機能ブロックへ信号を転
送している。
【００２０】信号処理回路７８の内部演算回路として図
５に示す乗算器８１を用いることにより、高速かつチッ
プ面積の小さい信号処理回路７８を構成することができ
る。例えば、信号処理回路７８の処理時間を決定してい
る要因が乗算器である場合、図５に示す構成の乗算器８
１を用いることにより乗算時間の短縮が図れるため、信
号処理回路７８全体の動作速度を高速化できる。また、
チップ面積低減の要求が強い場合でも、図５の乗算器を
用いて図６に示す信号処理回路７８を小規模化できる。
特に、低電圧電源を使用する携帯用小型機器用の信号処
理回路は、低電圧時での高速性とチップ面積の縮小が望
まれるため、図６に示す信号処理回路が有効である。
５に示す乗算器８１を用いることにより、高速かつチッ
プ面積の小さい信号処理回路７８を構成することができ
る。例えば、信号処理回路７８の処理時間を決定してい
る要因が乗算器である場合、図５に示す構成の乗算器８
１を用いることにより乗算時間の短縮が図れるため、信
号処理回路７８全体の動作速度を高速化できる。また、
チップ面積低減の要求が強い場合でも、図５の乗算器を
用いて図６に示す信号処理回路７８を小規模化できる。
特に、低電圧電源を使用する携帯用小型機器用の信号処
理回路は、低電圧時での高速性とチップ面積の縮小が望
まれるため、図６に示す信号処理回路が有効である。
【００２１】
【発明の効果】本発明の回路構成を用いることにより、
乗算器および乗算器を用いて構成した信号処理回路の高
速化およびチップ面積の縮小を図る効果がある。例え
ば、１６ビット×１６ビットの乗算器を構成した場合従
来回路に比較し約２０％の高速化と同時に２０％のチッ
プ面積の縮小が図れる。
乗算器および乗算器を用いて構成した信号処理回路の高
速化およびチップ面積の縮小を図る効果がある。例え
ば、１６ビット×１６ビットの乗算器を構成した場合従
来回路に比較し約２０％の高速化と同時に２０％のチッ
プ面積の縮小が図れる。
【図１】本発明による半導体装置の第１の実施例を示す
回路図。
回路図。
【図２】従来の全加算器の回路構成を示す回路図。
【図３】本発明による半導体装置の第２の実施例を示す
回路図。
回路図。
【図４】本発明による半導体装置の第３の実施例を示す
回路図。
回路図。
【図５】本発明による半導体装置の第４の実施例を示す
ブロック図。
ブロック図。
【図６】本発明による半導体装置の第５の実施例を示す
ブロック図。
ブロック図。
１…基本回路、２，３，４，５…Ｎ型ＭＯＳトランジス
タ、６，７…Ｐ型MOSトランジスタ、８，９…基本回
路、１０，１１，１２，１３…インバータ、１４，１
６，１８…入力信号、１５，１７，１９…入力信号の反
転信号、２０…和信号、２１…和信号の反転信号、２２
…桁上げ信号、２３…桁上げ信号の反転信号。
タ、６，７…Ｐ型MOSトランジスタ、８，９…基本回
路、１０，１１，１２，１３…インバータ、１４，１
６，１８…入力信号、１５，１７，１９…入力信号の反
転信号、２０…和信号、２１…和信号の反転信号、２２
…桁上げ信号、２３…桁上げ信号の反転信号。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/417 Ｈ０３Ｋ 19/20 9383−5Ｊ 6741−5Ｌ Ｇ１１Ｃ 11/34 ３４５
Claims (5)
- 【請求項１】第１のＮ型ＭＯＳトランジスタのドレイン
と第２のＮ型ＭＯＳトランジスタのドレインと第３のＰ
型ＭＯＳトランジスタのドレインと第４のＰ型ＭＯＳト
ランジスタのゲートが接続された第１の出力端子と、第
５のＮ型ＭＯＳトランジスタのドレインと第６のＮ型Ｍ
ＯＳトランジスタのドレインと前記第３のＰ型ＭＯＳト
ランジスタのゲートと前記第４のＰ型ＭＯＳトランジス
タのドレインとが接続された第２の出力端子を有し、前
記第１，第２，第５，第６のＮ型ＭＯＳトランジスタの
ソースおよびゲートに信号が入力され、前記第３，第４
のＰ型ＭＯＳトランジスタのソースが高電圧電源に接続
され、前記第１の出力端子と前記第２の出力端子は相補
の信号を出力する構成の回路を備えた半導体装置におい
て、この構成の回路を複数用いることにより、３組の相
補入力に対し、相補の和信号と相補の積信号を出力する
機能を有することを特徴とする半導体装置。 - 【請求項２】請求項１において、前記構成の回路を複数
用いることにより、３組の相補入力に対し、３組の相補
入力に対する和信号と２組の相補入力に対する和信号お
よび積信号を出力する機能を有する半導体装置。 - 【請求項３】請求項１において、前記構成の回路を用い
ることにより、乗算のために変換されたブースコードと
乗数または被乗数との間で部分積を生成する機能を有す
る半導体装置。 - 【請求項４】請求項１，２または３において、前記回路
を組み合わせることにより乗算機能をもたせる半導体装
置。 - 【請求項５】請求項４に記載の前記回路を用いて、信号
処理回路を構成した半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33998192A JPH06187129A (ja) | 1992-12-21 | 1992-12-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33998192A JPH06187129A (ja) | 1992-12-21 | 1992-12-21 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06187129A true JPH06187129A (ja) | 1994-07-08 |
Family
ID=18332605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33998192A Pending JPH06187129A (ja) | 1992-12-21 | 1992-12-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06187129A (ja) |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7203714B1 (en) | 1999-03-16 | 2007-04-10 | Fujitsu Limited | Logic circuit |
| JP2007215161A (ja) * | 2006-02-09 | 2007-08-23 | Altera Corp | プログラマブルロジックデバイスのための特殊処理ブロック |
| US8862650B2 (en) | 2010-06-25 | 2014-10-14 | Altera Corporation | Calculation of trigonometric functions in an integrated circuit device |
| US8949298B1 (en) | 2011-09-16 | 2015-02-03 | Altera Corporation | Computing floating-point polynomials in an integrated circuit device |
| US8959137B1 (en) | 2008-02-20 | 2015-02-17 | Altera Corporation | Implementing large multipliers in a programmable integrated circuit device |
| US8996600B1 (en) | 2012-08-03 | 2015-03-31 | Altera Corporation | Specialized processing block for implementing floating-point multiplier with subnormal operation support |
| US9053045B1 (en) | 2011-09-16 | 2015-06-09 | Altera Corporation | Computing floating-point polynomials in an integrated circuit device |
| US9063870B1 (en) | 2006-12-05 | 2015-06-23 | Altera Corporation | Large multiplier for programmable logic device |
| US9098332B1 (en) | 2012-06-01 | 2015-08-04 | Altera Corporation | Specialized processing block with fixed- and floating-point structures |
| US9189200B1 (en) | 2013-03-14 | 2015-11-17 | Altera Corporation | Multiple-precision processing block in a programmable integrated circuit device |
| US9207909B1 (en) | 2012-11-26 | 2015-12-08 | Altera Corporation | Polynomial calculations optimized for programmable integrated circuit device structures |
| US9348795B1 (en) | 2013-07-03 | 2016-05-24 | Altera Corporation | Programmable device using fixed and configurable logic to implement floating-point rounding |
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| US10942706B2 (en) | 2017-05-05 | 2021-03-09 | Intel Corporation | Implementation of floating-point trigonometric functions in an integrated circuit device |
-
1992
- 1992-12-21 JP JP33998192A patent/JPH06187129A/ja active Pending
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