KR0146237B1 - 전 가산기 - Google Patents

전 가산기

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KR0146237B1
KR0146237B1 KR1019940003767A KR19940003767A KR0146237B1 KR 0146237 B1 KR0146237 B1 KR 0146237B1 KR 1019940003767 A KR1019940003767 A KR 1019940003767A KR 19940003767 A KR19940003767 A KR 19940003767A KR 0146237 B1 KR0146237 B1 KR 0146237B1
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Abstract

본 발명은 캐리 발생부와 합 발생부를 독립적으로 구성함으로써, 캐리 및 합의 시간 지연을 줄여 동작 속도를 향상시키고 회로를 간단히 구성하여 레이아웃시에 차지하는 면적을 감소시킨 전 가산기에 관한 기술이다.

Description

전 가산기
제1도는 종래의 전 가산기의 한예를 도시한 회로도.
제2도는 본 발명의 전 가산기의 실시예를 도시한 회로도.
본 발명은 연산 논리장치(ALU : Arithmetic and Logic Unit)를 구현하는데 사용되는 전 가산기(full adder)에 관한 것이다.
일반적으로 가산기는 입력 데이터로 표현되는 수의 합을 출력 데이터로 표현하는 기구로서 특히, 세 개의 입력 단자와 두 개의 출력 단자를 가지고 있으며 입력되는 두 개의 연산수와 하위에서의 자리 올림수 하나를 합하여 합(sum)과 상위로의 자리 올림수인 캐리(carry)로 출력하는 것을 전 가산기라 한다.
아래에 도시된 (도표 1)은 세 걔의 입력단자로 입력(A, B, CIN)을 받아들여 덧셈 계산을 한 다음, 합(SUM)과 자리 올림수인 캐리(COUT)으로 각각 그 결과를 출력하는 전 가산기의 동작에 관련된 진리표이며, 이를 참고로 하여 전 가산기를 설계하게 된다.
통상적으로 설계되는 전 가산기는 캐리 발생부와 합 발생부로 이루어지며 제1도에 도시된 바와 같이 제1도(a)의 캐리 발생부의 출력(/COUT)을 이용하여 제1도(b)의 합 발생부의 출력(SUM)을 발생시키기 때문에 캐리(COUT)이 발생된 다음, 일정한 시간 지연이 경과한 후에 합(SUM)이 발생하게 된다. 또한, 캐리 발생부의 출력(/COUT)을 합 발생부의 입력으로 사용하기 때문에 캐리 발생부의 출력단에 부하가 발생하여 캐리 출력(COUT) 또한 지연되는 문제가 있었다.
따라서, 본 발명에서는 캐리 발생부와 합 발생부를 독립적으로 구성함으로써, 상기 종래 기술에서 발행하는 캐리 출력(COUT) 및 합 출력(SUM)의 시간 지연을 줄이고자 하는데에 그 목적이 있다.
제2도는 본 발명의 전 가산기의 실시예를 도시한 것으로, 제2도(a)의 캐리 발생부는 제1도(a)와 동일한 회로를 사용하고 제2도(b)의 합 발생부는 상기 캐리 발생부와 독립적으로 동작하도록 구현하였다.
캐리 발생부(제2도(a)에 도시됨)는 전원전압(Vdd)와 노드(N1) 사이에 병렬 접속되며 각각의 게이트가 입력(A), 입력(B)에 접속되어 있는 PMOS형 트랜지스터(MP21, MP22)와, 노드(N2)와 접지전압(Vss) 사이에 병렬 접속되며 각각의 게이트가 입력(A), 입력(B)에 접속되어 있는 NMOS형 트랜지스터(MN22, MN23)과, 노드(N1)과 노드(N2) 사이에 반전 게이트 구조로 접속되어 있으며 입력단으로 입력(CIN)이 인가되고 출력노드가 출력단(/COUT)에 연결되어 있는 PMOS형 트랜지스터(MP23) 및 NMOS형 트랜지스터(MN21) 과, 전원전압(Vdd)와 출력단(/COUT) 사이에 직렬 접속되며 각각의 게이트가 입력(B),입력(A)에 접속되어 있는 PMOS형 트랜지스터(MP24, MP25)와, 출력단(/COUT)과 접지전압(Vss) 사이에 직력 접속되며 각각의 게이트가 입력(A), 입력(B)에 접속되어 있는 NMOS형 트랜지스터(MN24, MN25)와, 상기 출력단(/COUT)의 신호를 반전시켜 캐리(COUT)을 출력하는 반전 게이트 구조의 PMOS형 트랜지스터(MP26) 및 NMOS형 트랜지스터(MN26)을 포함하고 있다.
그 동작을 상기 (도표 1)을 참조하여 살펴보면 다음과 같다.
첫 번째로, 입력(A 및 B)가 둘 다 로직로우(0)상태인 경우에는 PMOS형 트랜지스터(MP24, MP25)가 턴-온되어 출력단(/COUT)에 로직하이(1) 상태가 인가되므로 캐리(COUT)은 입력(CIN)의 로직상태에 상관없이 로직로우(0) 상태를 갖게 된다.
두 번째로, 입력(A 및 B)가 둘 다 로직하이(1) 상태인 경우에는 NMOS형 트랜지스터(MN24, MN25)가 턴-온되어 출력단(/COUT)에 로직로우(0) 상태가 인가되므로 캐리(COUT)은 입력(CIN)의 로직상태에 상관없이 로직하이(1) 상태를 갖게 된다.
세 번째로, 입력(A)와 입력(B)가 각기 다른 로직상태를 갖는 경우에는 트랜지스터(MP21)과 트랜지스터(MP22)중 하나의 트랜지스터가 입력(A 및 B)의 상태에 따라 턴-온되고 트랜지스터(MN22)와 트랜지스터(MN23) 중 하나의 트랜지스터가 입력(A 및 B)의 상태에 따라 턴-온되므로, 노드(N1)은 전원전압(Vdd)에 연결되고 노드(N2)는 전지전압(Vss)에 접속되어 트랜지스터(MP23, MN1)는 반전 게이트로 동작하게 된다. 따라서, 출력단(/COUT)에는 입력(CIN)의 반전 상태가 전달되고 캐리(COUT)에는 두 개의 반전 게이트를 지나 지연된 입력(CIN)이 전달된다. 즉, 입력(CIN)이 로직하이(1) 상태를 가지면 출력단(/COUT)에는 로직로우(0), 캐리(COUT)에는 로직하이(1) 상태가 인가되고, 입력(CIN)이 로직로우()) 상태를 가지면 출력단(/COUT)에는 로직하이(1), 캐리(COUT)에는 로직로우(0) 상태가 인가된다.
합 발생부(제2도(b)에 도시됨)는 입력(B)와 노드(N3) 사이를 연결시키는 스위치 역할을 하며 각각의 게이트가 입력(A), 입력(A)의 반전신호(/A)에 의해 제어되는 PMOS형 트랜지스터(MP31), NMOS형 트랜지스터(MN31)과, 입력(A)와 노드(N3), 입력(A)의 반전신호(/A)와 노드(N3) 사이를 연결시키는 스위치 역할을 하며 각각의 게이트가 입력(B)에 의해 동시에 제어되는 PMOS형 트랜지스터(MP32), NMOS형 트랜지스터(MN32)와, 노드(N3)와 출력인 합(SUM) 사이를 연결시키는 스위치 역할을 하며 각각의 게이트가 입력(CIN), 입력(CIN)의 반전신호(/CIN)에 의해 제어되는 PMOS형 트랜지스터(MP33), NMOS형 트랜지스터(MN33)과, 입력(CIN)과 합(SUM), 입력(CIN)의 반전신호(/CIN)과 합(SUM) 사이를 연결시키는 스위치 역할을 하며 각각의 게이트가 노드(N3)에 의해 동시에 제어되는 PMOS형 트랜지스터(MP34), NMOS형 트랜지스터(MN34)를 포함하고 있다.
그 동작을 상기 (도표 1)을 참조하여 살펴보면 다음과 같다.
첫 번째로, 입력(A 및 B)가 둘 다 로직로우(0) 상태인 경우에는 트랜지스터(MP31, MN31)이 턴-온되어 로직로우(0) 상태인 입력(B)를 노드(N3)에 전달하고, 로직로우(0) 상태인 노드(N3)에 의해 트랜지스터(MP34)가 턴-온되어 출력인 합(SUM)에는 입력(CIN)이 전달된다.
이때 트랜지스터(MP33, MP33)는 입력(CIN, /CIN)에 의해 제어된다.
가령, 입력(CIN)이 로직하이(1)이면 상기 트랜지스터(MP33, MN33)는 턴-오프되고, 입력(CIN)이 로직로우(0)이면 상기 트랜지스터(MP33, MN33)는 턴온된다.
두 번째로, 입력(A 및 B)가 둘 다 로직하이(1) 상태인 경우에는 트랜지스터(MP31, MN31)은 턴-오프되고 트랜지스터(MN32)가 턴-온되어 노드(N3)에 입력(A)의 반전상태인 로직로우(0) 상태가 전달되고, 로직로우(0) 상태인 노드(N3)에 의해 트랜지스터(MP34)가 턴-온되어 출력인 합(SUM)에는 입력(CIN)이 전달된다.
이때 트랜지스터(MP33, MN33)는 입력(CIN, /CIN)에 의해 제어된다. 가령, 입력(CIN)이 로직하이(1)이면 상기 트랜지스터(MP33, MN33)는 턴-오프되고, 입력(CIN)이 로직로우(0)이면 상기 트랜지스터(MP33, MN33)는 턴온된다.
세 번째로, 입력(A)는 로직하이(1), 입력(B)는 로직로우(0) 상태인 경우에는 트랜지스터(MP31, MN31)은 턴-오프되고 트랜지스터(MP32)가 턴-온되어 노드(N3)에 로직하이(1) 상태인 입력(A)가 전달되고, 로직하이(1) 상태인 노드(N3)에 의해 트랜지스터(MN34)가 턴-온되어 출력인 합(SUM) 에는 입력(CIN)의 반전신호(/CIN)이 전달된다.
이때 트랜지스터(MP33, MN33)는 입력(CIN, /CIN)에 의해 제어된다. 가령, 입력(CIN)이 로직하이(1)이면 상기 트랜지스터(MP33, MN33)는 턴-오프되고, 입력(CIN)이 로직로우(0)이면 상기 트랜지스터(MP33, MN33)는 턴온된다.
네 번째로, 입력(A)는 로직로우(0), 입력(B)는 로직하이(1) 상태인 경우에는 트랜지스터(MP31, MN31, MN32)가 턴-온되어 노드(N3)에 로직하이(1) 상태가 전달되고, 로직하이(1) 상태인 노드(N3)에 의해 트랜지스터(MN34)가 턴-온되어 출력인 합(SUM)에는 입력(CIN)의 반전신호(/CIN)이 전달된다.
이때 트랜지스터(MP33, MN33)는 입력(CIN, /CIN)에 의해 제어된다. 가령, 입력( CIN)이 로직하이(1)이면 상기 트랜지스터(MP33, MN33)는 턴-오프되고, 입력(CIN)이 로직로우(0)이면 상기 트랜지스터(MP033, MN33)는 턴온된다.
이상에서 설명한 제1도와 제2도의 회로를 비교하여 보면, 입력(A 및 B)는 로직로우(0) 상태이고 입력(CIN)은 로직하이(1)인 경우에 있어서, 제1도에서 합이 발생되는 트랜지스터 경로는 캐리 발생부에서 MP4 → MP5 이고 합 발생부에서 MN11 → MN14 → MP18 로 전체 5개의 트랜지스터를 거치게 되고, 제2도에서는 MP32 → MP34의 경로만이 형성되어 속도 향상에 도움이 되며, 사용된 트랜지스터의 개수를 비교하여 보면 제1도의 합 발생부는 전체 16개의 트랜지스터가 사용된 반면, 제2도의 합 발생부는 전체 8개의 트랜지스터를 사용함으로써, 회로가 차지하는 면적도 감소시키는 효과를 얻게 된다.

Claims (1)

  1. 세 신호를 입력으로 하여 그 합과 캐리를 구하기 위해 통상적인 캐리 발생부와 합 발생부를 포함하는 전 가산기에 있어서, 상기합발생부는, 제 2입력과 접속노드 사이에 공통 접속되며 각각의 게이트는 제 1입력과 제 1입력의 반전신호에 의해 각각 제어되는 제 1PMOS형 트랜지스터 및 제 1 NMOS형 트랜지스터와, 제 1입력과 접속노드 및 제 1입력의 반전신호와 접속노드를 각각 연결시키며 각각의 게이트는 제 2입력에 의해 동시에 제어되는 제 2 PMOS형 트랜지스터 및 제 2 NMOS형 트랜지스터와, 접속노드와 합 출력을 연결하며 각각의 게이트는 제 3입력 및 제 3입력의 반전신호에 의해 각각 제어되는 제 3 PMOS형 트랜지스터 및 제 3 NMOS형 트랜지스터와, 제 3입력과 합 출력 및 제 3입력의 반전신호와 합 출력을 연결시키며 각각의 게이트는 접속노드에 의해 동시에 제어되는 제 4 PMOS형 트랜지스터 및 제 4 NMOS형 트랜지스터를 포함하는 것을 특징으로 하는 전 가산기.
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