JP2519227B2 - 桁上げ伝播速度を増加させるダイナミック論理回路を含むグル−プ段を有する並列リバイナリ加算回路 - Google Patents
桁上げ伝播速度を増加させるダイナミック論理回路を含むグル−プ段を有する並列リバイナリ加算回路Info
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- JP2519227B2 JP2519227B2 JP61303602A JP30360286A JP2519227B2 JP 2519227 B2 JP2519227 B2 JP 2519227B2 JP 61303602 A JP61303602 A JP 61303602A JP 30360286 A JP30360286 A JP 30360286A JP 2519227 B2 JP2519227 B2 JP 2519227B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、半導体回路を用い、かつ、高速の桁上げ伝
搬を有する多段並列バイナリィ加算器に関する。
搬を有する多段並列バイナリィ加算器に関する。
従来の技術 高速演算素子を得るために、並列加算器の段について
桁上げ信号の伝搬速度を増加させることによって、２つ
の数を加算するのに必要な時間を減少するような種々の
提案がされている。この提案の多くは、半導体素子で構
成するのに高価である複雑な論理回路を必要としてい
る。比較的低価格であって、しかも、高信頼性を満足さ
せるためには集積回路の形態で演算装置の素子を組み立
てることが望ましい。集積回路上にできる限り多くの素
子を盛り込むために、計算回路の遅延の主な原因が使用
するゲート及びスイッチの応答時間にあることに留意し
て、桁上げ伝搬の高速の利点を保持しつつ桁上げ連鎖に
提案されているような複雑な論理装置を必要としないよ
うにすることが有利である。
桁上げ信号の伝搬速度を増加させることによって、２つ
の数を加算するのに必要な時間を減少するような種々の
提案がされている。この提案の多くは、半導体素子で構
成するのに高価である複雑な論理回路を必要としてい
る。比較的低価格であって、しかも、高信頼性を満足さ
せるためには集積回路の形態で演算装置の素子を組み立
てることが望ましい。集積回路上にできる限り多くの素
子を盛り込むために、計算回路の遅延の主な原因が使用
するゲート及びスイッチの応答時間にあることに留意し
て、桁上げ伝搬の高速の利点を保持しつつ桁上げ連鎖に
提案されているような複雑な論理装置を必要としないよ
うにすることが有利である。
発明の要約 本発明の目的は、集積回路の全て又は一部として製造
に特に適している改良型多段並列バイナリィ加算器回路
を提供することである。
に特に適している改良型多段並列バイナリィ加算器回路
を提供することである。
本発明によれば、桁上げ経路を有する多段並列バイナ
リィ加算器が与えられていて、各段が桁上げ伝搬信号用
の第１の出力及び桁上げ生成信号用の第２の出力を有し
ている。そして、論理手段が少なくとも２つの接続する
段の各グループに与えられていてその特定のグループの
段から桁上げ伝搬信号及び桁上げ生成信号を結合し、グ
ループ桁上げ伝搬出力及びグループ桁上げ生成出力を発
生する。段を有する各々のグループに対して、桁上げ経
路がグループ桁上げ入力導体を有していてすぐ前のグル
ープから桁上げを受けとり、そしてグループ桁上げ出力
導体を有していて特定のグループからそのすぐ次のグル
ープに桁上げ出力を伝送する。そのとき、第１のトラン
ジスタが、回路の段が桁上げ伝搬信号及び桁上げ生成信
号を発生する前に、プリチャージクロック信号に応答し
て入力導体を第１の基準電圧に接続し、第２のトランジ
スタが特定のグループからのグループ桁上げ伝搬信号に
応答してグループ桁上げ入力導体をそのグループのグル
ープ桁上げ出力導体に接続し、第３のトランジスタが特
定グループからのグループ桁上げ生成信号に応答してグ
ループ桁上げ出力導体を第２の基準電圧に接続する。
リィ加算器が与えられていて、各段が桁上げ伝搬信号用
の第１の出力及び桁上げ生成信号用の第２の出力を有し
ている。そして、論理手段が少なくとも２つの接続する
段の各グループに与えられていてその特定のグループの
段から桁上げ伝搬信号及び桁上げ生成信号を結合し、グ
ループ桁上げ伝搬出力及びグループ桁上げ生成出力を発
生する。段を有する各々のグループに対して、桁上げ経
路がグループ桁上げ入力導体を有していてすぐ前のグル
ープから桁上げを受けとり、そしてグループ桁上げ出力
導体を有していて特定のグループからそのすぐ次のグル
ープに桁上げ出力を伝送する。そのとき、第１のトラン
ジスタが、回路の段が桁上げ伝搬信号及び桁上げ生成信
号を発生する前に、プリチャージクロック信号に応答し
て入力導体を第１の基準電圧に接続し、第２のトランジ
スタが特定のグループからのグループ桁上げ伝搬信号に
応答してグループ桁上げ入力導体をそのグループのグル
ープ桁上げ出力導体に接続し、第３のトランジスタが特
定グループからのグループ桁上げ生成信号に応答してグ
ループ桁上げ出力導体を第２の基準電圧に接続する。
トランジスタはMOSトランジスタである場合がある。
論理手段及び加算器段はダイナミックMOS回路から構
成されることもある。そして、加算器回路は集積回路の
全て又は一部として形成される。
成されることもある。そして、加算器回路は集積回路の
全て又は一部として形成される。
１グループは２段から成っている。回路は、各グルー
プに対して、グループ桁上げ入力導体から接続されてい
て、且つ、そのグループの第一段からの桁上げ伝搬信号
に応答して、ORゲートを介してそのグループの第２段に
桁上げ入力信号を与える。その第２の入力は、第１段か
ら桁上げ生成信号を受けとるように接続されている。
プに対して、グループ桁上げ入力導体から接続されてい
て、且つ、そのグループの第一段からの桁上げ伝搬信号
に応答して、ORゲートを介してそのグループの第２段に
桁上げ入力信号を与える。その第２の入力は、第１段か
ら桁上げ生成信号を受けとるように接続されている。
桁上げ信号や他の信号は、必要な場合にインバータが
要求されるように、立ち上りか又は立ち下りである。MO
Sトランジスタチャンネルの導通タイプは、信号の極性
に適するように選択される必要がある。
要求されるように、立ち上りか又は立ち下りである。MO
Sトランジスタチャンネルの導通タイプは、信号の極性
に適するように選択される必要がある。
発明を十分に理解するためには、添付図面と共に実施
例を参照されたい。
例を参照されたい。
実施例 第１図は、５つの加算段からなる並列多段のバイナリ
加算器を示す。この５つの段は、ブロック１、２、３、
４、５によって示され、入力ビットＡ、Ｂ及び前段から
の桁上げを有している。このように、ブロック２は、段
１を示していて、数値Ａ、Ｂのデジットを示す入力A1、
B1及び段０からの桁上げを示すC0を有している。段はそ
れぞれ和出力Ｄの他に、桁伝搬信号Ｐ及び桁生成信号Ｇ
を生成する。入力桁信号Cinが反転して導体６に与えら
れ、この導体６において、加算器の桁上げ伝搬連鎖が始
まる。導体６は、トランジスタ８を介して導体７に接続
されており、このトランジスタ８は、さらに、トランジ
スタ10を介して導体９に接続されている。トランジスタ
10は、さらに、トランジスタ12を介して導体11に接続さ
れている。導体６、７、９は、トランジスタ13、14、15
をそれぞれ介して電源VCCに接続されていて、それらの
トランジスタは、プリチャージ信号φＰによって導通状
態になる。
加算器を示す。この５つの段は、ブロック１、２、３、
４、５によって示され、入力ビットＡ、Ｂ及び前段から
の桁上げを有している。このように、ブロック２は、段
１を示していて、数値Ａ、Ｂのデジットを示す入力A1、
B1及び段０からの桁上げを示すC0を有している。段はそ
れぞれ和出力Ｄの他に、桁伝搬信号Ｐ及び桁生成信号Ｇ
を生成する。入力桁信号Cinが反転して導体６に与えら
れ、この導体６において、加算器の桁上げ伝搬連鎖が始
まる。導体６は、トランジスタ８を介して導体７に接続
されており、このトランジスタ８は、さらに、トランジ
スタ10を介して導体９に接続されている。トランジスタ
10は、さらに、トランジスタ12を介して導体11に接続さ
れている。導体６、７、９は、トランジスタ13、14、15
をそれぞれ介して電源VCCに接続されていて、それらの
トランジスタは、プリチャージ信号φＰによって導通状
態になる。
桁上げの伝搬及び生成を制御するときに、加算器段が
対ごとにグループ分けされる。例えば、段０及び段１が
一緒にされ、段２及び段３が一緒にされ、段４及び段５
（図示せず）が一緒にされ、その他の段も一緒にされ
る。各対の段の回路が同じなので、段０、１に関連する
回路についてのみ説明する。入力される桁上げ信号Cin
は、インバータ16を介して、段０の桁上げ入力に加えら
れる。導体６は、インバータ17の入力にも接続されてお
り、そのインバータ17の出力は、ANDゲート21の入力に
接続されている。段０からの桁上げ伝搬信号P0もANDゲ
ート21に入力されている。ANDゲート21の出力は、NORゲ
ート18に入力されており、NORゲート18は、入力として
段０から桁上げ生成信号G0を受け取る。NORゲート18の
出力は、段０からの反転桁上げ信号０を示す。
対ごとにグループ分けされる。例えば、段０及び段１が
一緒にされ、段２及び段３が一緒にされ、段４及び段５
（図示せず）が一緒にされ、その他の段も一緒にされ
る。各対の段の回路が同じなので、段０、１に関連する
回路についてのみ説明する。入力される桁上げ信号Cin
は、インバータ16を介して、段０の桁上げ入力に加えら
れる。導体６は、インバータ17の入力にも接続されてお
り、そのインバータ17の出力は、ANDゲート21の入力に
接続されている。段０からの桁上げ伝搬信号P0もANDゲ
ート21に入力されている。ANDゲート21の出力は、NORゲ
ート18に入力されており、NORゲート18は、入力として
段０から桁上げ生成信号G0を受け取る。NORゲート18の
出力は、段０からの反転桁上げ信号０を示す。
段０からの桁上げ伝搬信号P0及び段１からの桁上げ伝
搬信号P1は、NANDゲート19に入力として与えられ、その
NANDゲート19の出力は、加算器の桁上げ伝搬信号チエー
ン（Chain）の導体６、７を接続するトランジスタ８を
制御する。
搬信号P1は、NANDゲート19に入力として与えられ、その
NANDゲート19の出力は、加算器の桁上げ伝搬信号チエー
ン（Chain）の導体６、７を接続するトランジスタ８を
制御する。
段０から桁上げ生成信号G0及び段１からの桁上げ伝搬
信号P1はNANDゲート22に入力として与えられており、そ
のNANDゲート22の出力は、入力としてインバータ23に与
えられている。インバータ23の出力及び段１からの桁上
げ生成信号G1は、入力としてNORゲート24に与えられて
おり、そのNORゲート24の出力は、インバータ25を介し
てトランジスタ26を制御する。
信号P1はNANDゲート22に入力として与えられており、そ
のNANDゲート22の出力は、入力としてインバータ23に与
えられている。インバータ23の出力及び段１からの桁上
げ生成信号G1は、入力としてNORゲート24に与えられて
おり、そのNORゲート24の出力は、インバータ25を介し
てトランジスタ26を制御する。
導体７は、トランジスタ26を介してグランドに接続さ
れており、更に次の段の桁上げ生成信号及び桁上げ伝搬
信号を結合する論理回路の入力に接続されている。段１
からの桁上げ生成信号G1がNORゲート24の第２の入力に
与えられる。
れており、更に次の段の桁上げ生成信号及び桁上げ伝搬
信号を結合する論理回路の入力に接続されている。段１
からの桁上げ生成信号G1がNORゲート24の第２の入力に
与えられる。
上述した回路は、論理的に動作して桁上げ伝搬信号及
び桁上げ生成信号を結合し、段１からの反転桁上げを示
す信号が正しく生じ、桁上げ入力の伝搬に生じた遅れが
反転した状態で導体６に与えられる。桁上げに使用され
る論理回路は、ダイナミックMOS論理回路として知られ
ており、プリチャージ信号φＰによって導体６、７、９
等を電圧VCCまでプリチャージすることによって動作す
る。桁上げは、適切な導体を大地に放電することによっ
て示され、入力はCinによって示されるけれども、導体
６は図示されていない手段によって放電される。トラン
ジスタ８が導通しないならば、トランジスタ26は導体７
を放電するように働く。段０、１が必ずしも導体６から
桁上げを伝搬しないけれどももし桁上げ出力を生ずるな
らば、この状態がその状況になる。もし段０及び１が共
に桁上げ伝搬信号を生ずる、すなわち、P0及びP1が共に
存在するならば、NANDゲート19は、応答して、インバー
タ20が信号をトランジスタ８に与えるようにして導通さ
せ、反転桁上げ入力信号が導体７を放電する。段１が桁
上げ生成信号G1を発生するか、又は段０が桁上げ生成信
号G0を発生しそして段１が桁上げ伝搬信号P1を発生する
ならば、段０及び１は、共に入力にかかわらず桁上げ出
力を発生する。後者の場合、ゲート22が応答し、信号を
ゲート24に与える。前者の場合、信号G1がゲート24に直
接与えられる。このいずれかが存在するとき、ゲート24
が応答してインバータ25にトランジスタ26をオンさせて
導体７を放電させる。
び桁上げ生成信号を結合し、段１からの反転桁上げを示
す信号が正しく生じ、桁上げ入力の伝搬に生じた遅れが
反転した状態で導体６に与えられる。桁上げに使用され
る論理回路は、ダイナミックMOS論理回路として知られ
ており、プリチャージ信号φＰによって導体６、７、９
等を電圧VCCまでプリチャージすることによって動作す
る。桁上げは、適切な導体を大地に放電することによっ
て示され、入力はCinによって示されるけれども、導体
６は図示されていない手段によって放電される。トラン
ジスタ８が導通しないならば、トランジスタ26は導体７
を放電するように働く。段０、１が必ずしも導体６から
桁上げを伝搬しないけれどももし桁上げ出力を生ずるな
らば、この状態がその状況になる。もし段０及び１が共
に桁上げ伝搬信号を生ずる、すなわち、P0及びP1が共に
存在するならば、NANDゲート19は、応答して、インバー
タ20が信号をトランジスタ８に与えるようにして導通さ
せ、反転桁上げ入力信号が導体７を放電する。段１が桁
上げ生成信号G1を発生するか、又は段０が桁上げ生成信
号G0を発生しそして段１が桁上げ伝搬信号P1を発生する
ならば、段０及び１は、共に入力にかかわらず桁上げ出
力を発生する。後者の場合、ゲート22が応答し、信号を
ゲート24に与える。前者の場合、信号G1がゲート24に直
接与えられる。このいずれかが存在するとき、ゲート24
が応答してインバータ25にトランジスタ26をオンさせて
導体７を放電させる。
段０に入る桁上げは、導体６のみから得られ、インバ
ータ16を介してその段に供給される。段０が桁上げ伝搬
信号P0を発生するならば、段１に入る桁上げは、導体６
から得られる。
ータ16を介してその段に供給される。段０が桁上げ伝搬
信号P0を発生するならば、段１に入る桁上げは、導体６
から得られる。
第２図は、第１図に示された一対の段の加算器の構成
をダイナミックMOS論理回路を用いて詳細に示してい
る。第１図の参照記号が第２図においてもできるだけ多
く用いられている。第１図と対応する第２図の素子には
同じ参照記号が用いられている。第１図において段の数
が左から右へ増加し、桁上げが同じ方向に伝搬するが、
第２図において段の数が右から左へ増加し、桁上げ伝搬
が右から左へ生じていることに注目されたい。第１図と
第２図との別の相違点は、第２図において、各加算段が
２つの部分になっていて、段ｎがトランジスタ39から43
まで及び伝達ゲート30、31からなっている。伝達ゲート
はＮ−チャンネルMOSFET及びＰ−チャンネルMOSFETから
成っていて、これらのFETはゲートに加わる適当な信号
と並列になっていて互いにオンオフされる。そのような
ゲートは論理信号レベルを実質的に減衰しないという利
点がある。
をダイナミックMOS論理回路を用いて詳細に示してい
る。第１図の参照記号が第２図においてもできるだけ多
く用いられている。第１図と対応する第２図の素子には
同じ参照記号が用いられている。第１図において段の数
が左から右へ増加し、桁上げが同じ方向に伝搬するが、
第２図において段の数が右から左へ増加し、桁上げ伝搬
が右から左へ生じていることに注目されたい。第１図と
第２図との別の相違点は、第２図において、各加算段が
２つの部分になっていて、段ｎがトランジスタ39から43
まで及び伝達ゲート30、31からなっている。伝達ゲート
はＮ−チャンネルMOSFET及びＰ−チャンネルMOSFETから
成っていて、これらのFETはゲートに加わる適当な信号
と並列になっていて互いにオンオフされる。そのような
ゲートは論理信号レベルを実質的に減衰しないという利
点がある。
加算器の段ｎを考慮すれば、関連するインバータと共
にトランジスタ39から43までは、反転入力デジット
ｎ、ｎに応答する半加算器として働き、桁上げ伝搬
信号Pn及び桁上げ生成信号Gnを発生する。信号Pnは、ゲ
ート31の場合インバータを介して、伝達ゲート30、31の
入力に与えられ、これらのゲートは、導体６上の信号を
反転することにより、桁上げ信号Cn-1によって制御され
る。伝達ゲート30、31の出力によって段ｎの和信号Dnが
形成される。段ｎ＋１は段ｎと同様な構成になってお
り、桁上げ伝搬信号Pn+1及び桁上げ生成信号Gn+1を発生
する。第１図のように、桁上げ伝搬信号Pn、Pn+1は、NA
NDゲート19の出力を反転するインバータ20と結合してト
ランジスタ８を制御する。桁上げ生成信号Gn、Gn+1は、
第１図とわずかに異なる論理システムによって一緒にさ
れる。というのは、インバータ23、25を省略したため
に、第１図のNORゲート24がNANDゲート24Aと交換される
からである。桁上げ生成信号Gn+1が反転されてからゲー
ト24Aに与えられる。段ｎ＋１に桁上げ信号Cnを発生さ
せるにはトランジスタ34、35、36が必要とされる。段ｎ
の桁上げ信号Cn-1との論理的組合わせは、トランジスタ
36と直列に接続されているトランジスタ35によって与え
られる。信号Cnの別の発生源は、段ｎからの桁上げ生成
信号Gnであって、トランジスタ34によって与えられる。
このトランジスタ34は、トランジスタ35及び36の直列接
続と並列に接続されている。
にトランジスタ39から43までは、反転入力デジット
ｎ、ｎに応答する半加算器として働き、桁上げ伝搬
信号Pn及び桁上げ生成信号Gnを発生する。信号Pnは、ゲ
ート31の場合インバータを介して、伝達ゲート30、31の
入力に与えられ、これらのゲートは、導体６上の信号を
反転することにより、桁上げ信号Cn-1によって制御され
る。伝達ゲート30、31の出力によって段ｎの和信号Dnが
形成される。段ｎ＋１は段ｎと同様な構成になってお
り、桁上げ伝搬信号Pn+1及び桁上げ生成信号Gn+1を発生
する。第１図のように、桁上げ伝搬信号Pn、Pn+1は、NA
NDゲート19の出力を反転するインバータ20と結合してト
ランジスタ８を制御する。桁上げ生成信号Gn、Gn+1は、
第１図とわずかに異なる論理システムによって一緒にさ
れる。というのは、インバータ23、25を省略したため
に、第１図のNORゲート24がNANDゲート24Aと交換される
からである。桁上げ生成信号Gn+1が反転されてからゲー
ト24Aに与えられる。段ｎ＋１に桁上げ信号Cnを発生さ
せるにはトランジスタ34、35、36が必要とされる。段ｎ
の桁上げ信号Cn-1との論理的組合わせは、トランジスタ
36と直列に接続されているトランジスタ35によって与え
られる。信号Cnの別の発生源は、段ｎからの桁上げ生成
信号Gnであって、トランジスタ34によって与えられる。
このトランジスタ34は、トランジスタ35及び36の直列接
続と並列に接続されている。
プリチャージクロック信号φＰは、第１図と同様に第
２図において使用されていて、加算段の論理回路が機能
するようになっている。評価クロックφＥが第２図にお
いて使用されていて、関連する回路のトランジスタに与
えられる論理組合せ信号に応答してプリチャージクロッ
クによってプリチャージされた導体を選択的に放電す
る。プリチャージクロックφＰ及び評価クロックφ
Ｅは、交互にそれぞれの接続部に与えられる。
２図において使用されていて、加算段の論理回路が機能
するようになっている。評価クロックφＥが第２図にお
いて使用されていて、関連する回路のトランジスタに与
えられる論理組合せ信号に応答してプリチャージクロッ
クによってプリチャージされた導体を選択的に放電す
る。プリチャージクロックφＰ及び評価クロックφ
Ｅは、交互にそれぞれの接続部に与えられる。
第１図及び第２図を参照して上記に記載された回路を
考慮することによって、桁上げ連鎖が加算器の２段ごと
に単一の直列接続トランジスタを有しているので、桁上
げ連鎖についての桁上げ信号の伝搬遅延は、加算器の各
段がトランジスタである従来の桁上げ連鎖の約半分であ
るということが明らかである。それ故、本発明は、桁上
げ伝搬及び生成回路をわずかに複雑することによつて、
並列加算器の動作速度を相当増加させるものです。
考慮することによって、桁上げ連鎖が加算器の２段ごと
に単一の直列接続トランジスタを有しているので、桁上
げ連鎖についての桁上げ信号の伝搬遅延は、加算器の各
段がトランジスタである従来の桁上げ連鎖の約半分であ
るということが明らかである。それ故、本発明は、桁上
げ伝搬及び生成回路をわずかに複雑することによつて、
並列加算器の動作速度を相当増加させるものです。
２つの段以上からの桁上げ伝搬信号及び桁上げ生成信
号は論理的に結合されるが、そのための論理回路は上記
したものよりも相当複雑になる。直列のトランジスタ数
を減少することによって桁上げ連鎖について伝搬時間を
減少させても、その減少は、もっと複雑な論理回路のト
ランジスタ用の制御信号の発生に伴う特別な遅れによっ
て、ある程度相殺されてしまう。
号は論理的に結合されるが、そのための論理回路は上記
したものよりも相当複雑になる。直列のトランジスタ数
を減少することによって桁上げ連鎖について伝搬時間を
減少させても、その減少は、もっと複雑な論理回路のト
ランジスタ用の制御信号の発生に伴う特別な遅れによっ
て、ある程度相殺されてしまう。
ダイナミックMOS論理回路を用いた実施例について本
発明を記載しているが、このMOSトランジスタの一部又
は全てを接合形FET又はバイポーラトランジスタによっ
て置き換えることができる。バイポーラトランジスタは
MOSトランジスタとは異なる特性を有しているので、上
記説明の回路においてMOSトランジスタの代わりにバイ
ポーラトランジスタを使用すると、ある用途においては
回路の性能が向上する場合もある。さらに、トランジス
タの一部をバイポーラトランジスタにするならば、回路
を構成するのに必要なチップ領域を減少することができ
る。
発明を記載しているが、このMOSトランジスタの一部又
は全てを接合形FET又はバイポーラトランジスタによっ
て置き換えることができる。バイポーラトランジスタは
MOSトランジスタとは異なる特性を有しているので、上
記説明の回路においてMOSトランジスタの代わりにバイ
ポーラトランジスタを使用すると、ある用途においては
回路の性能が向上する場合もある。さらに、トランジス
タの一部をバイポーラトランジスタにするならば、回路
を構成するのに必要なチップ領域を減少することができ
る。
第１図は本発明の実施例を示す図、 第２図は第１図の一部を詳細に詳細に示した図である。 30、31、32、33……伝達ゲート。
フロントページの続き (72)発明者 デリク ロスケル 英国 ノーザンツウエリンバラ イアチ エスター ビーチ クレセント 16 (56)参考文献 特開 昭59−123931（ＪＰ，Ａ) 特開 昭60−134932（ＪＰ，Ａ) 特開 昭49−96646（ＪＰ，Ａ) 特開 昭58−48142（ＪＰ，Ａ)
Claims (1)
- 【請求項１】並列バイナリィ加算器回路において、 桁上げ経路に結合され、各々が桁上げ伝搬信号を発生す
る第１の論理回路と桁上げ生成信号を発生する第２の論
理回路とを有する複数の加算器回路段と、 ２つのグループが同じ段を含まないようなグループであ
って２つの連続する段の各グループに対して、特定のグ
ループの段からの前記桁上げ伝搬信号及び桁上げ生成信
号を結合してグループ桁上げ伝搬信号及びグループ桁上
げ生成信号を発生する第３の論理回路とを備え、各グル
ープの段に対して前記桁上げ経路は、すぐ前のグループ
の段からグループ桁上げ出力信号を受信するグループ桁
上げ入力導体と、特定のグループからのグループ桁上げ
出力信号をすぐ後のグループに伝達するグループ桁上げ
出力導体とを有し、 更に、前記桁上げ伝搬信号及び桁上げ生成信号を発生す
る前にプリチャージクロック信号に応答して前記入力導
体を第１の基準電圧に接続する第１のトランジスタと、 前記特定のグループからのグループ桁上げ伝搬信号に応
答してグループ桁上げ出力導体をその特定のグループ用
のグループ桁上げ入力導体に接続する第２のトランジス
タと、 前記特定のグループからのグループ桁上げ生成信号に応
答してグループ桁上げ出力導体を第２の基準電圧に接続
する第３のトランジスタとを備えることを特徴とする加
算器回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB858531380A GB8531380D0 (en) | 1985-12-20 | 1985-12-20 | Multi-stage parallel binary adder |
| GB8531380 | 1985-12-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62241029A JPS62241029A (ja) | 1987-10-21 |
| JP2519227B2 true JP2519227B2 (ja) | 1996-07-31 |
Family
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Family Applications (1)
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| JP61303602A Expired - Lifetime JP2519227B2 (ja) | 1985-12-20 | 1986-12-19 | 桁上げ伝播速度を増加させるダイナミック論理回路を含むグル−プ段を有する並列リバイナリ加算回路 |
Country Status (3)
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| JP (1) | JP2519227B2 (ja) |
| GB (2) | GB8531380D0 (ja) |
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-
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