JP2563460B2 - ２進カウンタ - Google Patents
２進カウンタInfo
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- JP2563460B2 JP2563460B2 JP63081139A JP8113988A JP2563460B2 JP 2563460 B2 JP2563460 B2 JP 2563460B2 JP 63081139 A JP63081139 A JP 63081139A JP 8113988 A JP8113988 A JP 8113988A JP 2563460 B2 JP2563460 B2 JP 2563460B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/16—Circuits for carrying over pulses between successive decades
- H03K21/17—Circuits for carrying over pulses between successive decades with field effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
- H03K23/50—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits
- H03K23/52—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits using field-effect transistors
Landscapes
- Manipulation Of Pulses (AREA)
- Lubrication Of Internal Combustion Engines (AREA)
- Electrophonic Musical Instruments (AREA)
- Supplying Of Containers To The Packaging Station (AREA)
Description
【発明の詳細な説明】 （技術分野） 本発明は、２進カウンタに関し、特に複数のカウンタ
部（セクシヨン）に連結可能なマルチビツトのカウンタ
段（ステージ）を備え、CMOS技術により実現可能な高速
２進カウンタに関する。
部（セクシヨン）に連結可能なマルチビツトのカウンタ
段（ステージ）を備え、CMOS技術により実現可能な高速
２進カウンタに関する。
（背景技術） ２進リプルカウンタは周知である。この種のカウンタ
はCMOS技術により実現されてきたが、２進カウンタの各
段をキヤリイが波及していく（伝わつていく）構成であ
るのでその伝達にかなりの時間を必要とする問題があっ
た。このキヤリイ・リプル時間を減少するために、AND
またはNANDゲート構成のルツク・アヘツド回路が使用さ
れてきたが、この種のゲートはカウンタの段数が多くな
るにつれて大きな面積のダイを必要とし、ルツク・アヘ
ツド・ゲートの入力数が増大するという問題がある。さ
らに、ゲート数の増大に伴う遅延時間のためにこの種の
２進カウンタの計数速度が低下してしまう。
はCMOS技術により実現されてきたが、２進カウンタの各
段をキヤリイが波及していく（伝わつていく）構成であ
るのでその伝達にかなりの時間を必要とする問題があっ
た。このキヤリイ・リプル時間を減少するために、AND
またはNANDゲート構成のルツク・アヘツド回路が使用さ
れてきたが、この種のゲートはカウンタの段数が多くな
るにつれて大きな面積のダイを必要とし、ルツク・アヘ
ツド・ゲートの入力数が増大するという問題がある。さ
らに、ゲート数の増大に伴う遅延時間のためにこの種の
２進カウンタの計数速度が低下してしまう。
CMOSトランスミツシヨン・ゲート・ルツクアヘツドキ
ヤリイ回路は米国特許第3,943,378号（発明者R.R.Beutl
er）に示されるようにCMOS同期２進カウンタで用いられ
ており、それによればダイ面積はわずかで足りる。しか
し、これはリプル・キヤリイ付きのカウンタであつて、
そのキヤリイ送り構成により、計数用のトグルフリツプ
フロツプを備える前段を見る方式であり、２進カウンタ
の高速化とダイ面積の最小化との妥協である。
ヤリイ回路は米国特許第3,943,378号（発明者R.R.Beutl
er）に示されるようにCMOS同期２進カウンタで用いられ
ており、それによればダイ面積はわずかで足りる。しか
し、これはリプル・キヤリイ付きのカウンタであつて、
そのキヤリイ送り構成により、計数用のトグルフリツプ
フロツプを備える前段を見る方式であり、２進カウンタ
の高速化とダイ面積の最小化との妥協である。
米国特許第4,037,085号（発明者ミノリカワ・カズ
オ）に示す２進カウンタは、制御信号に従つて計数値を
高速に進めることができる。各カウンタ段はその現在の
状態を検出することにより、次段で何が起きるかを決定
する。しかし、連続計数動作の際には、キヤリイ信号が
段から段へと伝わるのでそのためにかなりの時間を要す
る。
オ）に示す２進カウンタは、制御信号に従つて計数値を
高速に進めることができる。各カウンタ段はその現在の
状態を検出することにより、次段で何が起きるかを決定
する。しかし、連続計数動作の際には、キヤリイ信号が
段から段へと伝わるのでそのためにかなりの時間を要す
る。
（発明の概要） 本発明によれば高速のCMOS2進カウンタ集積回路は複
数の４ビツトカウンタ部（カウンタセクシヨン）内に連
結可能なカウンタ部を備える。各４ビツトカウンタ部は
最下位の段のキヤリイ入力を順次加算して計数動作を実
行する。４ビツトカウンタ部内の各ビツト段はその段の
現在の状態を用いて次段で起きることを決める。キヤリ
イ・ルツク・アヘツド回路の代わりにキヤリイ・フオワ
ード発生器が使用され、このキヤリイ・フオワード発生
器は次の４ビツトカウンタ部に最悪で２入力ゲート伝送
遅れしかもたないキヤリイ・フオワード信号を与える。
数の４ビツトカウンタ部（カウンタセクシヨン）内に連
結可能なカウンタ部を備える。各４ビツトカウンタ部は
最下位の段のキヤリイ入力を順次加算して計数動作を実
行する。４ビツトカウンタ部内の各ビツト段はその段の
現在の状態を用いて次段で起きることを決める。キヤリ
イ・ルツク・アヘツド回路の代わりにキヤリイ・フオワ
ード発生器が使用され、このキヤリイ・フオワード発生
器は次の４ビツトカウンタ部に最悪で２入力ゲート伝送
遅れしかもたないキヤリイ・フオワード信号を与える。
本発明によれば順々に結合した複数のカウンタ段（カ
ウンタステージ）を備える２進カウンタが提供される。
各カウンタ段は、データ入力端子とカウンタ段出力端子
とを備え、カウンタ段出力端子からクロツク信号に応じ
てカウンタ段出力を出力し、計数イネーブル信号により
イネーブルされるＤタイプフリツプフロツプと、上記フ
リツプフロツプのカウンタ段出力に結合する第１入力端
子と前段からのキヤリイ信号に結合する第２入力端子
（ただし、初段の第２入力端子は計数イネーブル信号に
結合すること）とを備え、第１入力と第２入力との排他
的論理和をとるモジユロ２加算器と、キヤリイ信号に結
合する第１入力端子と（ただし、初段の第１入力端子は
計数イネーブル信号に結合すること）上記フリツプフロ
ツプのカウンタ段出力に結合する第２入力端子とを備
え、第２入力が真のとき第１入力を通す通過／阻止ゲー
ト（ただし、最終段は除く）とから構成される。各カウ
ンタ段出力はキヤリイ・フオワード発生器に結合され、
ここでキヤリイ・フオワード信号が発生し、この信号は
次の４ビツトカウンタ部に結合される。
ウンタステージ）を備える２進カウンタが提供される。
各カウンタ段は、データ入力端子とカウンタ段出力端子
とを備え、カウンタ段出力端子からクロツク信号に応じ
てカウンタ段出力を出力し、計数イネーブル信号により
イネーブルされるＤタイプフリツプフロツプと、上記フ
リツプフロツプのカウンタ段出力に結合する第１入力端
子と前段からのキヤリイ信号に結合する第２入力端子
（ただし、初段の第２入力端子は計数イネーブル信号に
結合すること）とを備え、第１入力と第２入力との排他
的論理和をとるモジユロ２加算器と、キヤリイ信号に結
合する第１入力端子と（ただし、初段の第１入力端子は
計数イネーブル信号に結合すること）上記フリツプフロ
ツプのカウンタ段出力に結合する第２入力端子とを備
え、第２入力が真のとき第１入力を通す通過／阻止ゲー
ト（ただし、最終段は除く）とから構成される。各カウ
ンタ段出力はキヤリイ・フオワード発生器に結合され、
ここでキヤリイ・フオワード信号が発生し、この信号は
次の４ビツトカウンタ部に結合される。
さらに本発明によれば複数の連結されたカウンタ部か
ら成る２進カウンタが提供される。これら複数のカウン
タ部は２進カウンタの第１カウンタ部の初段へ与えられ
る計数イネーブル信号によつて定められる最下位のキヤ
リイ信号を順次加算することにより計数動作を行う。対
をなすカウンタ部間には後続のカウンタ部に送るキヤリ
イ・フオワード発生手段が設けられる。そして、各カウ
ンタ段は、データ入力端子とカウンタ段出力端子とを備
え、カウンタ段出力からクロツク信号に応じてカウンタ
段出力を出力し、計数イネーブル信号によりイネーブル
されるＤタイプフリツプフロツプ、フリツプフロツプの
カウンタ段出力に結合する第１入力端子と前段からのキ
ヤリイ信号に結合する第２入力端子（ただし、第１カウ
ンタ部の初段の第２入力端子は計数イネーブル信号に結
合し、第２カウンタ部以降の初段の第２入力端子は直前
のカウンタ部からのキヤリイ・フオワード信号に結合す
ること）とを備え、第１入力と第２入力との排他的論理
和をとるモジユロ２加算器と、上記キヤリイ信号に結合
する第１入力端子（ただし、初段の第１入力端子は計数
イネーブル信号に結合すること）とフリツプフロツプの
カウンタ段出力に結合する第２入力端子とを備え、第２
入力が真のとき第１入力を通す通過／阻止ゲート（ただ
し、各カウンタ部の最終段は除く）とから構成される。
各カウンタ部にある各キヤリイ・フオワード信号発生手
段は対応するカウンタ部内部の各カウンタ段出力に結合
する入力信号端子とともに第１カウンタ部の初段のカウ
ンタ段出力に結合する入力信号とを備える。
ら成る２進カウンタが提供される。これら複数のカウン
タ部は２進カウンタの第１カウンタ部の初段へ与えられ
る計数イネーブル信号によつて定められる最下位のキヤ
リイ信号を順次加算することにより計数動作を行う。対
をなすカウンタ部間には後続のカウンタ部に送るキヤリ
イ・フオワード発生手段が設けられる。そして、各カウ
ンタ段は、データ入力端子とカウンタ段出力端子とを備
え、カウンタ段出力からクロツク信号に応じてカウンタ
段出力を出力し、計数イネーブル信号によりイネーブル
されるＤタイプフリツプフロツプ、フリツプフロツプの
カウンタ段出力に結合する第１入力端子と前段からのキ
ヤリイ信号に結合する第２入力端子（ただし、第１カウ
ンタ部の初段の第２入力端子は計数イネーブル信号に結
合し、第２カウンタ部以降の初段の第２入力端子は直前
のカウンタ部からのキヤリイ・フオワード信号に結合す
ること）とを備え、第１入力と第２入力との排他的論理
和をとるモジユロ２加算器と、上記キヤリイ信号に結合
する第１入力端子（ただし、初段の第１入力端子は計数
イネーブル信号に結合すること）とフリツプフロツプの
カウンタ段出力に結合する第２入力端子とを備え、第２
入力が真のとき第１入力を通す通過／阻止ゲート（ただ
し、各カウンタ部の最終段は除く）とから構成される。
各カウンタ部にある各キヤリイ・フオワード信号発生手
段は対応するカウンタ部内部の各カウンタ段出力に結合
する入力信号端子とともに第１カウンタ部の初段のカウ
ンタ段出力に結合する入力信号とを備える。
（実施例） 第１図に1.2μｍ設計の相補形金属酸化半導体（CMO
S）に形成した高速２進カウンタの４ビツトカウンタ部
の機能ブロツク図を示す。この４ビツトカウンタ部は順
々に結合した４段から成り、200MNzより高速のクロツク
速度で動作する。各カウンタ段はＤタイプフリツプフロ
ツプ12、14、16、18とＤタイプフリツプフロツプに結合
したモジユロ２加算器20、22、24、26を有する。さら
に、最初の３段には通過／阻止（P/K）ゲート28、30、3
2が設けられる。ただし、４ビツトカウンタ部にキヤリ
イ・フオワード発生器34の論理回路があるため、第４段
（最終段）には設けられない。キヤリイ・フオワード発
生器34はキヤリイ・フオワード信号（CFi）を発生し、
カウンタ部を連結した際、この信号は次のカウンタ部に
送られる。各P/Kゲート28〜32はＤタイプフリツプフロ
ツプ12〜18の出力と、前段のP/Kゲートの出力（勿論初
段は例外で、第１カウンタ部の初段のP/KゲートはCFiの
代わりに計数イネーブル（CE）信号に結合する）とに結
合する。各カウンタ段の出力A0、A1、A2及びA3は２進カ
ウンタ部10の計数値を表わす。第１のカウンタ部10には
２つの入力信号として計数イネーブル（CE）とクロツク
（CLK）が含まれる。後続のカウンタ部には入力信号と
してキヤリイ・フオワード信号が与えられる。計数イネ
ーブル信号は“0"状態のときカウンタン部10をリセツト
し、“1"状態のときクロツク（CLK）信号の立上りのエ
ツジ毎の計数動作を可能にする。CEが論理“1"である限
り、計数は続行する。１以上の連結したカウンタ部で２
進カウンタを構成した場合（第４図参照）、最下位段に
はCEとCFiの両方の入力線にCE信号が入力される。後続
の２進カウンタ部にはCEとCFi信号が各々の入力線に与
えられる。
S）に形成した高速２進カウンタの４ビツトカウンタ部
の機能ブロツク図を示す。この４ビツトカウンタ部は順
々に結合した４段から成り、200MNzより高速のクロツク
速度で動作する。各カウンタ段はＤタイプフリツプフロ
ツプ12、14、16、18とＤタイプフリツプフロツプに結合
したモジユロ２加算器20、22、24、26を有する。さら
に、最初の３段には通過／阻止（P/K）ゲート28、30、3
2が設けられる。ただし、４ビツトカウンタ部にキヤリ
イ・フオワード発生器34の論理回路があるため、第４段
（最終段）には設けられない。キヤリイ・フオワード発
生器34はキヤリイ・フオワード信号（CFi）を発生し、
カウンタ部を連結した際、この信号は次のカウンタ部に
送られる。各P/Kゲート28〜32はＤタイプフリツプフロ
ツプ12〜18の出力と、前段のP/Kゲートの出力（勿論初
段は例外で、第１カウンタ部の初段のP/KゲートはCFiの
代わりに計数イネーブル（CE）信号に結合する）とに結
合する。各カウンタ段の出力A0、A1、A2及びA3は２進カ
ウンタ部10の計数値を表わす。第１のカウンタ部10には
２つの入力信号として計数イネーブル（CE）とクロツク
（CLK）が含まれる。後続のカウンタ部には入力信号と
してキヤリイ・フオワード信号が与えられる。計数イネ
ーブル信号は“0"状態のときカウンタン部10をリセツト
し、“1"状態のときクロツク（CLK）信号の立上りのエ
ツジ毎の計数動作を可能にする。CEが論理“1"である限
り、計数は続行する。１以上の連結したカウンタ部で２
進カウンタを構成した場合（第４図参照）、最下位段に
はCEとCFiの両方の入力線にCE信号が入力される。後続
の２進カウンタ部にはCEとCFi信号が各々の入力線に与
えられる。
第１図と表１において、４ビツト２進カウンタ部10は
最下位のキヤリイビツト入力を順次加算することにより
計数動作を実行する。前段の状態を見ることで次段の動
作を決めるのではなく、各段の現在の状態を用いること
で次段で起きることを決めており、これによりキヤリイ
の伝送時間を節約している。当初、CE、CLK及び各カウ
ンタ段出力A0〜A3の出力レベルは低、すなわち論理“0"
である。CLKが低の状態でCEが高状態、すなわち論理
“1"に立ち上ると、モジユロ２加算器20からS0出力が出
力され、Ｄタイプフリツプフロツプ12の入力は論理“1"
になる。この時点ではいずれのP/Kゲート28、30、32も
Ｋ（阻止）状態（論理“0"の出力で定められる状態）に
ある。CLKが論理“1"に変化すると、出力S0（論理
“1"）がＤタイプフリツプフロツプ12のA0出力に移る。
他のカウンタ段出力A1、A2、A3は対応するモジュロ２加
算器の出力S1、S2、S3が“0"だつたので論理“0"であ
る。これにより第１カウントが計数されたことになる
（A0＝１、A1＝０、A2＝０、A3＝０）。
最下位のキヤリイビツト入力を順次加算することにより
計数動作を実行する。前段の状態を見ることで次段の動
作を決めるのではなく、各段の現在の状態を用いること
で次段で起きることを決めており、これによりキヤリイ
の伝送時間を節約している。当初、CE、CLK及び各カウ
ンタ段出力A0〜A3の出力レベルは低、すなわち論理“0"
である。CLKが低の状態でCEが高状態、すなわち論理
“1"に立ち上ると、モジユロ２加算器20からS0出力が出
力され、Ｄタイプフリツプフロツプ12の入力は論理“1"
になる。この時点ではいずれのP/Kゲート28、30、32も
Ｋ（阻止）状態（論理“0"の出力で定められる状態）に
ある。CLKが論理“1"に変化すると、出力S0（論理
“1"）がＤタイプフリツプフロツプ12のA0出力に移る。
他のカウンタ段出力A1、A2、A3は対応するモジュロ２加
算器の出力S1、S2、S3が“0"だつたので論理“0"であ
る。これにより第１カウントが計数されたことになる
（A0＝１、A1＝０、A2＝０、A3＝０）。
A0＝１、CE＝１となつたのでモジユロ２加算器20は論
理“0"になる。同様にA0＝１のとき、P/Kゲート28は
「通過」状態に切り換わり、これによりCE＝１がモジユ
ロ２加算器22の入力に送られる。２番目のクロツクパル
スが発生すると（論理“1"になると）、カウンタ段出力
A0とA1はA0＝０、A1＝１に切り換わり、２回目の２進計
数が行われたことになる（A0＝０、A1＝１、A2＝０、A3
＝０）。この計数動作は表Ｉに示すようにすべてのカウ
ンタ段出力A0〜A3が論理“1"状態になるまで続けられ、
A0〜A3がすべて“1"になつとたきキヤリイ・フオワード
発生器34からCFi信号が出力され、（第４図に示すよう
に）次の４ビツトカウンタ部の入力に与えられる。この
ため、次のクロツクパルスでカウンタ出力A0、A1、A2、
A3は論理“0"状態に切り換わり、次の４ビツトカウンタ
部の最下位ビツトは論理“1"にセツトされる。S0〜S3信
号出力の現在の状態についての状態方程式を表１の下に
示してある。
理“0"になる。同様にA0＝１のとき、P/Kゲート28は
「通過」状態に切り換わり、これによりCE＝１がモジユ
ロ２加算器22の入力に送られる。２番目のクロツクパル
スが発生すると（論理“1"になると）、カウンタ段出力
A0とA1はA0＝０、A1＝１に切り換わり、２回目の２進計
数が行われたことになる（A0＝０、A1＝１、A2＝０、A3
＝０）。この計数動作は表Ｉに示すようにすべてのカウ
ンタ段出力A0〜A3が論理“1"状態になるまで続けられ、
A0〜A3がすべて“1"になつとたきキヤリイ・フオワード
発生器34からCFi信号が出力され、（第４図に示すよう
に）次の４ビツトカウンタ部の入力に与えられる。この
ため、次のクロツクパルスでカウンタ出力A0、A1、A2、
A3は論理“0"状態に切り換わり、次の４ビツトカウンタ
部の最下位ビツトは論理“1"にセツトされる。S0〜S3信
号出力の現在の状態についての状態方程式を表１の下に
示してある。
第２図に上記４ビツト２進カウンタの１つの段（例え
ば段11）の詳細を示す。各カウンタ段11の記憶素子は、
計数イネーブル（CE）信号をNR入力に接続し、CLK信号
をCL入力に接続したＤタイプフリツプフロツプ12〜18で
構成される。各Ｄタイプフリツプフロツプ12〜18のDIN
入力はモジユロ２加算器（Ｍ−２サマー）20〜26の出力
S0〜S3に接続される。Ｄタイプフリツプフロツプ12〜18
の出力信号はモジユロ２加算器20〜26内のトランスミ
ツシヨンゲート53に接続されるとともに、P/Kゲート28
〜30内のＰチヤンネルトランジスタ60とＮチヤンネルト
ランジスタ64の制御ゲートに接続される。２進カウンタ
のビツト出力を表わすＤタイプフリツプフロツプのＱ出
力はトランスミツシヨンゲート55とＴチヤンネルMOSト
ランジスタ62の制御ゲートに接続される。Ｎチヤンネル
トランジスタ62とＰチヤンネルトランジスタ60は並列接
続されてCMOSトランスミツシヨンゲート63を構成し、こ
のゲートにＮチヤンネルトランジスタ64が結合すること
により、基本的にANDゲートとして働くP/Kゲート28〜30
を構成している。P/Kゲート28〜30は第１入力の信号の
状態に従つて第２入力の信号を通すか阻止（禁止）す
る。モジユロ２加算器20〜26はCFi信号（あるいは２進
カウンタにおける段の位置に依存して（P/K）ｉ信号ま
たはCE信号）を受け、この信号はトランスミツシヨンゲ
ート53と55に接続される。すなわち、CFi信号はＮチヤ
ンネルトランジスタ50の制御ゲートとＰチャンネルトラ
ンジスタ56の制御ゲートに接続されるとともに、インバ
ータ58に接続されて反転され、反転信号ＣｉはＰチヤ
ンネルトランジスタ52とＮチヤンネルトランジスタ54の
制御ゲートに接続される。
ば段11）の詳細を示す。各カウンタ段11の記憶素子は、
計数イネーブル（CE）信号をNR入力に接続し、CLK信号
をCL入力に接続したＤタイプフリツプフロツプ12〜18で
構成される。各Ｄタイプフリツプフロツプ12〜18のDIN
入力はモジユロ２加算器（Ｍ−２サマー）20〜26の出力
S0〜S3に接続される。Ｄタイプフリツプフロツプ12〜18
の出力信号はモジユロ２加算器20〜26内のトランスミ
ツシヨンゲート53に接続されるとともに、P/Kゲート28
〜30内のＰチヤンネルトランジスタ60とＮチヤンネルト
ランジスタ64の制御ゲートに接続される。２進カウンタ
のビツト出力を表わすＤタイプフリツプフロツプのＱ出
力はトランスミツシヨンゲート55とＴチヤンネルMOSト
ランジスタ62の制御ゲートに接続される。Ｎチヤンネル
トランジスタ62とＰチヤンネルトランジスタ60は並列接
続されてCMOSトランスミツシヨンゲート63を構成し、こ
のゲートにＮチヤンネルトランジスタ64が結合すること
により、基本的にANDゲートとして働くP/Kゲート28〜30
を構成している。P/Kゲート28〜30は第１入力の信号の
状態に従つて第２入力の信号を通すか阻止（禁止）す
る。モジユロ２加算器20〜26はCFi信号（あるいは２進
カウンタにおける段の位置に依存して（P/K）ｉ信号ま
たはCE信号）を受け、この信号はトランスミツシヨンゲ
ート53と55に接続される。すなわち、CFi信号はＮチヤ
ンネルトランジスタ50の制御ゲートとＰチャンネルトラ
ンジスタ56の制御ゲートに接続されるとともに、インバ
ータ58に接続されて反転され、反転信号ＣｉはＰチヤ
ンネルトランジスタ52とＮチヤンネルトランジスタ54の
制御ゲートに接続される。
第３図に示すように２進カウンタ部10内で用いられる
CMOSのＤタイプフリツプフロツプ12〜18はCMOSトランス
ミツシヨンゲート73、75、87、91を有する。この種の論
理回路は当業者には既知である。ANDゲート78は同期リ
セツトの能力をもたせるためである。インバータ82はカ
ウンタ部10の各フリツプフロツプ12〜18内でCLK信号を
受け、クロツクのバツフア／ドライバとして働く。イン
バータ94と96はＤタイプフリツプフロツプのＱ出力と
出力信号の中間ドライブ能力を与えるためのものであ
る。Ｄタイプフリツプフロツプを使用しているので（例
えばトグルフリツプフロツプのようなフリツプフロツプ
ではなく）、データをあらかじめ記憶しておいてクロツ
ク信号の到来に待機することができ、したがつてフリツ
プフロツプ自身のもつ遅延時間による計数速度の低下を
考慮する必要はない。
CMOSのＤタイプフリツプフロツプ12〜18はCMOSトランス
ミツシヨンゲート73、75、87、91を有する。この種の論
理回路は当業者には既知である。ANDゲート78は同期リ
セツトの能力をもたせるためである。インバータ82はカ
ウンタ部10の各フリツプフロツプ12〜18内でCLK信号を
受け、クロツクのバツフア／ドライバとして働く。イン
バータ94と96はＤタイプフリツプフロツプのＱ出力と
出力信号の中間ドライブ能力を与えるためのものであ
る。Ｄタイプフリツプフロツプを使用しているので（例
えばトグルフリツプフロツプのようなフリツプフロツプ
ではなく）、データをあらかじめ記憶しておいてクロツ
ク信号の到来に待機することができ、したがつてフリツ
プフロツプ自身のもつ遅延時間による計数速度の低下を
考慮する必要はない。
第４図は３つの２進カウンタを連結した例を示したも
ので、この場合、出力A0〜A11をもつ12段の２進カウン
タが得られる。各カウンタ部101、102、103にはCE信号
とともにCLK信号が入力される。上述したように、最下
位のカウンタ部101ではCE信号がCE入力線とCFi入力線の
両方に与えられるが、後続のカウンタ部では直前のカウ
ンタ部からのCFi信号がCFi入力線に与えられる。各カウ
ンタ部間にあるのはキヤリイ・フオワード発生器341、3
42、343であり、各キヤリイ・フオワード発生器は２進
カウンタ高速性を保つため、計数動作においてわずかに
１ゲート分の遅延しか発生しない。
ので、この場合、出力A0〜A11をもつ12段の２進カウン
タが得られる。各カウンタ部101、102、103にはCE信号
とともにCLK信号が入力される。上述したように、最下
位のカウンタ部101ではCE信号がCE入力線とCFi入力線の
両方に与えられるが、後続のカウンタ部では直前のカウ
ンタ部からのCFi信号がCFi入力線に与えられる。各カウ
ンタ部間にあるのはキヤリイ・フオワード発生器341、3
42、343であり、各キヤリイ・フオワード発生器は２進
カウンタ高速性を保つため、計数動作においてわずかに
１ゲート分の遅延しか発生しない。
第１図は本発明に従う高速４ビツト２進カウンタの機能
ブロツク図、 第２図は４ビツト２進カウンタの１段分の回路図、 第３図は２進カウンタの各段に設けられるデイレイフリ
ツプフロツプの回路図、 第４図は３つの連結された４ビツト２進カウンタ部の機
能ブロツク図であり、第１カウンタ部と第２カウンタ部
との間及び第２カウンタと第３カウンタ部との間にキヤ
リイ・フオワード論理回路を配置したものである。 10:4ビツトカウンタ部、12〜18:Dタイプフリツプフロツ
プ、20〜26:モジユロ２加算器、28〜32:P/Kゲート、34:
キヤリイ・フオワード発生器。
ブロツク図、 第２図は４ビツト２進カウンタの１段分の回路図、 第３図は２進カウンタの各段に設けられるデイレイフリ
ツプフロツプの回路図、 第４図は３つの連結された４ビツト２進カウンタ部の機
能ブロツク図であり、第１カウンタ部と第２カウンタ部
との間及び第２カウンタと第３カウンタ部との間にキヤ
リイ・フオワード論理回路を配置したものである。 10:4ビツトカウンタ部、12〜18:Dタイプフリツプフロツ
プ、20〜26:モジユロ２加算器、28〜32:P/Kゲート、34:
キヤリイ・フオワード発生器。
フロントページの続き (56)参考文献 特開 昭60−10922（ＪＰ，Ａ) 特開 昭59−221031（ＪＰ，Ａ) 特開 昭62−151023（ＪＰ，Ａ) 特開 昭52−27348（ＪＰ，Ａ) 特開 昭60−84015（ＪＰ，Ａ) 特開 昭61−24330（ＪＰ，Ａ) 米国特許3943378（ＵＳ，Ａ) 米国特許4037085（ＵＳ，Ａ)
Claims (14)
- 【請求項１】順次接続される複数のカウンタ段を有する
２進カウンタであって、前記カウンタ段の各々が、 データ入力及び出力を有し、クロック信号に応答してカ
ウンタ段出力を供給し、計数イネーブル信号によりイネ
ーブルされるフリップフロップ手段と、 前記カウンタ段において前記フリッププロップ手段出力
及びデータ入力に夫々結合される第１入力及び出力、及
び前段からのキャリィ信号に結合される第２入力（ただ
し、初段の第２入力は前記計数イネーブル信号に結合さ
れる）を有し、前記第１入力及び前記第２入力に対し排
他的論理和作用を行うモジュロ２加算手段と、 前段のゲート手段出力からの前記キャリィ信号に結合さ
れる第１入力（ただし、初段の第１入力は前記計数イネ
ーブル信号に結合される）、及び前記カウンタ段の前記
フリップフロップ手段出力に結合される第２入力を有
し、前記第２入力が真のとき前記第１入力を通過させる
ゲート手段（ただし、最終段は除く）であって、次に続
くカウンタ段の前記モジュロ２加算手段の第２入力に出
力を供給するゲート手段と、 から構成され、前記複数のカウンタ段のフリップフロッ
プ手段の出力が２進計数出力として供給される２進カウ
ンタ。 - 【請求項２】請求項１記載のカウンタにおいて、前記フ
リップフロップ手段がＤタイプフリップフロップである
２進カウンタ。 - 【請求項３】請求項１記載のカウンタにおいて、前記計
数イネールブル信号が前記フリップフロップ手段に対し
てクリア作用を行う２進カウンタ。 - 【請求項４】請求項１記載のカウンタにおいて、前記フ
リップフロップ手段、モジュロ２加算手段及びゲート手
段がCMOS集積回路上に集積される２進カウンタ。 - 【請求項５】請求項１記載のカウンタにおいて、前記２
進カウンタが前記各カウンタ段の出力に結合されキャリ
ィ・フォワード信号を発生するキャリィ・フォワード信
号発生手段と備える２進カウンタ。 - 【請求項６】請求項５記載のカウンタにおいて、前記キ
ャリィ・フォワード信号発生手段が、その出力部に２入
力ゲートを含み、該キャリィ・フォワード信号発生手段
における伝搬遅延はわずか２入力ゲート分である２進カ
ウンタ。 - 【請求項７】請求項５記載のカウンタにおいて、前記フ
リップフロップ手段、モジュロ２加算手段、ゲート手段
及び、キャリィ・フォワード信号発生手段がCMOS集積回
路上に集積される２進カウンタ。 - 【請求項８】複数の連結されたカウンタ部を有する２進
カウンタであって、 前記各カウンタ部は、複数のカウンタ段からなり、前記
２進カウンタの第１カウンタ部の初段に計数イネーブル
信号により与えられる最下位キャリィ信号を順次加算す
ることにより計数動作を実行し、 前記カウンタ部の各対間には後続のカウンタ部に対して
キャリィ・フォワード信号を発生するキャリィ・フォワ
ード信号発生手段が結合され、 前記カウンタ段の各々が、 （ａ）データ入力及び出力を有し、クロック信号に応答
してカウンタ段出力を供給し、計数イネーブル信号によ
りイネーブルされるフリップフロップ手段と、 （ｂ）前記カウンタ段において前記フリップフロップ手
段出力及びデータ入力に夫々結合される第１入力及び出
力、及び前段からのキャリィ信号に結合される第２入力
（ただし、第１カウンタ部の初段の第２入力は前記計数
イネーブル信号に結合され、第２カウンタ部及び後続の
カウンタ部の初段の第２入力は直前のカウンタ部からの
前記キャリィ・フォワード信号に結合される）を有し、
前記第１入力及び前記第２入力に対し排他的論理和作用
を行うモジュロ２加算手段と、 （ｃ）前段のゲート手段出力からの前記キャリィ信号に
結合される第１入力（ただし、前記カウンタの初段の第
１入力は前記計数イネーブル信号に結合される）、及び
前記カウンタ段の前記フリップフロップ手段出力に結合
される第２入力を有し、前記第２入力が真のとき前記第
１入力を通過させるゲート手段（ただし、各カウンタ部
の最終段は除く）であって、次に続くカウンタ段の前記
モジュロ２加算手段の第２入力に出力を供給するゲート
手段と、 から構成され、前記複数のカウンタ段のフリップフロッ
プ手段の出力が２進計数出力として供給される２進カウ
ンタ。 - 【請求項９】請求項８記載のカウンタにおいて、前記フ
リップフロップ手段がＤタイプフリップフロップである
２進カウンタ。 - 【請求項１０】請求項８記載のカウンタにおいて、前記
計数イネーブル信号が前記フリップフロップ手段に対し
てクリア作用を行う２進カウンタ。 - 【請求項１１】請求項８記載のカウンタにおいて、前記
キャリィ・フォワード信号発生手段が、その出力部に２
入力ゲートを含み、該キャリィ・フォワード信号発生手
段における伝搬遅延はわずか２入力ゲート分である２進
カウンタ。 - 【請求項１２】請求項８記載のカウンタにおいて、前記
各カウンタ部に設けられた各キャリィ・フォワード信号
発生手段が、前記２進カウンタの第１カウンタ部の第１
カウンタ段出力に結合される入力信号を有する２進カウ
ンタ。 - 【請求項１３】請求項12記載のカウンタにおいて、前記
各カウンタ部に設けられる前記各キャリィ・フォワード
信号発生手段が、前記カウンタ部内部の各カウンタ段出
力からの入力信号をさらに有する２進カウンタ。 - 【請求項１４】請求項８記載のカウンタにおいて、前記
キャリィ・フォワード信号発生手段を含む前記連結され
たカウンタ部がCMOS集積回路上に集積される２進カウン
タ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/033,381 US4759043A (en) | 1987-04-02 | 1987-04-02 | CMOS binary counter |
| US33381 | 1987-04-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63262918A JPS63262918A (ja) | 1988-10-31 |
| JP2563460B2 true JP2563460B2 (ja) | 1996-12-11 |
Family
ID=21870100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63081139A Expired - Lifetime JP2563460B2 (ja) | 1987-04-02 | 1988-04-01 | ２進カウンタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4759043A (ja) |
| JP (1) | JP2563460B2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4982414A (en) * | 1987-12-21 | 1991-01-01 | Ricoh Company, Ltd. | Abbreviated incrementer circuit |
| US4856035A (en) * | 1988-05-26 | 1989-08-08 | Raytheon Company | CMOS binary up/down counter |
| JPH02206222A (ja) * | 1989-02-03 | 1990-08-16 | Mitsubishi Electric Corp | カウンタ |
| US4979193A (en) * | 1989-04-26 | 1990-12-18 | Advanced Micro Devices, Inc. | Method and apparatus for testing a binary counter |
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| KR0135488B1 (ko) * | 1994-05-26 | 1998-06-15 | 김광호 | 동기카운터 및 그 캐리전파방법 |
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| US7109765B1 (en) | 1998-11-03 | 2006-09-19 | Altera Corporation | Programmable phase shift circuitry |
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| US6889335B2 (en) * | 2001-04-07 | 2005-05-03 | Hewlett-Packard Development Company, L.P. | Memory controller receiver circuitry with tri-state noise immunity |
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Citations (2)
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| JPS6010922A (ja) * | 1983-06-30 | 1985-01-21 | Nec Corp | バイナリ−カウンタ |
| US4611337A (en) * | 1983-08-29 | 1986-09-09 | General Electric Company | Minimal logic synchronous up/down counter implementations for CMOS |
| JP2702111B2 (ja) * | 1985-12-25 | 1998-01-21 | 日本電気株式会社 | 多段分周バイナリ・カウンタ |
-
1987
- 1987-04-02 US US07/033,381 patent/US4759043A/en not_active Expired - Fee Related
-
1988
- 1988-04-01 JP JP63081139A patent/JP2563460B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US3943378A (en) | 1974-08-01 | 1976-03-09 | Motorola, Inc. | CMOS synchronous binary counter |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPS63262918A (ja) | 1988-10-31 |
| US4759043A (en) | 1988-07-19 |
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