JPH0233174B2 - - Google Patents
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- Publication number
- JPH0233174B2 JPH0233174B2 JP58068511A JP6851183A JPH0233174B2 JP H0233174 B2 JPH0233174 B2 JP H0233174B2 JP 58068511 A JP58068511 A JP 58068511A JP 6851183 A JP6851183 A JP 6851183A JP H0233174 B2 JPH0233174 B2 JP H0233174B2
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- JP
- Japan
- Prior art keywords
- carry
- circuit
- digit
- transfer gate
- node
- Prior art date
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- Expired - Lifetime
Links
- 230000000295 complement effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000002457 bidirectional effect Effects 0.000 description 2
- 230000000644 propagated effect Effects 0.000 description 2
- 239000000969 carrier Substances 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- 239000004065 semiconductor Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Mathematical Optimization (AREA)
- General Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
〔技術分野〕
本発明は一般にデイジタル論理回路、特に複雑
なデータ入力の論理関数である出力を与えるため
に電界効果トランジスタ・トランスフア・ゲート
を用いたキヤリー・ルツク・アヘツド（桁上げ先
見）回路等の複雑な論理回路に関する。
なデータ入力の論理関数である出力を与えるため
に電界効果トランジスタ・トランスフア・ゲート
を用いたキヤリー・ルツク・アヘツド（桁上げ先
見）回路等の複雑な論理回路に関する。
キヤリー・ルツク・アヘツド論理回路のような
複雑な論理回路は従来技術において周知であり、
種々の技術を用いて実現されている。しかしブー
ル代数式に基づいて複雑な論理回路を実現する単
刀直入な技術は良く知られているが、それらの規
則を単純に応用して複雑な論理回路を実現するに
は、多数の論理素子が必要であり、従つて回路実
装体中にスペースを取り且つ電力を消費し、しば
しばその程度は単に給電及び診断能力を付与する
ために付加的な回路が必要とされる程である。ま
た時々バツク・サーキツト（back circuit）を阻
止するための特殊な準備が必要である。
複雑な論理回路は従来技術において周知であり、
種々の技術を用いて実現されている。しかしブー
ル代数式に基づいて複雑な論理回路を実現する単
刀直入な技術は良く知られているが、それらの規
則を単純に応用して複雑な論理回路を実現するに
は、多数の論理素子が必要であり、従つて回路実
装体中にスペースを取り且つ電力を消費し、しば
しばその程度は単に給電及び診断能力を付与する
ために付加的な回路が必要とされる程である。ま
た時々バツク・サーキツト（back circuit）を阻
止するための特殊な準備が必要である。
トランスフア・ゲートも周知のものである。ト
ランスフア・ゲートはゲート・パルスによつてオ
ン又はオフにスイツチしサイクル・タイムに関し
て意味のある期間の間その条件を保持する特性を
持つ。トランスフア・ゲートは論理回路を構成す
る時に単純且つ容易に使用できるが、かなり双方
向的であり複雑な回路においてはバツク・サーキ
ツトの問題がある。
ランスフア・ゲートはゲート・パルスによつてオ
ン又はオフにスイツチしサイクル・タイムに関し
て意味のある期間の間その条件を保持する特性を
持つ。トランスフア・ゲートは論理回路を構成す
る時に単純且つ容易に使用できるが、かなり双方
向的であり複雑な回路においてはバツク・サーキ
ツトの問題がある。
本発明の目的は最小限の数のトランスフア・ゲ
ートを用いた複雑な論理回路を提供する事であ
る。
ートを用いた複雑な論理回路を提供する事であ
る。
本発明の実施態様によれば、トランスフア・ゲ
ートの特別な特性を有利に用いバツク・サーキツ
トを避けながら、最小限の論理素子従つて最小限
の集積回路面積しか用いないキヤリー・ルツク・
アヘツド回路が提供される。
ートの特別な特性を有利に用いバツク・サーキツ
トを避けながら、最小限の論理素子従つて最小限
の集積回路面積しか用いないキヤリー・ルツク・
アヘツド回路が提供される。
本発明の論理回路は直列接続された第１のトラ
ンスフア・ゲートの組、及びその各トランスフ
ア・ゲートと対をなす第２のトランスフア・ゲー
トを有する。第２のトランスフア・ゲートは第１
のトランスフア・ゲートの出力ノードと接地ノー
ドとの間に接続される。この第１のトランスフ
ア・ゲートには、入力信号から生成された所定の
中間的な論理出力が加えられ、第２のトランスフ
ア・ゲートにはその否定が加えられる。
ンスフア・ゲートの組、及びその各トランスフ
ア・ゲートと対をなす第２のトランスフア・ゲー
トを有する。第２のトランスフア・ゲートは第１
のトランスフア・ゲートの出力ノードと接地ノー
ドとの間に接続される。この第１のトランスフ
ア・ゲートには、入力信号から生成された所定の
中間的な論理出力が加えられ、第２のトランスフ
ア・ゲートにはその否定が加えられる。
第１図は第２図の論理図を実現するためのキヤ
リー・ルツク・アヘツド回路を示している。２進
数ビツト位置０〜３に対応する入力A0、B0〜
A3、B3が各々AND回路１，２，３及び４に入力
される。所定のビツト桁位置において、Ａ及びＢ
が共に論理値１であれば、対応するAND回路１
〜４（例えばA0、B0に関してはAND回路１）か
らキヤリー信号を発生させる必要がある。これら
のキヤリーはキヤリー位置C0、C1、C2及びC3に
関する各々のOR回路５，６，７及び８に直接加
えられる。キヤリーが発生した場合、そのキヤリ
ーはキヤリー出力OR回路に直接与えられる。
リー・ルツク・アヘツド回路を示している。２進
数ビツト位置０〜３に対応する入力A0、B0〜
A3、B3が各々AND回路１，２，３及び４に入力
される。所定のビツト桁位置において、Ａ及びＢ
が共に論理値１であれば、対応するAND回路１
〜４（例えばA0、B0に関してはAND回路１）か
らキヤリー信号を発生させる必要がある。これら
のキヤリーはキヤリー位置C0、C1、C2及びC3に
関する各々のOR回路５，６，７及び８に直接加
えられる。キヤリーが発生した場合、そのキヤリ
ーはキヤリー出力OR回路に直接与えられる。
しかしながら、キヤリー信号の原因はその桁で
発生したキヤリー以外に下位桁から伝播して来る
キヤリー信号によるものもある。キヤリー伝播は
キヤリー発生よりも複雑である。位置０〜３に関
するキヤリー伝播は各々排他的OR回路９，１
０，１１及び１２によつて制御される。キヤリー
を発生する位置においてはキヤリーを伝播させる
必要は存在せず、入力０−０を有する位置ではキ
ヤリーは伝播されない。入力が０−１又は１−０
であるようなビツト位置ではキヤリー入力（その
次の下位桁で発生したか、又はずつと下の位置で
発生して伝播して来たもの）に応答してキヤリー
出力が発生する。
発生したキヤリー以外に下位桁から伝播して来る
キヤリー信号によるものもある。キヤリー伝播は
キヤリー発生よりも複雑である。位置０〜３に関
するキヤリー伝播は各々排他的OR回路９，１
０，１１及び１２によつて制御される。キヤリー
を発生する位置においてはキヤリーを伝播させる
必要は存在せず、入力０−０を有する位置ではキ
ヤリーは伝播されない。入力が０−１又は１−０
であるようなビツト位置ではキヤリー入力（その
次の下位桁で発生したか、又はずつと下の位置で
発生して伝播して来たもの）に応答してキヤリー
出力が発生する。
高速キヤリー加算器においてキヤリー信号の生
じ方は基本的に２つある。即ち、 (1) キヤリーが桁位置内で発生される場合。
じ方は基本的に２つある。即ち、 (1) キヤリーが桁位置内で発生される場合。
(2) 下位桁で発生したキヤリーが、伝播するよう
にセツトされた１つ以上の中間桁位置を伝播さ
れる場合。
にセツトされた１つ以上の中間桁位置を伝播さ
れる場合。
第１図及び第２図において、ＨはＡとＢとの排
他的論理和、ＧはＡとＢとの論理積である。各キ
ヤリー発生項G0〜G3は関連ビツト桁位置に関す
る出力OR回路に直接加えられ、そして中間のキ
ヤリー伝播トランスフア・ゲートを経由して高位
ビツトの出力OR回路に加えられる。
他的論理和、ＧはＡとＢとの論理積である。各キ
ヤリー発生項G0〜G3は関連ビツト桁位置に関す
る出力OR回路に直接加えられ、そして中間のキ
ヤリー伝播トランスフア・ゲートを経由して高位
ビツトの出力OR回路に加えられる。
例えばAND回路２からのキヤリー発生項G1
は、出力OR回路６から直接出力C1を与え、また
中間のトランスフア・ゲートを経て各々位置C2
に関する出力OR回路７及び位置C3に関する出力
OR回路８にも与えられる。
は、出力OR回路６から直接出力C1を与え、また
中間のトランスフア・ゲートを経て各々位置C2
に関する出力OR回路７及び位置C3に関する出力
OR回路８にも与えられる。
第１図及び第２図の回路に相当する論理式は下
記の通りである。
記の通りである。
C0＝G0＋H0Cio
C1＝G1＋H1G0＋H1H0Cio
C2＝G2＋H2G1＋H2H1G0＋H2H1H0Cio
C3＝G3＋H3G2＋H3H2G1＋H3H2H1G0
＋H3H2H1H0Cio
但し、Ｈ＝ＡＢ、Ｇ＝Ａ・Ｂ
回路素子１〜１２は他のキヤリー・ルツク・ア
ヘツド回路又は他の複雑な論理回路で用いられる
同様の回路素子と大きく異なつていない。これら
の回路素子のみを用いて回路を構成した場合、ｎ
を桁数とすれば、キヤリー・ルツク・アヘツド加
算器のような複雑な回路はn3的に増大する傾向が
ある。しかし本発明に従つてキヤリー・ルツク・
アヘツド回路を実施すれば、デバイス数は2n2よ
りも緩やかにしか増加しない。従つて集積回路の
半導体面積の大きな節約が可能である。この節約
はそれ自体重要であり、且つランダム・ロジツク
を用いて実現された回路よりも小さな伝播遅延を
持つキヤリー・ルツク・アヘツド回路を実現する
事も可能にする。
ヘツド回路又は他の複雑な論理回路で用いられる
同様の回路素子と大きく異なつていない。これら
の回路素子のみを用いて回路を構成した場合、ｎ
を桁数とすれば、キヤリー・ルツク・アヘツド加
算器のような複雑な回路はn3的に増大する傾向が
ある。しかし本発明に従つてキヤリー・ルツク・
アヘツド回路を実施すれば、デバイス数は2n2よ
りも緩やかにしか増加しない。従つて集積回路の
半導体面積の大きな節約が可能である。この節約
はそれ自体重要であり、且つランダム・ロジツク
を用いて実現された回路よりも小さな伝播遅延を
持つキヤリー・ルツク・アヘツド回路を実現する
事も可能にする。
複雑な回路における素子数を最小化する時に、
バツク・サーキツトの可能性に対する分離が必要
である。
バツク・サーキツトの可能性に対する分離が必要
である。
トランスフア・ゲートは集積回路技術に良く適
合する非常に単純で高速の回路素子であるが、不
幸な事にトランスフア・ゲートはかなり双方向的
であつて、そのためバツク・サーキツトを起こす
可能性がある。任意の与えられたサイクルにおい
てランダムな入力を有する複雑な回路において、
サイクルからサイクルへとキヤパシタンスに蓄積
されないデータ・ヒストリーも重要であり、これ
は誤スイツチングの原因になり得る。
合する非常に単純で高速の回路素子であるが、不
幸な事にトランスフア・ゲートはかなり双方向的
であつて、そのためバツク・サーキツトを起こす
可能性がある。任意の与えられたサイクルにおい
てランダムな入力を有する複雑な回路において、
サイクルからサイクルへとキヤパシタンスに蓄積
されないデータ・ヒストリーも重要であり、これ
は誤スイツチングの原因になり得る。
回路素子を注意深く用意すれば、最大遅延は最
高位の伝播回路におけるものである。第１図に示
す回路においてそれはCioノード１３から４桁の
キヤリー伝播を経由してOR回路８から出力キヤ
リーＣ３を与えるキヤリー伝播遅延である。この
キヤリーはトランスフア・ゲート１４，１５，１
６及び１７を伝播しなければならず、これらのゲ
ートは各々排他的OR回路９〜１２からの出力に
よつて導通するようにプリセツトされていなけれ
ばならない。トランスフア・ゲートの特性は、入
力信号が消えたとしても充電状態あるいは導通状
態を続けるように正規の動作サイクル中は僅かの
電流を用いることである。従つてトランスフア・
ゲート１４〜１７の制御ノードは、サイクル中の
初期にそれらに関係する排他的OR回路からのキ
ヤリー伝播出力によつてキヤリー伝播のためにセ
ツトされているかもしれない。タイミングの一致
は重要ではないが、バツク・サーキツトがキヤリ
ー伝播トランスフア・ゲートの偽スイツチングを
起こさない事が重要である。桁位置０の場合、ト
ランスフア・ゲート１８及びインバータ１９が分
離を与える。従つてトランスフア・ゲート１４の
ゲートにおける信号は、H0であり、トランスフ
ア・ゲート１８のゲートにおける信号は0であ
る。これは項H0に関するトランスフア・ゲート
１４の回路キヤリーが項0の存在しない時に大
地基準電位に対称的に駆動される事を意味する。
即ち、例え全ての高位桁が伝播位置にセツトされ
ていたとしても、信号H0はキヤリー・イン信号
線２０を精確に接地する。
高位の伝播回路におけるものである。第１図に示
す回路においてそれはCioノード１３から４桁の
キヤリー伝播を経由してOR回路８から出力キヤ
リーＣ３を与えるキヤリー伝播遅延である。この
キヤリーはトランスフア・ゲート１４，１５，１
６及び１７を伝播しなければならず、これらのゲ
ートは各々排他的OR回路９〜１２からの出力に
よつて導通するようにプリセツトされていなけれ
ばならない。トランスフア・ゲートの特性は、入
力信号が消えたとしても充電状態あるいは導通状
態を続けるように正規の動作サイクル中は僅かの
電流を用いることである。従つてトランスフア・
ゲート１４〜１７の制御ノードは、サイクル中の
初期にそれらに関係する排他的OR回路からのキ
ヤリー伝播出力によつてキヤリー伝播のためにセ
ツトされているかもしれない。タイミングの一致
は重要ではないが、バツク・サーキツトがキヤリ
ー伝播トランスフア・ゲートの偽スイツチングを
起こさない事が重要である。桁位置０の場合、ト
ランスフア・ゲート１８及びインバータ１９が分
離を与える。従つてトランスフア・ゲート１４の
ゲートにおける信号は、H0であり、トランスフ
ア・ゲート１８のゲートにおける信号は0であ
る。これは項H0に関するトランスフア・ゲート
１４の回路キヤリーが項0の存在しない時に大
地基準電位に対称的に駆動される事を意味する。
即ち、例え全ての高位桁が伝播位置にセツトされ
ていたとしても、信号H0はキヤリー・イン信号
線２０を精確に接地する。
同様に信号線２１，２２，２３及び２４は各キ
ヤリー打消トランスフア・ゲート２５，２６，２
７及び図の回路により高い桁位置が付加されるな
らば信号線２４のためのキヤリー打消トランスフ
ア・ゲートを含む付加的な回路によつて操作され
る。
ヤリー打消トランスフア・ゲート２５，２６，２
７及び図の回路により高い桁位置が付加されるな
らば信号線２４のためのキヤリー打消トランスフ
ア・ゲートを含む付加的な回路によつて操作され
る。
インバータの縦続接続対２９〜３０は必要な電
力を供給するために設けられる。第１図及び第２
図の回路を反復又は外挿する形でキヤリー伝播三
角形を拡大し、付加的なビツト位置をつけ加えて
もよい。
力を供給するために設けられる。第１図及び第２
図の回路を反復又は外挿する形でキヤリー伝播三
角形を拡大し、付加的なビツト位置をつけ加えて
もよい。
各位置毎にキヤリー伝播線に沿つて直列に配列
された伝播セツト・トランスフア・ゲート及びキ
ヤリー打消トランスフア・ゲートの構成は、バツ
ク・サーキツトの問題を生じる事なく必要なキヤ
リー・ルツク・アヘツドを提供する。
された伝播セツト・トランスフア・ゲート及びキ
ヤリー打消トランスフア・ゲートの構成は、バツ
ク・サーキツトの問題を生じる事なく必要なキヤ
リー・ルツク・アヘツドを提供する。
例えばビツト位置１において、キヤリー伝播ト
ランスフア・ゲート１５は、信号線２０に沿つて
Cioからビツト位置０及び１に関するキヤリー伝
播機構を経由する最大のキヤリー伝播状況を提供
する。状況H1H0Cioにおいて、キヤリー伝播トラ
ンスフア・ゲート１４及び１５は出力C1を与え
るようにCio信号をトランスフア・ゲート１４及
び１５並びにOR回路６を通過させるようにプリ
セツトされる。次の高位ビツト位置A2B2が０、
１又は１、０の入力を有さないとすると、インバ
ータ３１は信号2を与える。この信号はビツト
位置２におけるキヤリー伝播状況の補数を示す。
トランスフア・ゲート３２，３３及び２６はイン
バータ３１からの2信号によつてオフにプリセ
ツトされ、キヤリー伝播線２０，２１及び２２を
全て接地し、次の高位ビツト位置に関するキヤリ
ー伝播トランスフア・ゲートの入力ノードを接地
とする。
ランスフア・ゲート１５は、信号線２０に沿つて
Cioからビツト位置０及び１に関するキヤリー伝
播機構を経由する最大のキヤリー伝播状況を提供
する。状況H1H0Cioにおいて、キヤリー伝播トラ
ンスフア・ゲート１４及び１５は出力C1を与え
るようにCio信号をトランスフア・ゲート１４及
び１５並びにOR回路６を通過させるようにプリ
セツトされる。次の高位ビツト位置A2B2が０、
１又は１、０の入力を有さないとすると、インバ
ータ３１は信号2を与える。この信号はビツト
位置２におけるキヤリー伝播状況の補数を示す。
トランスフア・ゲート３２，３３及び２６はイン
バータ３１からの2信号によつてオフにプリセ
ツトされ、キヤリー伝播線２０，２１及び２２を
全て接地し、次の高位ビツト位置に関するキヤリ
ー伝播トランスフア・ゲートの入力ノードを接地
とする。
例として1010(A)と1001(B)との加算を考える。
Cioは１であるとする。和は下記の通りである。
Cioは１であるとする。和は下記の通りである。
1010
1001
１
10100
G3、H1及びH0だけが１なので、C0＝H0Cio＝
１、C1＝H1H0Cio＝１、C2＝０そしてC3＝G3＝
１である。従つてキヤリー・ルツク・アヘツド回
路はキヤリー信号1011を出力する。このキヤリ
ー・ルツク・アヘツド回路は0000＋0000から1111
＋1111までの全ての入力値に対応できる。
１、C1＝H1H0Cio＝１、C2＝０そしてC3＝G3＝
１である。従つてキヤリー・ルツク・アヘツド回
路はキヤリー信号1011を出力する。このキヤリ
ー・ルツク・アヘツド回路は0000＋0000から1111
＋1111までの全ての入力値に対応できる。
第１図は本発明のキヤリー・ルツク・アヘツド
回路の図、第２図はその簡略化した図である。
回路の図、第２図はその簡略化した図である。
Claims (1)
- 【特許請求の範囲】 １ 複数桁より成る入力信号の組に応じて１組の
キヤリー信号を出力するキヤリー・ルツク・アヘ
ツド回路であつて、 上記各桁に対応して設けられ、上記入力信号の
各桁の値に基づいて、該桁において新たにキヤリ
ー信号を発生するキヤリー発生回路と、隣接桁か
らのキヤリーを伝搬させるか否かを制御するキヤ
リー伝搬制御回路と、 キヤリー・ルツク・アヘツド回路へのキヤリー
入力及び各桁の上記キヤリー発生回路に対応して
設けられ、該桁より上位桁側に伸びる複数のキヤ
リー伝搬回路と、 上記各キヤリー伝搬回路の各桁に設けられ、入
力ノード、出力ノード及び制御ノードを有し、上
記制御ノードが上記キヤリー伝搬制御回路の出力
に接続され、上記入力ノードが上記キヤリー伝搬
回路の下位隣接桁部分（又は上記ノードが上記キ
ヤリー伝搬回路の最下位桁の場合は上記キヤリー
入力もしくは上記キヤリー発生回路）に接続さ
れ、上記出力ノードが上記キヤリー伝搬回路の上
位隣接桁部分に接続された第１のトランスフア・
ゲートと、 上記各キヤリー伝搬回路の各桁に上記第１のト
ランスフア・ゲートと対を成して設けられ、入力
ノード、出力ノード及び制御ノードを有する第２
のトランスフア・ゲートであつて、上記第２のト
ランスフア・ゲートの制御ノードが上記キヤリー
伝搬制御回路の相補的な出力に接続され、上記第
２のトランスフア・ゲートの入力ノードが上記第
１のトランスフア・ゲートの出力ノードに接続さ
れ、上記第２のトランスフア・ゲートの出力ノー
ドが基準電位に接続された第２のトランスフア・
ゲートとを含む キヤリー・ルツク・アヘツド回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/392,828 US4504924A (en) | 1982-06-28 | 1982-06-28 | Carry lookahead logical mechanism using affirmatively referenced transfer gates |
| US392828 | 1982-06-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5910032A JPS5910032A (ja) | 1984-01-19 |
| JPH0233174B2 true JPH0233174B2 (ja) | 1990-07-25 |
Family
ID=23552155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58068511A Granted JPS5910032A (ja) | 1982-06-28 | 1983-04-20 | キャリー・ルック・アヘッド回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4504924A (ja) |
| EP (1) | EP0097779B1 (ja) |
| JP (1) | JPS5910032A (ja) |
| DE (1) | DE3367472D1 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4569032A (en) * | 1983-12-23 | 1986-02-04 | At&T Bell Laboratories | Dynamic CMOS logic circuits for implementing multiple AND-functions |
| DE3481559D1 (de) * | 1983-12-27 | 1990-04-12 | Nec Corp | Eine, fuer eine arithmetische operation hoher geschwindigkeit geeignete, uebertragsschaltung. |
| NL8400408A (nl) * | 1984-02-09 | 1985-09-02 | Philips Nv | Logische optelschakeling. |
| EP0152939B1 (en) * | 1984-02-20 | 1993-07-28 | Hitachi, Ltd. | Arithmetic operation unit and arithmetic operation circuit |
| JPS6143341A (ja) * | 1984-08-07 | 1986-03-01 | Nec Corp | 加算回路 |
| US4719590A (en) * | 1984-08-14 | 1988-01-12 | Aman James A | Apparatus and method for performing addition and subtraction |
| JP2513721B2 (ja) * | 1987-09-08 | 1996-07-03 | 株式会社リコー | 加算器 |
| KR100225594B1 (ko) * | 1991-03-29 | 1999-10-15 | 가나이 쯔도무 | 반도체 집적회로장치에서 실행되는 전류구동신호 인터페이스 |
| DE69330363T2 (de) * | 1992-03-31 | 2001-11-15 | St Microelectronics Inc | Parallelisierter Übertragvorgriffsaddierer |
| KR0137969Y1 (ko) * | 1993-03-26 | 1999-04-01 | 문정환 | 캐리전달회로 |
| US5926407A (en) * | 1997-03-06 | 1999-07-20 | Advanced Micro Devices, Inc. | Combined add/shift structure |
| US5944777A (en) * | 1997-05-05 | 1999-08-31 | Intel Corporation | Method and apparatus for generating carries in an adder circuit |
| US7010786B2 (en) | 1999-11-12 | 2006-03-07 | Sun Microsystems, Inc. | Predictive arithmetic overflow detection |
| US7107581B2 (en) * | 1999-11-12 | 2006-09-12 | Sun Microsystems, Inc. | Overflow predictive arithmetic instruction optimization using chaining |
| US8453133B2 (en) * | 1999-11-12 | 2013-05-28 | Oracle America, Inc. | Optimization of N-base typed arithmetic instructions via rework |
| US6363523B1 (en) | 1999-11-12 | 2002-03-26 | Sun Microsystems, Inc. | Optimization of N-base typed arithmetic expressions |
| US7207037B2 (en) * | 1999-11-12 | 2007-04-17 | Sun Microsystems, Inc. | Overflow sensitive arithmetic instruction optimization using chaining |
| US6598066B1 (en) * | 2000-05-23 | 2003-07-22 | Sun Microsystems, Inc. | Fast carry-out generation |
| JP4158107B2 (ja) * | 2003-11-28 | 2008-10-01 | 富士電機機器制御株式会社 | アナログ入力データ伝送装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5447450A (en) * | 1977-09-21 | 1979-04-14 | Nec Corp | Arthmetic circuit |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1265798A (ja) * | 1968-08-13 | 1972-03-08 | ||
| US3649815A (en) * | 1969-09-04 | 1972-03-14 | Gen Instr Microelect | Look-ahead carry for counters |
| CA1006982A (en) * | 1972-07-10 | 1977-03-15 | Tokyo Shibaura Electric Company | Full adder and subtractor circuit |
| US3843876A (en) * | 1973-09-20 | 1974-10-22 | Motorola Inc | Electronic digital adder having a high speed carry propagation line |
| US3932734A (en) * | 1974-03-08 | 1976-01-13 | Hawker Siddeley Dynamics Limited | Binary parallel adder employing high speed gating circuitry |
| US3925652A (en) * | 1975-03-26 | 1975-12-09 | Honeywell Inf Systems | Current mode carry look-ahead array |
| US3983382A (en) * | 1975-06-02 | 1976-09-28 | International Business Machines Corporation | Adder with fast detection of sum equal to zeroes or radix minus one |
| US4172288A (en) * | 1976-03-08 | 1979-10-23 | Motorola, Inc. | Binary or BCD adder with precorrected result |
| US4054788A (en) * | 1976-06-04 | 1977-10-18 | Hewlett-Packard Company | Modular binary half-adder |
| DE2649968A1 (de) * | 1976-10-30 | 1978-05-03 | Licentia Gmbh | Schaltungsanordnung zur uebertragsbildung |
| US4152775A (en) * | 1977-07-20 | 1979-05-01 | Intel Corporation | Single line propagation adder and method for binary addition |
| US4218750A (en) * | 1978-09-25 | 1980-08-19 | Motorola, Inc. | Incrementer with common precharge enable and carry-in signal |
| DE3035631A1 (de) * | 1980-09-20 | 1982-05-06 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Binaerer mos-paralleladdierer |
| US4425623A (en) * | 1981-07-14 | 1984-01-10 | Rockwell International Corporation | Lookahead carry circuit apparatus |
-
1982
- 1982-06-28 US US06/392,828 patent/US4504924A/en not_active Expired - Fee Related
-
1983
- 1983-04-20 DE DE8383103801T patent/DE3367472D1/de not_active Expired
- 1983-04-20 JP JP58068511A patent/JPS5910032A/ja active Granted
- 1983-04-20 EP EP83103801A patent/EP0097779B1/en not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5447450A (en) * | 1977-09-21 | 1979-04-14 | Nec Corp | Arthmetic circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US4504924A (en) | 1985-03-12 |
| EP0097779A1 (en) | 1984-01-11 |
| JPS5910032A (ja) | 1984-01-19 |
| DE3367472D1 (en) | 1986-12-11 |
| EP0097779B1 (en) | 1986-11-05 |
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