DE2649968A1 - Schaltungsanordnung zur uebertragsbildung - Google Patents

Description

• Schaltungsanordnung zur tbertragsbildungw
• Die Erfindung bezieht sich auf eine Schaltungsanordnung t~r die Vbertragsbildung bei Addierwerken.
• Entsprechend der Stellenzahl der zu verarbeitenden Summanden besteht ein Addierwerk aus einer Kettenschaltung von Addiergliedern. Jedes dieser Addierglieder ist ein Schaltnetz mit zwei Eingängen für Ziffern, mit einem weiteren Eingang für den von einer vorhergehenden Stelle ankommenden Ubertrag und mit Je einem Ausgang für die Stellensumme sowie für den an die nächste Stelle abgehenden übertrag.
• Bei Paralleladdierwerken, bei denen eine Summenbildung an allen vorhandenen Stellen der beteiligten Summanden möglichst gleichzeitig vonstatten gehen soll, ergibt sich das Problem, daß die Summe an einer gegebenen Stelle von allen niedrigen Stellen, oder im Fall des eingeschalteten Endübertrags, überhaupt von allen Stellen abhängt.
• In einem n-stelligen Addierwerk muß sich in bestim##e allen somit ein elektrisches Signal durch n-1-Stelr fortpflanzen, bevor die Addition beendet ist. Dadurch wird die Arbeitsweise solcher Addierwerke erheblich verlargsamt.Mit SCR-Gliedern bzw. bipolaren Transistoren realisie.te Daralleladdierwerke sind beispielsweise aus Proceedings cf the IEE 1073 (1950), S. 573-584 und Proceedings of the LEER C-23 (4974), S. 63-69, bekannt.
• Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung für die Übertragsbildung bei Paraileladdierwerken anzugeben, mit der sich die Operationszeiten solcher Äddierwerke erheblich verkürzen lassen. Ausgehend von ei-Tier Schaltungsanordnung der im Oberbegriff des Patentarspruchs @@näher bezeichneten Art wird diese Aufgabe erflr:-dungsg@mäß durch die im kennzeichnenden Teil dieses Anspruchs angegeberen Merkmale gelöst.
• bie Erfindung wird nachfolgend unter Zuhilfenahme der Zeichrung näher erläutert. Dabei zeigt: Fig, 1: die erfindungsgemäße Schaltungsanordnung zur Übertragsbildung, Fig. 2: ein Blockschaltbild eines Paralleladdierwerks für n-stellige Summanden, Fig. 3: eine Wahrheitstabelle fr die in Figur 1 dargestellte Schaltungserordnung.
• Fig. 4: die Anordnung einer Schaltungsanordnung für die Übertragsbild@ng in einem Addierglied; Fig. 5s ein Diagramm eines numerisch berechneten Beispiels für das Durchlaufen des Übertrags über mehrere Übertragsstufen; Fig. 6: das Regenerieren des Pegels des Übertragswerts; Fig. 7: das Abfühlen des Übertragswertes mit erhöhter Schwelle.
• Figur 2 zeigt in Form eines Blockschaltbilds ein aus einer Kettenschaltung von mehreren AddiergliedeDa k bis bestehendes Addierwerk, welches die Addition von n-stelli gen Binärzahlen ermöglicht. Jedes dieser Addierglieder ist ein Schaltnetz mit zwei Eingängen für Ziffern aO, bo bzw.
• ai , bi , mit einem weiteren Eingang für den von einer vornergehenden Stelle ankommenden Übertrag c 1, bzw. ci An je einem Ausgang liegen die Stellensumme sO bzw.
• sowie der an die nächste Stelle abgehende Übertrag c; an Figur 3 zeigt eine Wahrheitstabelle zu der in Figur 1 dargestellten erfindungsgemäßen Schaltungsanordnung zur Übertragsbildung. Diese Wahrheitstabelle ist aus sich selbst heraus verständlich, so daß sie keiner weiteren Erläuterung bedarf.
• Im nachfolgenden wird daher die in Figur 1 dargestellte erfindungsgemäße Schaltungsanordnung ausführlich erläutert.
• Über den Durchschaltetransistor 1G wird der in die Übertragsschaltung 1 einlaufende Übertrag ci gemäß den Bedingungen der Tabelle in Fig. 3 auf den Ausgang c durchgeschaltet. Dieser Fall tritt ein, wenn Daten gemäß den Zeilen 2, 3, 6 und 7 der Tabelle Fig. 3 anliegen. Dann ist der Durchschaltetransistor 10 leitend, während der Schalttransistor 11 gesperrt ist. Somit wird das Potential zm fibertragsausgang co nur durch die Transistoren 10 und 12 bestimmt. Transistor 12 ist ein Verarmungstransistor der, ;.
• weil er immer leitend ist, versucht das Potential an Übertragsausgang auf die Betriebsspannung UDD zu ziehen. Falls der einlaufende Übertrag ci den logischen Wert 1 hat, oder als Potential ausgedrückt, ein hohes Potential, das etwa der Betriebsspannung UDD entspricht, bewirkt der Transistor 12 daß das Potential am Übertragsausgang c, ebenfalls bis auf UDD ansteigt. Falls der einlaufende Übertrag den Wert 0 oder ein entsprechend niedriges Potential in der Nähe des Bezugspotentials hat, wird über Transistor 10 das Potential des Übertrags ausgangs ebenfalls auf einen niedrigen Wert gebracht. Im Falle der Zeilen 1 und 5 in Fig. 3 ist der Transistor 10 gesperrt und der Übertragsausgang erhält durch den leitenden Transistor 11 ein niedriges Potential, entsprechend dem logischen Wert Null. Transistor 11 leitet, weil Inverter 13, dessen Eingang die Exklusiv-Oder-Verknüpfung der Größen a und b erhält, in diesem Fall einen hohen Ausgangspegel hat. Im Fall der Zeilen 4 und 8 in Fig.
• 3 ist der Durchschaltetransistor 10 ebenfalls gesperrt, weil die E>cklusiv-Oder Verknüpfung der Größen a und b den logischen Wert Null hat. Die Transistoren 14 und 15 sind leitend und stellen damit sicher, daß Transistor 11 gesperrt bleibt. Deshalb wird das Potential am Übertragsausgang nur durch den Transistor 12 bestimmt und deshalb in der Nähe der Betriebsspannung UDD liegen, entsprechend dem logischen Wert Eins. Aus dieser Beschreibung wird klar, daß die Schaltung Fig 1 bei Eingangswerten entsprechend Zeilen 2, 3, 6 und 7 der Tabelle von Fig. 3 den einlaufenden Ubertragswert auf den Übertragsausgang weiterschaltet, und in den Fällen entsprechend Zeilen 1, 4, 5 und 8 der Tabelle von Fig. 3 die entsprechenden Werte am Übertragsausgang erzeugt, ohne daß der einlaufende Übertrag dazu verwendet wird.
• Fig. 4 zeigt das Zusammenwirken der Schaltungsanordnung zur Übertragsbildung mit dem zugehörigen Addierglied. Die von der Übertragsschaltung 41 benötigte Größe (a,b) wird in der Summenschaltung 40, 42 ohnehin benötigt, so daß sie von dort entnommen werden kann. Die Summenschaltung 40, 42 ist nicht Gegenstand der Erfindung und wird daher nicht näher beschrieben.
• Fig. 5 zeigt in Form eines Diagramms die mit dem Durchlauf des übertrag auftretenden Spannungspegel bei Kettenschaltungen von Addiergliedern unterschiedlicher Stufenzahl als Funktion der Zeit. Dabei wurden die Operanden zur Veranschaulichung des durchlaufenden übertrag so gewählt, daß in allen Stufen der einlaufende Übertrag direkt zum Übertragsausgang durchgeschaltet wird, also in keiner Stufe überträgt erzeugt werden. Eine solche Wahl der Operanden entspricht der längsten vorkommenden Übertragslaufzeit.
• Es wird angenommen, daß zur Zeit t,O die Operanden an den einzelnen Addiergliedern stabil anliegen. Zwischen den Zeitwerten t=3OOns bis t,500n.z steigt der Pegel am Eingang der ersten Stufe von 0 bis auf etwa 17 Volt an. Die ansteigenden Flanken an den Übertrags ausgängen der einzelnen Stufen des Addierwerks fallen fest zusammen.
• Sofern Überträge nicht durchlaufen, das ist in den Zeilen 1, 4, 5, 8 der in Fig. 3 dargestellten Wahrheitstabelle der Fall, ergeben sich hinsichtlich der Übertragsbildung bei einer Kettenschaltung einer größeren Anzahl von Stufen keine besonderen Schwierigkeiten. Ebenfalls auch nicht, wenn ein 1-Übertrag durchläuft, weil die "High"-Pegel in jeder Stufe regeneriert werden.
• Hingegen können sich Schwierigkeiten ergeben, wenn in einer aus vielen Stufen bestehenden Kettenschaltung ein 0-Übertrag über mehrere Stufen durchlaufen soll. Wie aus den Kurven 0 bis 5 des in Figur 5 dargestellten Diagramms hervorgeht, werden dabei die Low-Pegel des jeweils weitergegebenen übertrag mit zunehmender Stufenzahl von Stufe zu Stufe höher.
• Dies ist bei kurzen Übertragsketten nicht von Bedeutung, muß aber bei längeren Übertragsketten berücksichtigt werden. Insbesondere bei langen Übertragsketten wird daher der logische Null-Pegel in der Übertragskette gemäß Fig.
• 6 nach jeweils einigen Übertragsstufen 60 durch eine Pegelregenerierstufe 600 regeneriert. Die Regenerierstufe 600 besteht zweckmäßig aus zwei in Reihe geschalteten Invertern.
• In einer Weiterbildung der Erfindung (Fig. 7) wird das Anwachsen der dem logischen Null-Wert entsprechenden Pegel im Laufe der Übertragskette dadurch berücksichtigt, daß die Schaltschwellen der Schaltungen 710 zur Abfühlung der Übertragsausgangswerte soweit erhöht werden, daß auch ein Pegel, der zwischen dem Bezugspotential und etwa 40% der Betriebsspannung UDD liegt, noch als logischer Null-Wert erkannt wird.

Claims (4)

1. Patentansprijehe : Schaltungsanordnung mit MOS-Transistoren zur Ubertragsbildung bei einem aus einer Kettenschaltung von Addiergliedern bestehenden Paralleladdierwerk, bei der jedes Addierglied zwei Eingänge für als Binärziffern vorliegende Suinmanden, einen weiteren Eingang für den von einer vorhergehenden Stelle ankommenden Ubertrag, sowie je einen Ausgang für die Stellensumme und den an die nächste abgehenden tbertrag aufweist, dadurch gekennzeichnet, daß in jedem Addierglied ein MOS-Schalttransistor (10) vorgesehen ist, mit dessen Source-Anschluß der Übertrags-Eingang (ci) und mit dessen Drain-Anschluß der Übertrags-Ausgang (cO) des Addierglieds verbunden ist, so daß der von einer Stufe des Addierwerks zur anderen weitergegebene Übertrag ausschließlich über die Drain-Source-Strecke dieses DIOS-Transistors läuft, daß einerseits zwischen den Übertragsausgang (cO) und die Versorgungsspannung ein einVerarmungs-Transistor (12) als Stromquelle geschaltet ist und daß andererseits der tbertragsausgang (cO) über die Drain-Source-Strecke des MOS-rDransistors (11) mit der Bezugsspannungsquelle verbunden ist, dessen Gate-Anschluß einerseits über einen Inverter (15) ansteuerbar und weiterhin mit den in Reihe geschalteten Transistoren (14, 15) verbunden ist, an deren Gateelektroden die Summanden (a, b) anliegen.
2. 2. Schaltungsanordnung nach dem Anspruch 1, dadurch gekennzeichnet, daß zur Pegelregenerierung des Pegels des durchlaufenden übertrag nach jeweils einigen Übertragsstufen (60) eine Pegelregenerierungsstufe (600) vorgesehen ist.
3. 3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Regenerierungsstufe (600) aus einer Reihenschaltung zweier Inverter besteht.
4. 4. Schaltungsanordnung nach den Ansprüchen 1 bis 3, dadurch gekennzeichnet, daß zum Abfühlen der Vbertragsausgangswerte Schaltungsanordnungen (710) mit einer derart angehobenen Schaltschwelle vorgesehen sind, daß auch zwischen dem Bezugspotential und etwa 40> der Betriebsspannung UDD liegende Übertragspegel noch als logischer Null-Wert erkannt werden.