JPS648858B2 - - Google Patents
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- JPS648858B2 JPS648858B2 JP57096419A JP9641982A JPS648858B2 JP S648858 B2 JPS648858 B2 JP S648858B2 JP 57096419 A JP57096419 A JP 57096419A JP 9641982 A JP9641982 A JP 9641982A JP S648858 B2 JPS648858 B2 JP S648858B2
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- JP
- Japan
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- input
- signal
- enabled
- inverters
- tri
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- 238000007792 addition Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 7
- 230000000295 complement effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/386—Special constructional features
- G06F2207/3876—Alternation of true and inverted stages
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Mathematical Optimization (AREA)
- General Engineering & Computer Science (AREA)
Description
本発明は複数桁の２つの数を加算する加算回路
に関し、特にCMOSトランジスタ（相補型絶縁
ゲート電界効果トランジスタ）を用いて構成する
のに最適な加算回路に関するものである。 従来の加算回路を第１図、第２図に示す。 第１図は公知の全加算器であり、a1，a2は排他
的論理和ゲート、b1〜b3はNANDゲートであり、
第ｉ桁目の加算数Ai、第ｉ桁目への被加算数Bi、
第ｉ桁目の桁上げ信号Ciを入力して、第ｉ桁目の
和Si、第ｉ＋１桁目への桁上げ信号Ci+1を出力す
る機能のものである。ちなみに、SiとCi+1は、 Si＝AiBiCi Ci+1＝AiBi＋Ci（AiBi） で示される。第２図は、第１図の全加算を用いて
加算数Ａ、被加算数Ｂが共に４ビツトの場合の加
算回路を示す。第１図と同一記号は同一部分を示
し、L1〜L4は全加算器である。加算数
（A4A3A2A1）と被加算数（B4B3B2B1）と第１桁
目への桁上げ信号C1を入力して、４ビツトの和
（S4S3S2S1）と第４桁目の全加算器L4からの桁上
げ信号C5を出力する回路である。 加算数Ai、被加算数Bi、桁上げ信号Ciが同時に
入力されたとすれば、和S1はEXORゲート（排
他的論理和ゲート）２段、C2はEXORゲート１
段とNANDゲート２段の遅延時間が必要で、
EXORゲートをCMOSトランジスタで構成した
とき、NAND又はNORゲート２段相当の遅延時
間とみなせるから、和S1はゲート４段分の遅延、
最終の桁上げ信号C5はゲート10段分の遅延時間
を持つて得られる。一般に、ｎビツト数同志の加
算の場合、クリテイカルパスである桁上げ信号
Co+1を得るためには、ゲート2n＋２段分の遅延時
間が必要となる。 本発明は、従来の加算回路の長いクリテイカル
パスを大幅に短縮し、高速に加算することのでき
る加算回路を提供しようとするものである。 以下図面を参照して本発明の実施例を説明す
る。 第３図は本発明の加算回路に用いる全加算器の
一実施例である。同図ａはタイプ１の全加算器で
あり、第ｉ桁目の加算数Ai、第ｉ桁目の被加算数
Bi、第ｉ桁目への桁上げ信号Ciを入力し、第ｉ桁
目の和Siと第ｉ＋１桁目への桁上げ信号i+1を出
力する機能を有するものである。又、同図ｂはタ
イプ２の全加算器であり、加算数Ai、被加算数
Bi、桁上げ信号iを入力し、和Siと第ｉ＋１桁目
への桁上げ信号Ci+1を出力する機能を有するもの
である。同図中、１，８はEXOR（排他的論理
和）ゲート、２，３，９，１１はインバータであ
り、４〜７，１２〜１５は第４図に示すようなト
ライステート・インバータである。尚、同図ａは
概略図、同図ｂは具体回路図を示す。 第４図において、イネーブル制御信号Ｅをハイ
レベル（高論理レベル）、をローレベル（低論
理レベル）にしたとき、入力信号INが反転され
て低インピーダンスで出力OUTに伝達され、イ
ネーブル制御信号Ｅをローレベル、をハイレベ
ルにしたとき、出力OUTは高インピーダンスと
なる。さて、第３図ａのタイプ１全加算器、ｂの
タイプ２全加算器の真理値表をそれぞれ第１表、
第２表に示す。
に関し、特にCMOSトランジスタ（相補型絶縁
ゲート電界効果トランジスタ）を用いて構成する
のに最適な加算回路に関するものである。 従来の加算回路を第１図、第２図に示す。 第１図は公知の全加算器であり、a1，a2は排他
的論理和ゲート、b1〜b3はNANDゲートであり、
第ｉ桁目の加算数Ai、第ｉ桁目への被加算数Bi、
第ｉ桁目の桁上げ信号Ciを入力して、第ｉ桁目の
和Si、第ｉ＋１桁目への桁上げ信号Ci+1を出力す
る機能のものである。ちなみに、SiとCi+1は、 Si＝AiBiCi Ci+1＝AiBi＋Ci（AiBi） で示される。第２図は、第１図の全加算を用いて
加算数Ａ、被加算数Ｂが共に４ビツトの場合の加
算回路を示す。第１図と同一記号は同一部分を示
し、L1〜L4は全加算器である。加算数
（A4A3A2A1）と被加算数（B4B3B2B1）と第１桁
目への桁上げ信号C1を入力して、４ビツトの和
（S4S3S2S1）と第４桁目の全加算器L4からの桁上
げ信号C5を出力する回路である。 加算数Ai、被加算数Bi、桁上げ信号Ciが同時に
入力されたとすれば、和S1はEXORゲート（排
他的論理和ゲート）２段、C2はEXORゲート１
段とNANDゲート２段の遅延時間が必要で、
EXORゲートをCMOSトランジスタで構成した
とき、NAND又はNORゲート２段相当の遅延時
間とみなせるから、和S1はゲート４段分の遅延、
最終の桁上げ信号C5はゲート10段分の遅延時間
を持つて得られる。一般に、ｎビツト数同志の加
算の場合、クリテイカルパスである桁上げ信号
Co+1を得るためには、ゲート2n＋２段分の遅延時
間が必要となる。 本発明は、従来の加算回路の長いクリテイカル
パスを大幅に短縮し、高速に加算することのでき
る加算回路を提供しようとするものである。 以下図面を参照して本発明の実施例を説明す
る。 第３図は本発明の加算回路に用いる全加算器の
一実施例である。同図ａはタイプ１の全加算器で
あり、第ｉ桁目の加算数Ai、第ｉ桁目の被加算数
Bi、第ｉ桁目への桁上げ信号Ciを入力し、第ｉ桁
目の和Siと第ｉ＋１桁目への桁上げ信号i+1を出
力する機能を有するものである。又、同図ｂはタ
イプ２の全加算器であり、加算数Ai、被加算数
Bi、桁上げ信号iを入力し、和Siと第ｉ＋１桁目
への桁上げ信号Ci+1を出力する機能を有するもの
である。同図中、１，８はEXOR（排他的論理
和）ゲート、２，３，９，１１はインバータであ
り、４〜７，１２〜１５は第４図に示すようなト
ライステート・インバータである。尚、同図ａは
概略図、同図ｂは具体回路図を示す。 第４図において、イネーブル制御信号Ｅをハイ
レベル（高論理レベル）、をローレベル（低論
理レベル）にしたとき、入力信号INが反転され
て低インピーダンスで出力OUTに伝達され、イ
ネーブル制御信号Ｅをローレベル、をハイレベ
ルにしたとき、出力OUTは高インピーダンスと
なる。さて、第３図ａのタイプ１全加算器、ｂの
タイプ２全加算器の真理値表をそれぞれ第１表、
第２表に示す。
【表】
【表】
第３図ａから、AiとBiの排他的論理和AiBi＝
０のとき、Si＝Ci、i+1＝Ai（又はBi）となり、Ai
Bi＝１のとき、Si＝i、i+1＝iとなるように、
EXORゲート１が、トライステート・インバー
タ４と５、かつ６と７をそれぞれ相補的にイネー
ブル・デイスエーブル制御していることがわか
る。同様に第３図ｂでは、EXORゲート８が、
トライステート・インバータ１２と１３、かつ１
４と１５をそれぞれ相補的にイネーブル・デイス
エーブル制御して、Ai＋Bi＝０のとき、Si＝Ci、
Ci+1＝Ai（又はBi）となり、AiBi＝１のとき、Si
＝Ci Ci+1＝Ciとなるように制御していることが
わかる。 第５図に本発明による４ビツト加算回路の実施
例を示す。第５図において、第３図と同一部分は
同一記号としている。第５図の５１，５３は第３
図ａのタイプ１全加算器であり、５２，５４は第
３図ｂのタイプ２全加算器であつて、寄数ビツト
目にタイプ１の偶数ビツト目にタイプ２の全加算
器がそれぞれ配置された構成になつている。加算
数（A4A3A2A1）、被加算数（B4B3B2B1）、桁上
げ信号Ciを入力し、４ビツトの和（S4S3S2S1）と
第４桁目からの桁上げ信号C5を出力する。各ブ
ロツク５１〜５４の動作が第３図の説明で明らか
であるから、詳細な説明は省略する。さて、加算
数Ai、被加算数Bi、桁上げ信号Ciが同時に入力さ
れたとすれば、和SiはEXORゲート１段とインバ
ータ２段、2はEXOR1段とインバータ１段の遅
延時間で得られ、クリテイカルパスである桁上げ
信号C5は2からC5までインバータ３段分の遅延
時間となるから、EXOR1段とインバータ４段の
遅延時間だけで得られる。これはゲート換算で６
段分の遅延時間となる。 二般にｎビツト数同志の加算の場合、クリテイ
カルパスである桁上げ信号Co+1は、ゲートｎ＋２
段分の遅延時間だけで得られる。これは第２図の
従来回路のクリテイカルパス遅延時間、ゲート
2n＋２段分と比べて、約半分に短縮された値と
なる。即ち、従来の回路に対して２倍の加算速度
で加算できることになる。 桁上げ信号i+1，Ci+1はトライステート・イン
バータでドライブされているため、例えば、トラ
ンスフア・ゲートを直列接続した構成の桁上げ信
号伝搬遅延よりも小さい遅延時間で桁上げ信号を
伝搬させるように設計することが容易に可能であ
る。 なお、第３図の実施例で、トライステート・イ
ンバータ４〜７，１２〜１５をイネーブル・デイ
スエーブル制御するのに、それぞれEXORゲー
ト１とインバータ２、EXORゲート８とインバ
ータ９を用いているが、１，８にEXNOR（イク
スクルーシブ・ノア）ゲートを用いて、トライス
テート・インバータ４〜７，１２〜１５のイネー
ブル、デイスエーブル制御入力を交換（第４図の
Ｅ，に入力されている入力線を交換）しても同
様に実現できる。（図示せず） 以上説明したように本発明によれば、簡単な回
路構成で、クリテイカルパスである桁上げ信号伝
搬径路を大幅に短縮して、高速加算動作が可能な
加算回路が得られ、その効果は極めて大きいもの
である。
０のとき、Si＝Ci、i+1＝Ai（又はBi）となり、Ai
Bi＝１のとき、Si＝i、i+1＝iとなるように、
EXORゲート１が、トライステート・インバー
タ４と５、かつ６と７をそれぞれ相補的にイネー
ブル・デイスエーブル制御していることがわか
る。同様に第３図ｂでは、EXORゲート８が、
トライステート・インバータ１２と１３、かつ１
４と１５をそれぞれ相補的にイネーブル・デイス
エーブル制御して、Ai＋Bi＝０のとき、Si＝Ci、
Ci+1＝Ai（又はBi）となり、AiBi＝１のとき、Si
＝Ci Ci+1＝Ciとなるように制御していることが
わかる。 第５図に本発明による４ビツト加算回路の実施
例を示す。第５図において、第３図と同一部分は
同一記号としている。第５図の５１，５３は第３
図ａのタイプ１全加算器であり、５２，５４は第
３図ｂのタイプ２全加算器であつて、寄数ビツト
目にタイプ１の偶数ビツト目にタイプ２の全加算
器がそれぞれ配置された構成になつている。加算
数（A4A3A2A1）、被加算数（B4B3B2B1）、桁上
げ信号Ciを入力し、４ビツトの和（S4S3S2S1）と
第４桁目からの桁上げ信号C5を出力する。各ブ
ロツク５１〜５４の動作が第３図の説明で明らか
であるから、詳細な説明は省略する。さて、加算
数Ai、被加算数Bi、桁上げ信号Ciが同時に入力さ
れたとすれば、和SiはEXORゲート１段とインバ
ータ２段、2はEXOR1段とインバータ１段の遅
延時間で得られ、クリテイカルパスである桁上げ
信号C5は2からC5までインバータ３段分の遅延
時間となるから、EXOR1段とインバータ４段の
遅延時間だけで得られる。これはゲート換算で６
段分の遅延時間となる。 二般にｎビツト数同志の加算の場合、クリテイ
カルパスである桁上げ信号Co+1は、ゲートｎ＋２
段分の遅延時間だけで得られる。これは第２図の
従来回路のクリテイカルパス遅延時間、ゲート
2n＋２段分と比べて、約半分に短縮された値と
なる。即ち、従来の回路に対して２倍の加算速度
で加算できることになる。 桁上げ信号i+1，Ci+1はトライステート・イン
バータでドライブされているため、例えば、トラ
ンスフア・ゲートを直列接続した構成の桁上げ信
号伝搬遅延よりも小さい遅延時間で桁上げ信号を
伝搬させるように設計することが容易に可能であ
る。 なお、第３図の実施例で、トライステート・イ
ンバータ４〜７，１２〜１５をイネーブル・デイ
スエーブル制御するのに、それぞれEXORゲー
ト１とインバータ２、EXORゲート８とインバ
ータ９を用いているが、１，８にEXNOR（イク
スクルーシブ・ノア）ゲートを用いて、トライス
テート・インバータ４〜７，１２〜１５のイネー
ブル、デイスエーブル制御入力を交換（第４図の
Ｅ，に入力されている入力線を交換）しても同
様に実現できる。（図示せず） 以上説明したように本発明によれば、簡単な回
路構成で、クリテイカルパスである桁上げ信号伝
搬径路を大幅に短縮して、高速加算動作が可能な
加算回路が得られ、その効果は極めて大きいもの
である。
第１図は全加算器の従来例を示す図、第２図は
４ビツト加算回路の従来例を示す図、第３図ａ，
ｂはそれぞれ本発明のタイプ１、タイプ２全加算
器の実施例を示す図、第４図ａ，ｂはそれぞれト
ライステート・インバータの概略回路図及び具体
的回路構成図、第５図は本発明の４ビツト加算回
路の実施例を示す図である。 １，８……EXORゲート、４〜７，１２〜１
５……トライステート・インバータ。
４ビツト加算回路の従来例を示す図、第３図ａ，
ｂはそれぞれ本発明のタイプ１、タイプ２全加算
器の実施例を示す図、第４図ａ，ｂはそれぞれト
ライステート・インバータの概略回路図及び具体
的回路構成図、第５図は本発明の４ビツト加算回
路の実施例を示す図である。 １，８……EXORゲート、４〜７，１２〜１
５……トライステート・インバータ。
Claims (1)
- 【特許請求の範囲】 １ 加算信号と被加算信号とを入力とする排他的
論理和ゲートと、上記排他的論理和ゲートの出力
が高論理レベルのときそれぞれデイスエーブル、
イネーブル、デイスエーブル、イネーブルとな
り、低論理レベルのときそれぞれイネーブル、デ
イスエーブル、イネーブル、デイスエーブルとな
る第１、第２、第３、第４のトライステート・イ
ンバータとを具備し、上記加算信号を上記第３の
トライステート・インバータの入力に入力し、桁
上げ入力信号を上記第２、第４のトライステー
ト・インバータの入力に入力し、上記桁上げ入力
信号の反転信号を上記第１のトライステート・イ
ンバータの入力に入力し、上記第１と第２のトラ
イステート・インバータの出力を接続し、この接
続点に和出力信号を得、上記第３と第４のトライ
ステート・インバータの出力を接続し、この接続
点に桁上げ出力信号を得るように構成したことを
特徴とする加算回路。 ２ 加算信号と被加算信号とを入力とする排他的
論理和ゲートと、上記排他的論理和ゲートの出力
が高論理レベルのときそれぞれデイスエーブル、
イネーブル、デイスエーブル、イネーブルとな
り、低論理レベルのときそれぞれイネーブル、デ
イスエーブル、イネーブル、デイスエーブルとな
る第１、第２、第３、第４のトライステート・イ
ンバータとを具備し、上記加算信号の反転信号を
上記第３のトライステート・インバータの入力に
入力し、桁上げ入力信号を上記第１；第４のトラ
イステート・インバータの入力に入力し、上記桁
上げ入力信号の反転信号を上記第２のトライステ
ート・インバータの入力に入力し、上記第１と第
２のトライステート・インバータの出力を接続
し、この接続点に和出力信号を得、上記第３と第
４のトライステート・インバータの出力を接続
し、この接続点に桁止げ出力信号を得るように構
成したことを特徴とする加算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57096419A JPS58213342A (ja) | 1982-06-04 | 1982-06-04 | 加算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57096419A JPS58213342A (ja) | 1982-06-04 | 1982-06-04 | 加算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58213342A JPS58213342A (ja) | 1983-12-12 |
| JPS648858B2 true JPS648858B2 (ja) | 1989-02-15 |
Family
ID=14164453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57096419A Granted JPS58213342A (ja) | 1982-06-04 | 1982-06-04 | 加算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58213342A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60116034A (ja) * | 1983-11-28 | 1985-06-22 | Toshiba Corp | 加算回路 |
| US4749886A (en) * | 1986-10-09 | 1988-06-07 | Intersil, Inc. | Reduced parallel EXCLUSIVE or and EXCLUSIVE NOR gate |
| JPH04283829A (ja) * | 1991-03-13 | 1992-10-08 | Nec Corp | 全加算器 |
-
1982
- 1982-06-04 JP JP57096419A patent/JPS58213342A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58213342A (ja) | 1983-12-12 |
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