JPS6046736B2 - 演算回路 - Google Patents
演算回路Info
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- JPS6046736B2 JPS6046736B2 JP11420677A JP11420677A JPS6046736B2 JP S6046736 B2 JPS6046736 B2 JP S6046736B2 JP 11420677 A JP11420677 A JP 11420677A JP 11420677 A JP11420677 A JP 11420677A JP S6046736 B2 JPS6046736 B2 JP S6046736B2
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- Japan
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- carry
- circuit
- transfer
- bits
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
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- Computing Systems (AREA)
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- General Engineering & Computer Science (AREA)
Description
【発明の詳細な説明】
本発明は演算機能を含む電子回路に関し、特にその桁上
げ回路に関するものである。
げ回路に関するものである。
加算、減算、等の機能を含む演算回路は桁上げ回路が必
要である。
要である。
この桁上げ回路はその桁上げ（通常キャリーと呼ばれて
いる）の方式によつて、いくつかのタイプに分類出来る
。第１のタイプのものはキャリー先取方式とも呼ばれる
もので極めて高速動作が可能であるが、反面素子数が極
めて多くＭＩＳ型大規模集積回路（ＭＩＳＬＳＩ）の様
に多数機能を同一基板に集積する様な場合には適さない
。第２のタイプのものはキャリーを１ビットづつ次のピ
ットに送つてやる方式で第１のタイプのものに比べて、
速度の点では劣るが、素子数が少なくてすむ為Ｍ［Ｓ型
大規模集積回路等に広く使用されている。
いる）の方式によつて、いくつかのタイプに分類出来る
。第１のタイプのものはキャリー先取方式とも呼ばれる
もので極めて高速動作が可能であるが、反面素子数が極
めて多くＭＩＳ型大規模集積回路（ＭＩＳＬＳＩ）の様
に多数機能を同一基板に集積する様な場合には適さない
。第２のタイプのものはキャリーを１ビットづつ次のピ
ットに送つてやる方式で第１のタイプのものに比べて、
速度の点では劣るが、素子数が少なくてすむ為Ｍ［Ｓ型
大規模集積回路等に広く使用されている。
この第２のタイプのものにも、種々の回路があるがＭＩ
ＳＬＳＩに使用されているものは、次の２つに大別出来
る。
ＳＬＳＩに使用されているものは、次の２つに大別出来
る。
この２つの方法はゲート方式およびトランスファー方式
と呼ばれるものて概略を第１図ａ、ｂにそれぞれ示す。
第１図ａに示されるゲート方式のものは、各桁の桁上げ
回路１１、１２・・・ｌｎにはそれぞれ２つの入力Ａｌ
、Ｂ−、・・・・・・Ａｎ、Ｂｎを入力とすると共に、
それぞれの前の桁からの桁上げ信号、すなわちキャリー
信号Ｃｏ・・・、Ｃｎ−、とを入力としてそれぞれの桁
上げ回路ごとに和出力５、、５０・・・Ｓｎおよびキャ
リー信号Ｃｌ、ｃ２・・・ｃｎを出力する如く構成され
、ここで、このキャリー信号を出力するのを、所定の桁
ｉにおいてはそれ以下のすべての桁の入力値Ａｌ、Ｂ、
・・・・・・Ａｉ、Ｂｉと、最下位桁のキャリー入力と
をゲートを介して論理演算してｉ桁のキャリー信号℃ｉ
を作り出すものである。
と呼ばれるものて概略を第１図ａ、ｂにそれぞれ示す。
第１図ａに示されるゲート方式のものは、各桁の桁上げ
回路１１、１２・・・ｌｎにはそれぞれ２つの入力Ａｌ
、Ｂ−、・・・・・・Ａｎ、Ｂｎを入力とすると共に、
それぞれの前の桁からの桁上げ信号、すなわちキャリー
信号Ｃｏ・・・、Ｃｎ−、とを入力としてそれぞれの桁
上げ回路ごとに和出力５、、５０・・・Ｓｎおよびキャ
リー信号Ｃｌ、ｃ２・・・ｃｎを出力する如く構成され
、ここで、このキャリー信号を出力するのを、所定の桁
ｉにおいてはそれ以下のすべての桁の入力値Ａｌ、Ｂ、
・・・・・・Ａｉ、Ｂｉと、最下位桁のキャリー入力と
をゲートを介して論理演算してｉ桁のキャリー信号℃ｉ
を作り出すものである。
この方式ではービット毎にゲート伝播遅延Ｔｇによるキ
ャリー転送の遅延があり、Ｎビットの加算回路ではＮ−
Ｔｇの転送時間が必要である。第３図１に実際的なこの
方式によるキャリー転送時間を示す。これによれば例え
ば１６ビットのときは１４０ｎｓｅｃの、キャリー転送
時間となる。他方、第１図をに示すトランスファー方式
のものは１指の桁上げ回路２ｉにおいて、その桁入力Ａ
ｉ、Ｂｉの論理に従つて、前の桁ｉ−１からのキヤリー
Ｃｉ−１をそのままキャリー信Ｊ８Ｃｉとして次桁へ送
るものである。
ャリー転送の遅延があり、Ｎビットの加算回路ではＮ−
Ｔｇの転送時間が必要である。第３図１に実際的なこの
方式によるキャリー転送時間を示す。これによれば例え
ば１６ビットのときは１４０ｎｓｅｃの、キャリー転送
時間となる。他方、第１図をに示すトランスファー方式
のものは１指の桁上げ回路２ｉにおいて、その桁入力Ａ
ｉ、Ｂｉの論理に従つて、前の桁ｉ−１からのキヤリー
Ｃｉ−１をそのままキャリー信Ｊ８Ｃｉとして次桁へ送
るものである。
この方式ではキャリー信号を順次低位ビットから高位ビ
ットへとそのままの信号で伝送するために各ビット当り
直列に抵抗Ｒが存在し、かつ各ビット毎に浮遊容量Ｃが
存在すると、Ｎビットの加算器では最大ＮＲ−ＮＣに比
例した時定数を有する遅延伝搬路として作用する。
ットへとそのままの信号で伝送するために各ビット当り
直列に抵抗Ｒが存在し、かつ各ビット毎に浮遊容量Ｃが
存在すると、Ｎビットの加算器では最大ＮＲ−ＮＣに比
例した時定数を有する遅延伝搬路として作用する。
従つて、キャリー転送時間Ｔｐはビット数Ｎの二乗に比
例する。第３図の曲線２にこの方式の実際的な転送時間
を示す。従つてこれらの両方式について考えると、キャ
リー転送時間Ｔｐは第３図から明らかな如くビット数Ｎ
が小さい場合はトランスファー方式の方が優れ、相当高
速度の加算回路を作る事が出来るが、多ビットにおいて
はゲート方式より高速度の加算回路は実現出来ないのが
現状である。本発明の目的は、低ビットでのトランスフ
ァー方式の高速性を多ビットの場合に拡張し、素子数が
少なく、しかも多ビットにおいても高速度で動作するＭ
ＩＳＬＳＩに適用して好適な加算機能を持つた電子回路
を提供することにある。
例する。第３図の曲線２にこの方式の実際的な転送時間
を示す。従つてこれらの両方式について考えると、キャ
リー転送時間Ｔｐは第３図から明らかな如くビット数Ｎ
が小さい場合はトランスファー方式の方が優れ、相当高
速度の加算回路を作る事が出来るが、多ビットにおいて
はゲート方式より高速度の加算回路は実現出来ないのが
現状である。本発明の目的は、低ビットでのトランスフ
ァー方式の高速性を多ビットの場合に拡張し、素子数が
少なく、しかも多ビットにおいても高速度で動作するＭ
ＩＳＬＳＩに適用して好適な加算機能を持つた電子回路
を提供することにある。
本発明による演算回路はトランスファー方式、すなわち
各ビツトニ入力の論理値によつてそのビットよりも前の
ビットから送られてきた桁上げ信号すなわちキャリー信
号とそのまま次のビットへ転送するように構成された加
、減算回路、インクレメンタ回路、デクレメンタ回路、
シフター等の減算回路において、所定のビット間隔での
キャリー信号の転送径路中にバッファ回路等の入力に所
定のインピーダンスを有し、かつ入出力の極性が．等し
い伝達手段をさせたことを特徴とする。
各ビツトニ入力の論理値によつてそのビットよりも前の
ビットから送られてきた桁上げ信号すなわちキャリー信
号とそのまま次のビットへ転送するように構成された加
、減算回路、インクレメンタ回路、デクレメンタ回路、
シフター等の減算回路において、所定のビット間隔での
キャリー信号の転送径路中にバッファ回路等の入力に所
定のインピーダンスを有し、かつ入出力の極性が．等し
い伝達手段をさせたことを特徴とする。
ここで伝達手段としては伝達速度の速いものが好ましい
。この伝達手段は転送径路のインピーダンス連鎖を断ち
切る目的のものであるから、その入出力間に所定のイン
ピーダンスを有し、かつ入出力の，信号の極性が等しい
ものであれば出力の信号が入力よりも増幅されていても
、あるいは多少減衰されていても良いものである。トラ
ンスファー方式の演算回路の一例を詳しく説明すると、
そのビットにおける二人力が相異するとき、すなわち二
人力のいずれか一方のみが論理６゜１゛であるとにこの
ビットよりも低位のビットからのキャリー信号をこのビ
ットよりも高位のビットへ転送し、二人力が共に論理゜
“ｌ゛であるときはこのビットからキャリー信号“１゛
を生成して次のビットへ送り、二人力が共に６６０１で
あるときはこのビットからキャリー信号′６０１を生成
して次ビットへ送出するよう如く構成された複数のビッ
トを直列に配して構成されているものである。
。この伝達手段は転送径路のインピーダンス連鎖を断ち
切る目的のものであるから、その入出力間に所定のイン
ピーダンスを有し、かつ入出力の，信号の極性が等しい
ものであれば出力の信号が入力よりも増幅されていても
、あるいは多少減衰されていても良いものである。トラ
ンスファー方式の演算回路の一例を詳しく説明すると、
そのビットにおける二人力が相異するとき、すなわち二
人力のいずれか一方のみが論理６゜１゛であるとにこの
ビットよりも低位のビットからのキャリー信号をこのビ
ットよりも高位のビットへ転送し、二人力が共に論理゜
“ｌ゛であるときはこのビットからキャリー信号“１゛
を生成して次のビットへ送り、二人力が共に６６０１で
あるときはこのビットからキャリー信号′６０１を生成
して次ビットへ送出するよう如く構成された複数のビッ
トを直列に配して構成されているものである。
本発明の原理および最適なバッファ回路等の伝達手段の
設定条件を以下に説明する。
設定条件を以下に説明する。
Ｎビットのトランスファー方式の加算回路でのｊキャリ
ー転送時間Ｔｐは前述した如く、 ．．一，一ー、．と
表わせる。
ー転送時間Ｔｐは前述した如く、 ．．一，一ー、．と
表わせる。
一方本発明に従つてＮビットをｎビット毎にｍ個のブロ
ック間にバッファーを挿入した加算回路のキャリー転送
時間ＴｐＮは、 ＴｐＢ：バツフアーのお
くれ、と表わせる。
ック間にバッファーを挿入した加算回路のキャリー転送
時間ＴｐＮは、 ＴｐＢ：バツフアーのお
くれ、と表わせる。
従つて（１），（２）より（３）式を得る。ＴｐＢを充
分小さく設計すればＴｐＮ／Ｔｐは１よりもすなわち本
発明による加算回路のキャリー転送時間を小さくする事
は容易てある。最適の分割数ｍは（３）式から容易に計
算出来る。
分小さく設計すればＴｐＮ／Ｔｐは１よりもすなわち本
発明による加算回路のキャリー転送時間を小さくする事
は容易てある。最適の分割数ｍは（３）式から容易に計
算出来る。
（４）式よりｍ米を計算し、ｍ＊に最も近く、Ｎ＝ｍ−
ｎの関係を満足する整数をｍとすればよい。次に本発明
の一実施例を２進１晰、すなわち１６ビットの加算回路
に適用した例について第２図を参照して説明する。
ｎの関係を満足する整数をｍとすればよい。次に本発明
の一実施例を２進１晰、すなわち１６ビットの加算回路
に適用した例について第２図を参照して説明する。
各ビットの加算回路を１ビット目の加算回路３１につい
て説明すると、電界効果型トランジスタＴ８ｌは前段か
らのキャリー信号をこのビットのキャリー信号としてそ
のまま次ビットへ送出するキャリー送出トランジスタで
あり、これは１ビット目の加算回路３１では前のビット
からのキャリーは原則としてないために特に必要ではな
いが２ビット目以上のビットでは前のビットからのキャ
リー符号を転送することは言うまでもない。
て説明すると、電界効果型トランジスタＴ８ｌは前段か
らのキャリー信号をこのビットのキャリー信号としてそ
のまま次ビットへ送出するキャリー送出トランジスタで
あり、これは１ビット目の加算回路３１では前のビット
からのキャリーは原則としてないために特に必要ではな
いが２ビット目以上のビットでは前のビットからのキャ
リー符号を転送することは言うまでもない。
電界トランジスタＴＣＨＩ，ＴＣＬはトランジスタＴＣ
ＨのドレインとＴＯしのソースとを接続することにより
直列に接続されてトランジスタＴＣＨのソースは論理゜
“１゛に対応した電源ＶＯ。に接続され、トランジスタ
ＴＣＬ．のドレインは接地電位に接続され、トランジス
タＴＣＨとＴｃしの接続点はキャリー転送線に接続され
てキャリー信号の生成回路を形成している。ここでキャ
リー送出トランジスタＴＲｌは、この加算回路３１の二
つの入力Ａｌ，Ｂｌの排他的輪理和をそのゲートに入力
して、前ビットからのキャリー信号の次ビットへの送出
を制御する。この排他的輪理和を得る回路はＡＮＤゲー
ト１０１，Ｎ０Ｒゲート１０２、およびこれらのゲート
の出力を入力とするＮＯＲゲート１０３によつて構成さ
れるものであり、入力Ａ１および？のいずれか一方のみ
が論理゜゜１゛であるときに論理゜゜１゛を出力してト
ランジスタＴＲｌを０Ｎにするものである。トランジス
タＴＣＨ．（５ＴＣＬを含むキャリー生成回路は入力Ａ
１とＢ１が共に論理“゜０゛であることをＮＯＲゲート
１０２により検出してこのときトランジスタＴｃしを０
Ｎさせてキャリー信号“０゛を生成し、他方入力Ａｌ，
Ｂｌとが共に論理“１゛であることをＮＯＲゲート１０
２と１０３との出力を入力としたＮＯＲゲート１０４に
より検出してこのときトランジスタＴＣＨを０Ｎさせて
キャリー信号゜゛１゛を生成する。
ＨのドレインとＴＯしのソースとを接続することにより
直列に接続されてトランジスタＴＣＨのソースは論理゜
“１゛に対応した電源ＶＯ。に接続され、トランジスタ
ＴＣＬ．のドレインは接地電位に接続され、トランジス
タＴＣＨとＴｃしの接続点はキャリー転送線に接続され
てキャリー信号の生成回路を形成している。ここでキャ
リー送出トランジスタＴＲｌは、この加算回路３１の二
つの入力Ａｌ，Ｂｌの排他的輪理和をそのゲートに入力
して、前ビットからのキャリー信号の次ビットへの送出
を制御する。この排他的輪理和を得る回路はＡＮＤゲー
ト１０１，Ｎ０Ｒゲート１０２、およびこれらのゲート
の出力を入力とするＮＯＲゲート１０３によつて構成さ
れるものであり、入力Ａ１および？のいずれか一方のみ
が論理゜゜１゛であるときに論理゜゜１゛を出力してト
ランジスタＴＲｌを０Ｎにするものである。トランジス
タＴＣＨ．（５ＴＣＬを含むキャリー生成回路は入力Ａ
１とＢ１が共に論理“゜０゛であることをＮＯＲゲート
１０２により検出してこのときトランジスタＴｃしを０
Ｎさせてキャリー信号“０゛を生成し、他方入力Ａｌ，
Ｂｌとが共に論理“１゛であることをＮＯＲゲート１０
２と１０３との出力を入力としたＮＯＲゲート１０４に
より検出してこのときトランジスタＴＣＨを０Ｎさせて
キャリー信号゜゛１゛を生成する。
他方このビットでの加算処理は入力Ａ１とへの排他的論
理和ＡｌｌＢｌと前ビットからのキャリーＣＯとを加算
することにより行なわれ、この加算処理はＡｌｌＢｌと
ＣＯとの排他的論理和（ＡｌｌＢｌ）１Ｃ０によつて得
られ、これは二人力の．ＡＮＤゲート１０５，Ｎ０Ｒゲ
ート１０６およびこれらのゲート方式の出力を入力する
ＮＯＲゲート１０７の出力とする排他的論理和回路によ
つて行なわれる。同様にして他の２ビット乃至１６ビッ
トの加算回路も構成されている。ここで本実施例におけ
る最条件、すなわちブロック分割数ｍを具体的数値を入
れて計算すると総ビット数Ｎ＝１６，１６ビットで従来
のトランスファー方式てのキャリー転送時間ＴＰ＝２５
６ＳｅＣ１本実施例で用いるバッファの遅延時間ＴｐＢ
＝１０ｒ１ｅｓｅを前述の（４）式を用いてｍ米を計算
するとｍ＊−ニ５となる。
理和ＡｌｌＢｌと前ビットからのキャリーＣＯとを加算
することにより行なわれ、この加算処理はＡｌｌＢｌと
ＣＯとの排他的論理和（ＡｌｌＢｌ）１Ｃ０によつて得
られ、これは二人力の．ＡＮＤゲート１０５，Ｎ０Ｒゲ
ート１０６およびこれらのゲート方式の出力を入力する
ＮＯＲゲート１０７の出力とする排他的論理和回路によ
つて行なわれる。同様にして他の２ビット乃至１６ビッ
トの加算回路も構成されている。ここで本実施例におけ
る最条件、すなわちブロック分割数ｍを具体的数値を入
れて計算すると総ビット数Ｎ＝１６，１６ビットで従来
のトランスファー方式てのキャリー転送時間ＴＰ＝２５
６ＳｅＣ１本実施例で用いるバッファの遅延時間ＴｐＢ
＝１０ｒ１ｅｓｅを前述の（４）式を用いてｍ米を計算
するとｍ＊−ニ５となる。
ここでＮ＝１６を等分する数としては、２，４，８だけ
でであるからｍ＊＝５に最も近い４を分割数ｍとして採
用することとし、各ブロックのビット数ｎを４とした。
でであるからｍ＊＝５に最も近い４を分割数ｍとして採
用することとし、各ブロックのビット数ｎを４とした。
この様にしてｍ＝４を得，（２）式により本実施例のキ
ャリー転送時間ＴｐＮを求めるとＴｐＮ＝９４ｎｓｅｃ
となり従来のトランスファー方式でのＴｐ＝２５６ｎｅ
ｓｃに比べて大幅に改善することができる。第１乃至第
４のビットの加算回路３１，３２，３３，３４を第１の
ブロック５１とし、同様にして第５乃至第８のビットの
４つの加算回路をもつて第２のブロック５２とし、第９
乃至第１２のビットの４つの加算回路をもつて第三のブ
ロック５３とし、第１３乃至第１６のビットの４つの加
算回路をもつて第四のブロック５４として以下の説明を
継続する。
ャリー転送時間ＴｐＮを求めるとＴｐＮ＝９４ｎｓｅｃ
となり従来のトランスファー方式でのＴｐ＝２５６ｎｅ
ｓｃに比べて大幅に改善することができる。第１乃至第
４のビットの加算回路３１，３２，３３，３４を第１の
ブロック５１とし、同様にして第５乃至第８のビットの
４つの加算回路をもつて第２のブロック５２とし、第９
乃至第１２のビットの４つの加算回路をもつて第三のブ
ロック５３とし、第１３乃至第１６のビットの４つの加
算回路をもつて第四のブロック５４として以下の説明を
継続する。
ここで第一のブロック５１と第２のブロック５２とのキ
ャリー信号の転送はバッファー回路８１を介して行なわ
れる。このバッファー回路８１は、エンハンスメント型
の電界効果型ＭＩＳトランジスタＴＢＨのソースを論理
゜“１゛に対応した電源Ｖｃｃに接続し、このトランジ
スタＴ８Ｈのドレインとドレインが接続電位に接続され
たエンハンスメント型の電界効果型ＭＩＳトランジスタ
ＴＢＬのソースに接続すると共にこの接続部から次ビッ
トへのバッファーされたキャリ信号Ｃ４来を出力ように
なし、第４ビット目の加算回路からキャリー信号Ｃ４を
入力としてこの反転出力をインバータ１１２によつて得
てこれをトランジスタＴＢＬのゲートに入力させ、この
反転出力をインバータ１１１によつてさらに反転させて
この搬転出力をトランジスタＴＢＨのゲート方式に入力
させることにより入力キャリー信号Ｃ４と同じ論理レベ
ルを次ビツトヘバツフアされたキャリー信号Ｃ４来とて
送出するものである。同様にして第二のブロックの最終
ビット（第８のビット）と第三のブロックの・最初のビ
ット（第９のビット）との間および第三のブロック最終
のビット（第１２のビット）と第四のブロックの最初の
ビット（第１３のビット）との間のキャリー信号の授受
は前述したバッファ回路８１と同様に構成されたバッフ
ァー回路８２，８）３をそれぞれ介して行なうように構
成されているものである。このように４ビット毎にキャ
リー転送をバッファーを介して行なうように構成された
本発明による１６ビットの加算回路でのキャリー転送時
間Ｔｐは即に述べた如く９４ｎｓｅｃとなり、また本実
施例での各ビットにおけるキャリ転送時間は第３図の曲
線３となり、全てのビットにおいて最小の時間によつて
キャリー転送がなされることが理解できる。
ャリー信号の転送はバッファー回路８１を介して行なわ
れる。このバッファー回路８１は、エンハンスメント型
の電界効果型ＭＩＳトランジスタＴＢＨのソースを論理
゜“１゛に対応した電源Ｖｃｃに接続し、このトランジ
スタＴ８Ｈのドレインとドレインが接続電位に接続され
たエンハンスメント型の電界効果型ＭＩＳトランジスタ
ＴＢＬのソースに接続すると共にこの接続部から次ビッ
トへのバッファーされたキャリ信号Ｃ４来を出力ように
なし、第４ビット目の加算回路からキャリー信号Ｃ４を
入力としてこの反転出力をインバータ１１２によつて得
てこれをトランジスタＴＢＬのゲートに入力させ、この
反転出力をインバータ１１１によつてさらに反転させて
この搬転出力をトランジスタＴＢＨのゲート方式に入力
させることにより入力キャリー信号Ｃ４と同じ論理レベ
ルを次ビツトヘバツフアされたキャリー信号Ｃ４来とて
送出するものである。同様にして第二のブロックの最終
ビット（第８のビット）と第三のブロックの・最初のビ
ット（第９のビット）との間および第三のブロック最終
のビット（第１２のビット）と第四のブロックの最初の
ビット（第１３のビット）との間のキャリー信号の授受
は前述したバッファ回路８１と同様に構成されたバッフ
ァー回路８２，８）３をそれぞれ介して行なうように構
成されているものである。このように４ビット毎にキャ
リー転送をバッファーを介して行なうように構成された
本発明による１６ビットの加算回路でのキャリー転送時
間Ｔｐは即に述べた如く９４ｎｓｅｃとなり、また本実
施例での各ビットにおけるキャリ転送時間は第３図の曲
線３となり、全てのビットにおいて最小の時間によつて
キャリー転送がなされることが理解できる。
以上説明した様に、本発明によれば、従来技術によるよ
りも大幅に高速度で動作可能な演算機能を有する電子回
路を得ることが出来る。
りも大幅に高速度で動作可能な演算機能を有する電子回
路を得ることが出来る。
又その方法も簡単であり、最適な設計方法を示した事に
より従来技術によるより大幅に優れた演算回路を容易に
設計可能となる。
より従来技術によるより大幅に優れた演算回路を容易に
設計可能となる。
なお前述の実施例では、伝達手段としてのバッファー回
路をエンハンスメント型のＭＩＳトランジスタを用いて
実現した例を示したが、バッファー回路の素子としては
Ｃ−ＭＯＳｌバイポーラトランジスタ等何を用いてもよ
い事はもちろんであるし、またその回路構成もプッシュ
プルに限るものではなく任意のものて良いのは勿論であ
る。
路をエンハンスメント型のＭＩＳトランジスタを用いて
実現した例を示したが、バッファー回路の素子としては
Ｃ−ＭＯＳｌバイポーラトランジスタ等何を用いてもよ
い事はもちろんであるし、またその回路構成もプッシュ
プルに限るものではなく任意のものて良いのは勿論であ
る。
この伝達手段としてはバッファー回路以外の、ホトカッ
プラー等を用いても良く、要するに入出力間が；所定の
インピーダンスで隔てられ、かつ入出力の信号の極性が
等しいものであればよい。さらに本実施例において使用
した演算機の基本回路も、トランスファーゲートにより
キャリーを送る機構の回路である限り、どの様な回路を
採用しようとか２まわない事もむろんである。又、本実
施例は、単純な加算機の場合について説明したが、本発
明は種々の制御信号を入力あるいは出力として構成され
る複雑な演算回路であつても前述の条件を満たす演算回
路であれば、同様である事はもちろんである。
プラー等を用いても良く、要するに入出力間が；所定の
インピーダンスで隔てられ、かつ入出力の信号の極性が
等しいものであればよい。さらに本実施例において使用
した演算機の基本回路も、トランスファーゲートにより
キャリーを送る機構の回路である限り、どの様な回路を
採用しようとか２まわない事もむろんである。又、本実
施例は、単純な加算機の場合について説明したが、本発
明は種々の制御信号を入力あるいは出力として構成され
る複雑な演算回路であつても前述の条件を満たす演算回
路であれば、同様である事はもちろんである。
さらに本発明においてはバッファは必らずしも一定間隔
の桁毎に設ける必要はなく、例えばあるブロックは３つ
の桁とし、他のブロックは４つの桁としてこれらのブロ
ック間にバッファ回路を設けても良い。
の桁毎に設ける必要はなく、例えばあるブロックは３つ
の桁とし、他のブロックは４つの桁としてこれらのブロ
ック間にバッファ回路を設けても良い。
第１図は従来の加算回路の例を示す概要図で、第１図ａ
はゲート方式のものを、第１図ｂはトランスファー方式
のものをそれぞれ示す。 第２図は本発明の一実施例による加算回路の構成を示す
回路図である。第３図は加算回路のキャリー転送時間を
示す図であり、１はゲート方式、２はトランスファー方
式、３は本発明による転送時間を示す。図中の符号１１
，１２，・・・１ｎ，２１，２２，・・・２ｎ，３１，
３２，３４・・・・・・ビット毎の加算回路、１０１〜
１０７・・・・・・ゲート、１１１，１１２・・・・イ
ンバータ、８１〜８３・・・・・・バッファ、５１〜５
４・・・・・・ブロック。
はゲート方式のものを、第１図ｂはトランスファー方式
のものをそれぞれ示す。 第２図は本発明の一実施例による加算回路の構成を示す
回路図である。第３図は加算回路のキャリー転送時間を
示す図であり、１はゲート方式、２はトランスファー方
式、３は本発明による転送時間を示す。図中の符号１１
，１２，・・・１ｎ，２１，２２，・・・２ｎ，３１，
３２，３４・・・・・・ビット毎の加算回路、１０１〜
１０７・・・・・・ゲート、１１１，１１２・・・・イ
ンバータ、８１〜８３・・・・・・バッファ、５１〜５
４・・・・・・ブロック。
Claims (1)
- １ Ｎビットのデータの演算を行ない、各ビットからの
キャリー信号をトランスファーゲートを介して転送する
演算回路において、前記Ｎビットをｎビット毎のｍ個の
ブロックに分割して各ブロック間にキャリー信号のバッ
ファ回路を設けた演算回路であつて、Ｎビットのキャリ
ー信号転送時間をｔｐ、バッファ回路の遅れ時間をｔｐ
Ｂした時、√（ｔｐ／ｔｐＢ）の値に最も近く、かつＮ
＝ｍ・ｎの関係を満足する整数をｍとして用いて分割し
たブロック間に前記バッファ回路を挿入したことを特徴
とする演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11420677A JPS6046736B2 (ja) | 1977-09-21 | 1977-09-21 | 演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11420677A JPS6046736B2 (ja) | 1977-09-21 | 1977-09-21 | 演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5447450A JPS5447450A (en) | 1979-04-14 |
| JPS6046736B2 true JPS6046736B2 (ja) | 1985-10-17 |
Family
ID=14631856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11420677A Expired JPS6046736B2 (ja) | 1977-09-21 | 1977-09-21 | 演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6046736B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4504924A (en) * | 1982-06-28 | 1985-03-12 | International Business Machines Corporation | Carry lookahead logical mechanism using affirmatively referenced transfer gates |
| JPS59123931A (ja) * | 1982-12-29 | 1984-07-17 | Matsushita Electric Ind Co Ltd | キヤリ−信号発生器 |
-
1977
- 1977-09-21 JP JP11420677A patent/JPS6046736B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5447450A (en) | 1979-04-14 |
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