JP3137629B2 - 桁上げ‐セーブ算術演算機構に対する加算器セル - Google Patents
桁上げ‐セーブ算術演算機構に対する加算器セルInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、桁上げ−セーブ−加算器を構成するため
の加算器セルに関するものである。
の加算器セルに関するものである。
桁上げ−セーブ−加算器は、ケイ．ファング（K.Hwan
g）著“計算機算術演算機構（Computer Arithmeti
c）”、ジョーンウィレイ・アンド・サンズ出版、ニュ
ーヨーク、1979年、第98〜102頁から公知である。そこ
に記載されている加算器においては、各第１の加算器セ
ルは、それぞれ３つの互いに加算すべき２進数の同値の
ビットを与えられている３つの入力端を有する。第4.1
図による桁上げ−セーブ−加算器は、全加算器とも呼ば
れるｎ個の加算器セルから成っている。各加算器セルの
桁上げ出力は１つの桁上げ−セーブ−レジスタに中間記
憶され、またすぐ次に上位の加算器セルに供給される。
それに対して第4.2図には桁上げ−セーブ加算器と桁上
げ−プロパゲート加算器との間の組み合わせが示されて
いる。第１の桁上げ−セーブ加算器セルの和出力端は桁
上げ−プロパゲート加算器の第１の入力端に導かれてお
り、第１の桁上げ−セーブ加算器セル（最上位の加算器
セルを例外として）の桁上げ出力端は桁上げ−セーブ−
レジスタを介して桁上げ−プロパゲート加算器の第２の
入力端と結び付けられている。桁上げ−プロパゲート加
算器の出力端には加算の結果としての１つの和語が現れ
る。桁上げ通過（“桁上げ−プロパゲート”）原理を有
する加算器装置と異なり、ここではすべての第１の加算
器セルの桁上げが３つの２進数の加算の際に同時に形成
され、また桁上げ語として第１の加算器セルから取り出
される中間和語とならんで加算に用いられる。こうして
構成された加算器は“桁上げ−セーブ”原理に従って動
作する。
g）著“計算機算術演算機構（Computer Arithmeti
c）”、ジョーンウィレイ・アンド・サンズ出版、ニュ
ーヨーク、1979年、第98〜102頁から公知である。そこ
に記載されている加算器においては、各第１の加算器セ
ルは、それぞれ３つの互いに加算すべき２進数の同値の
ビットを与えられている３つの入力端を有する。第4.1
図による桁上げ−セーブ−加算器は、全加算器とも呼ば
れるｎ個の加算器セルから成っている。各加算器セルの
桁上げ出力は１つの桁上げ−セーブ−レジスタに中間記
憶され、またすぐ次に上位の加算器セルに供給される。
それに対して第4.2図には桁上げ−セーブ加算器と桁上
げ−プロパゲート加算器との間の組み合わせが示されて
いる。第１の桁上げ−セーブ加算器セルの和出力端は桁
上げ−プロパゲート加算器の第１の入力端に導かれてお
り、第１の桁上げ−セーブ加算器セル（最上位の加算器
セルを例外として）の桁上げ出力端は桁上げ−セーブ−
レジスタを介して桁上げ−プロパゲート加算器の第２の
入力端と結び付けられている。桁上げ−プロパゲート加
算器の出力端には加算の結果としての１つの和語が現れ
る。桁上げ通過（“桁上げ−プロパゲート”）原理を有
する加算器装置と異なり、ここではすべての第１の加算
器セルの桁上げが３つの２進数の加算の際に同時に形成
され、また桁上げ語として第１の加算器セルから取り出
される中間和語とならんで加算に用いられる。こうして
構成された加算器は“桁上げ−セーブ”原理に従って動
作する。
従来の加算器セルでは和通過時間は一般に桁上げ通過
時間よりも明らかに大きい。この差異は、和信号がより
多数の論理ゲートを通過しなければならないことに基づ
いている。これらの種々の通過時間はたとえば“桁上げ
−リップル”加算器のような“桁上げ−プロパゲート”
加算器ではまさに有意義である。なぜならば、ここで
は、桁上げ信号は多くの段階を通過しなければならない
が、和信号はただ１つの段階を通過するからである。し
かし、この事情は、和信号および桁上げ信号が別々に後
続の加算器の任意の入端に伝達される“桁上げ−セー
ブ”加算器では異なっている。ここでは、和および桁上
げ信号ができるだけ等しく迅速に形成されることが有利
である。
時間よりも明らかに大きい。この差異は、和信号がより
多数の論理ゲートを通過しなければならないことに基づ
いている。これらの種々の通過時間はたとえば“桁上げ
−リップル”加算器のような“桁上げ−プロパゲート”
加算器ではまさに有意義である。なぜならば、ここで
は、桁上げ信号は多くの段階を通過しなければならない
が、和信号はただ１つの段階を通過するからである。し
かし、この事情は、和信号および桁上げ信号が別々に後
続の加算器の任意の入端に伝達される“桁上げ−セー
ブ”加算器では異なっている。ここでは、和および桁上
げ信号ができるだけ等しく迅速に形成されることが有利
である。
本発明の課題は、“桁上げ−セーブ”加算器に対する
加算器セルであって、和および桁上げ信号が近似的に等
しく、また非常に迅速に形成される加算器セルを提供す
ることである。
加算器セルであって、和および桁上げ信号が近似的に等
しく、また非常に迅速に形成される加算器セルを提供す
ることである。
この課題を解決するため、本発明によれば、インバー
タ、ナンドゲートおよびオアナンドゲートを有してお
り、第１および第２の加数入力端がナンドゲートに、桁
上げ入力端がインバータに、ナンドゲートの出力端がオ
アナンドゲートの１つのアンド入力端に、インバータの
出力端がオアナンドゲートの第１のオア入力端にそれぞ
れ接続されている桁上げ−セーブ算術演算機構に対する
加算器セルにおいて、第１および第２の加数入力端およ
びナンドゲートの出力端が第１の回路装置と、また桁上
げ入力端およびインバータの出力端が第２の回路装置と
それぞれ接続されており、第１の回路装置の第１の出力
端がオアナンドゲートの第２のオア入力端と、また第１
の回路装置の第２、第３および第４の出力端が第２の回
路装置とそれぞれ接続されており、第２の回路装置の出
力端が和出力端を、またオアナンドゲートの出力端が桁
上げ出力端を形成し、第１の回路装置が第１、第２およ
び第３のｐチャネルスイッチングトランジスタおよび第
１、第２および第３のｎチャネルスイッチングトランジ
スタを含んでおり、第１および第２のｐチャネルスイッ
チングトランジスタが第１の直列回路を形成し、また第
３のｐチャネルスイッチングトランジスタがそれに対し
て並列に接続されており、第１の直列回路の第１の端子
および第３のｐチャネルスイッチングトランジスタの第
１の端子が供給電圧と接続されており、第３のｐチャネ
ルスイッチングトランジスタの第２の端子が第１の直列
回路の第２の端子と、第１および第２のｎチャネルスイ
ッチングトランジスタから成る第１の並列回路の第１の
端子と、第１の回路装置の第１の出力端を介してオアナ
ンドゲートの第２のオア入力端とそれぞれ接続されてお
り、第１の並列回路の第２の端子が第３のｎチャネルス
イッチングトランジスタを介して接地点と接続されてお
り、第１の加数入力端が第１のｐチャネルスイッチング
トランジスタのゲートおよび第２のｎチャネルスイッチ
ングトランジスタのゲートと、第２の加数入力端が第２
のｐチャネルスイッチングトランジスタのゲートおよび
第１のｎチャネルスイッチングトランジスタのゲート
と、またナンドゲートの出力端が第３のｐチャネルスイ
ッチングトランジスタのゲートおよび第３のｎチャネル
スイッチングトランジスタのゲートとそれぞれ接続され
ており、第２の回路装置が第４および第５のｐチャネル
スイッチングトランジスタおよび第４および第５のｎチ
ャネルスイッチングトランジスタを含んでおり、第４の
ｐチャネルスイッチングトランジスタの第１の端子がイ
ンバータの出力端および第５のｐチャネルスイッチング
トランジスタのゲートと接続されており、第４のｎチャ
ネルスイッチングトランジスタの第１の端子が桁上げ入
力端および第５のｎチャネルスイッチングトランジスタ
のゲートと接続されており、第５のｐチャネルスイッチ
ングトランジスタの第１の端子が第１の回路装置の第２
の出力端を介して、第５のｎチャネルスイッチングトラ
ンジスタの第１の端子が第１の回路装置の第３の出力端
を介して、また第４のｐチャネルスイッチングトランジ
スタのゲート端子および第４のｎチャネルスイッチング
トランジスタのゲート端子が第１の回路装置の第４の出
力端を介してそれぞれ第１の回路装置と接続されてお
り、和出力端が第４のｐチャネルスイッチングトランジ
スタおよび第４のｎチャネルスイッチングトランジスタ
の第２の端子並びに第５のｐチャネルスイッチングトラ
ンジスタおよび第５のｎチャネルスイッチングトランジ
スタの第２の端子にそれぞれ接続される。
タ、ナンドゲートおよびオアナンドゲートを有してお
り、第１および第２の加数入力端がナンドゲートに、桁
上げ入力端がインバータに、ナンドゲートの出力端がオ
アナンドゲートの１つのアンド入力端に、インバータの
出力端がオアナンドゲートの第１のオア入力端にそれぞ
れ接続されている桁上げ−セーブ算術演算機構に対する
加算器セルにおいて、第１および第２の加数入力端およ
びナンドゲートの出力端が第１の回路装置と、また桁上
げ入力端およびインバータの出力端が第２の回路装置と
それぞれ接続されており、第１の回路装置の第１の出力
端がオアナンドゲートの第２のオア入力端と、また第１
の回路装置の第２、第３および第４の出力端が第２の回
路装置とそれぞれ接続されており、第２の回路装置の出
力端が和出力端を、またオアナンドゲートの出力端が桁
上げ出力端を形成し、第１の回路装置が第１、第２およ
び第３のｐチャネルスイッチングトランジスタおよび第
１、第２および第３のｎチャネルスイッチングトランジ
スタを含んでおり、第１および第２のｐチャネルスイッ
チングトランジスタが第１の直列回路を形成し、また第
３のｐチャネルスイッチングトランジスタがそれに対し
て並列に接続されており、第１の直列回路の第１の端子
および第３のｐチャネルスイッチングトランジスタの第
１の端子が供給電圧と接続されており、第３のｐチャネ
ルスイッチングトランジスタの第２の端子が第１の直列
回路の第２の端子と、第１および第２のｎチャネルスイ
ッチングトランジスタから成る第１の並列回路の第１の
端子と、第１の回路装置の第１の出力端を介してオアナ
ンドゲートの第２のオア入力端とそれぞれ接続されてお
り、第１の並列回路の第２の端子が第３のｎチャネルス
イッチングトランジスタを介して接地点と接続されてお
り、第１の加数入力端が第１のｐチャネルスイッチング
トランジスタのゲートおよび第２のｎチャネルスイッチ
ングトランジスタのゲートと、第２の加数入力端が第２
のｐチャネルスイッチングトランジスタのゲートおよび
第１のｎチャネルスイッチングトランジスタのゲート
と、またナンドゲートの出力端が第３のｐチャネルスイ
ッチングトランジスタのゲートおよび第３のｎチャネル
スイッチングトランジスタのゲートとそれぞれ接続され
ており、第２の回路装置が第４および第５のｐチャネル
スイッチングトランジスタおよび第４および第５のｎチ
ャネルスイッチングトランジスタを含んでおり、第４の
ｐチャネルスイッチングトランジスタの第１の端子がイ
ンバータの出力端および第５のｐチャネルスイッチング
トランジスタのゲートと接続されており、第４のｎチャ
ネルスイッチングトランジスタの第１の端子が桁上げ入
力端および第５のｎチャネルスイッチングトランジスタ
のゲートと接続されており、第５のｐチャネルスイッチ
ングトランジスタの第１の端子が第１の回路装置の第２
の出力端を介して、第５のｎチャネルスイッチングトラ
ンジスタの第１の端子が第１の回路装置の第３の出力端
を介して、また第４のｐチャネルスイッチングトランジ
スタのゲート端子および第４のｎチャネルスイッチング
トランジスタのゲート端子が第１の回路装置の第４の出
力端を介してそれぞれ第１の回路装置と接続されてお
り、和出力端が第４のｐチャネルスイッチングトランジ
スタおよび第４のｎチャネルスイッチングトランジスタ
の第２の端子並びに第５のｐチャネルスイッチングトラ
ンジスタおよび第５のｎチャネルスイッチングトランジ
スタの第２の端子にそれぞれ接続される。
以下、図面に示されている実施例により本発明を詳細
に説明する。
に説明する。
第２図には、３つのオアナンドゲートORNAND1、ORNAN
D2、ORNAND3、２つのナンドゲートNAND1、NAND2および
１つのインバータI1から成る従来の加算器セルが示され
ている。加算器セルは３つの入力端（２つの加数入力端
Ａ、Ｂおよび１つの桁上げ入力端Ci）および２つの出力
端（１つの和出力端Ｓおよび１つの桁上げ出力端Co）を
含んでいる。桁上げ入力端Ciは１つのインバータI1を介
して第１のオアナンドゲートORNAND1の第１のオア入力
端と接続されており、他方において加数入力端Ａ、Ｂは
それぞれ第１のナンドゲートNAND1の１つの入力端と第
２のオアナンドゲートORNAND2のそれぞれ１つのオア入
力端とに接続されている。ナンドゲートNAND1の出力端
は第２のオアナンドゲートORNAND2のアンド入力端にも
第１のオアナンドゲートORNAND1のアンド入力端にも接
続されている。この場合、第１のオアナンドゲートORNA
ND1の出力端が従来の加算器セルの桁上げ出力端Coを形
成する。第２のオアナンドゲートORNAND2の出力端は、
この場合、一方では第１のオアナンドゲートORNAND1の
第２のオア入力端、第２のナンドゲートNAND2の第１の
入力端および第３のオアナンドゲートORNAND3の第１の
オア入力端と接続されている。加算器セルの桁上げ入力
端Ciは第２のナンドゲートNAND2の第２の入力端および
第３のオアナンドゲートORNAND3の第２のオア入力端と
接続されており、他方において第２のナンドゲートNAND
2の出力端は第３のオアナンドゲートORNAND3のアンド入
力端と接続されている。この場合、第３のオアナンドゲ
ートORNAND3の出力端は和出力端Ｓを形成する。この従
来の加算器セルでは和通過時間、すなわち加数入力端Ａ
およびＢからの和を形成するために必要とされる時間は
一般に桁上げ通過時間よりも明白に大きい。これは、和
信号がより多数のゲートを通過しなければならないこと
に起因する。第２図による加算器セルのなかで和信号を
形成するためには、加数入力端Ａ、Ｂにおける１つの信
号がそれぞれ最大４つのゲートを通過しなければなら
ず、桁上げ出力端Coにおける桁上げ信号を形成するため
には、１つの信号が単に加数入力端Ａ、Ｂから３つのゲ
ートを、または桁上げ入力端Ciから２つのゲートを通過
しなければならない。第２図による従来の加算器セルお
よび本発明による“桁上げ−セーブ算術演算機構”の機
能の仕方は第３図ａの論理表に示されている。
D2、ORNAND3、２つのナンドゲートNAND1、NAND2および
１つのインバータI1から成る従来の加算器セルが示され
ている。加算器セルは３つの入力端（２つの加数入力端
Ａ、Ｂおよび１つの桁上げ入力端Ci）および２つの出力
端（１つの和出力端Ｓおよび１つの桁上げ出力端Co）を
含んでいる。桁上げ入力端Ciは１つのインバータI1を介
して第１のオアナンドゲートORNAND1の第１のオア入力
端と接続されており、他方において加数入力端Ａ、Ｂは
それぞれ第１のナンドゲートNAND1の１つの入力端と第
２のオアナンドゲートORNAND2のそれぞれ１つのオア入
力端とに接続されている。ナンドゲートNAND1の出力端
は第２のオアナンドゲートORNAND2のアンド入力端にも
第１のオアナンドゲートORNAND1のアンド入力端にも接
続されている。この場合、第１のオアナンドゲートORNA
ND1の出力端が従来の加算器セルの桁上げ出力端Coを形
成する。第２のオアナンドゲートORNAND2の出力端は、
この場合、一方では第１のオアナンドゲートORNAND1の
第２のオア入力端、第２のナンドゲートNAND2の第１の
入力端および第３のオアナンドゲートORNAND3の第１の
オア入力端と接続されている。加算器セルの桁上げ入力
端Ciは第２のナンドゲートNAND2の第２の入力端および
第３のオアナンドゲートORNAND3の第２のオア入力端と
接続されており、他方において第２のナンドゲートNAND
2の出力端は第３のオアナンドゲートORNAND3のアンド入
力端と接続されている。この場合、第３のオアナンドゲ
ートORNAND3の出力端は和出力端Ｓを形成する。この従
来の加算器セルでは和通過時間、すなわち加数入力端Ａ
およびＢからの和を形成するために必要とされる時間は
一般に桁上げ通過時間よりも明白に大きい。これは、和
信号がより多数のゲートを通過しなければならないこと
に起因する。第２図による加算器セルのなかで和信号を
形成するためには、加数入力端Ａ、Ｂにおける１つの信
号がそれぞれ最大４つのゲートを通過しなければなら
ず、桁上げ出力端Coにおける桁上げ信号を形成するため
には、１つの信号が単に加数入力端Ａ、Ｂから３つのゲ
ートを、または桁上げ入力端Ciから２つのゲートを通過
しなければならない。第２図による従来の加算器セルお
よび本発明による“桁上げ−セーブ算術演算機構”の機
能の仕方は第３図ａの論理表に示されている。
第１図には“桁上げ−セーブ”算術演算機構に対する
本発明による加算器セルが示されている。この加算器セ
ルは、従来の加算器セルと同じく、３つの入力端（２つ
の加数入力端Ａ、Ｂおよび１つの桁上げ入力端Ci）およ
び２つの出力端（１つの和出力端Ｓおよび１つの桁上げ
出力端Co）を含んでいる。さらに、本発明による加算器
セルは、従来の加算器セルと同じく、１つのナンドゲー
トNAND1、１つのオアナンドゲートORNAND1および１つの
インバータI1を含んでいる。加数入力端ＡおよびＢはそ
れぞれ第１のナンドゲートNAND1の１つの入力端に接続
されており、その出力端にオアナンドゲートORNAND1が
そのアンド入力端で接続されている。桁上げ入力端Ciは
インバータI1を介してオアナンドゲートORNAND1の第１
のオア入力端と接続されており、他方においてオアナン
ドゲートORNAND1の出力端は本発明による加算器セルの
桁上げ出力端Coを形成する。さらに、２つの加数入力端
Ａ、ＢおよびナンドゲートNAND1の出力端は破線で囲ま
れている第１の回路装置SA1と、また桁上げ入力端Ciお
よびインバータI1の出力端は破線で囲まれている第２の
回路装置SA2と接続されている。第１の回路装置SA1の第
１の出力端はオアナンドゲートORNAND1の第２のオア入
力端と、また第１の回路装置SA1の第２、第３および第
４の出力端は第２の回路装置SA2と接続されており、第
２の回路装置SA2の１つの出力端が和出力端Ｓを形成す
る。
本発明による加算器セルが示されている。この加算器セ
ルは、従来の加算器セルと同じく、３つの入力端（２つ
の加数入力端Ａ、Ｂおよび１つの桁上げ入力端Ci）およ
び２つの出力端（１つの和出力端Ｓおよび１つの桁上げ
出力端Co）を含んでいる。さらに、本発明による加算器
セルは、従来の加算器セルと同じく、１つのナンドゲー
トNAND1、１つのオアナンドゲートORNAND1および１つの
インバータI1を含んでいる。加数入力端ＡおよびＢはそ
れぞれ第１のナンドゲートNAND1の１つの入力端に接続
されており、その出力端にオアナンドゲートORNAND1が
そのアンド入力端で接続されている。桁上げ入力端Ciは
インバータI1を介してオアナンドゲートORNAND1の第１
のオア入力端と接続されており、他方においてオアナン
ドゲートORNAND1の出力端は本発明による加算器セルの
桁上げ出力端Coを形成する。さらに、２つの加数入力端
Ａ、ＢおよびナンドゲートNAND1の出力端は破線で囲ま
れている第１の回路装置SA1と、また桁上げ入力端Ciお
よびインバータI1の出力端は破線で囲まれている第２の
回路装置SA2と接続されている。第１の回路装置SA1の第
１の出力端はオアナンドゲートORNAND1の第２のオア入
力端と、また第１の回路装置SA1の第２、第３および第
４の出力端は第２の回路装置SA2と接続されており、第
２の回路装置SA2の１つの出力端が和出力端Ｓを形成す
る。
第１の回路装置SA1は３つのｐチャネルスイッチング
トランジスタP1、P2、P3および３つのｎチャネルスイッ
チングトランジスタアN1、N2、N3を含んでおり、第１お
よび第２のｐチャネルスイッチングトランジスタP1、P2
は第１の直列回路を形成し、また第３のｐチャネルスイ
ッチングトランジスタP3はそれに対して並列に接続され
ている。第１の直列回路の第１の端子および第３のｐチ
ャネルスイッチングトランジスタP3の第１の端子は供給
電圧VDDと接続されており、他方において第３のｐチャ
ネルスイッチングトランジスタP3の第２の端子は第１の
直列回路の第２の端子と、第１および第２のｎチャネル
スイッチングトランジスタN1、N2から成る第１の並列回
路の第１の端子と、第１の回路装置SA1の第１の出力端
を介してオアナンドゲートORNAND1の第２のオア入力端
と、また第１の回路装置SA1の第２、第３および第４の
出力端を介して第２の回路装置SA2と接続されている。
第１および第２のｎチャネルスイッチングトランジスタ
N1、N2から成る第１の並列回路の第２の端子は第３のｎ
チャネルスイッチングトランジスタN3を介して接地点GN
Dと接続されており、第１の加数入力端Ａは第１のｐチ
ャネルスイッチングトランジスタP1のゲートおよび第２
のｎチャネルスイッチングトランジスタN2のゲートに、
また第２の加数入力端Ｂは第２のｐチャネルスイッチン
グトランジスタP2のゲートおよび第１のｎチャネルスイ
ッチングトランジスタN1のゲートに接続されている。ナ
ンドゲートNAND1の出力端は第３のｐチャネルスイッチ
ングトランジスタP3のゲートおよび第３のｎチャネルス
イッチングトランジスタN3のゲートと接続されている。
トランジスタP1、P2、P3および３つのｎチャネルスイッ
チングトランジスタアN1、N2、N3を含んでおり、第１お
よび第２のｐチャネルスイッチングトランジスタP1、P2
は第１の直列回路を形成し、また第３のｐチャネルスイ
ッチングトランジスタP3はそれに対して並列に接続され
ている。第１の直列回路の第１の端子および第３のｐチ
ャネルスイッチングトランジスタP3の第１の端子は供給
電圧VDDと接続されており、他方において第３のｐチャ
ネルスイッチングトランジスタP3の第２の端子は第１の
直列回路の第２の端子と、第１および第２のｎチャネル
スイッチングトランジスタN1、N2から成る第１の並列回
路の第１の端子と、第１の回路装置SA1の第１の出力端
を介してオアナンドゲートORNAND1の第２のオア入力端
と、また第１の回路装置SA1の第２、第３および第４の
出力端を介して第２の回路装置SA2と接続されている。
第１および第２のｎチャネルスイッチングトランジスタ
N1、N2から成る第１の並列回路の第２の端子は第３のｎ
チャネルスイッチングトランジスタN3を介して接地点GN
Dと接続されており、第１の加数入力端Ａは第１のｐチ
ャネルスイッチングトランジスタP1のゲートおよび第２
のｎチャネルスイッチングトランジスタN2のゲートに、
また第２の加数入力端Ｂは第２のｐチャネルスイッチン
グトランジスタP2のゲートおよび第１のｎチャネルスイ
ッチングトランジスタN1のゲートに接続されている。ナ
ンドゲートNAND1の出力端は第３のｐチャネルスイッチ
ングトランジスタP3のゲートおよび第３のｎチャネルス
イッチングトランジスタN3のゲートと接続されている。
第２の回路装置SA2は第４および第５のｐチャネルス
イッチングトランジスタP4、P5および第４および第５の
ｎチャネルスイッチングトランジスタN4、N5を含んでい
る。第４のｐチャネルスイッチングトランジスタP4の第
１の端子がインバータI1の出力端および第５のｐチャネ
ルスイッチングトランジスタP5のゲートと接続されてい
る。第４のｎチャネルスイッチングトランジスタN4の第
１の端子は桁上げ入力端Ciおよび第５のｎチャネルスイ
ッチングトランジスタN5のゲートと接続されている。こ
の場合、第５のｐチャネルスイッチングトランジスタP5
の第１の端子は第１の回路装置SA1の第２の出力端を介
して、第５のｎチャネルスイッチングトランジスタN5の
第１の端子は第１の回路装置SA1の第３の出力端を介し
て、また第４のｐチャネルスイッチングトランジスタP4
のゲート端子および第４のｎチャネルスイッチングトラ
ンジスタN4のゲート端子は第１の回路装置SA1の第４の
出力端を介してそれぞれ第１の回路装置SA1と接続され
ている。この場合、和出力端Ｓは、第４のｐチャネルス
イッチングトランジスタP4および第４のｎチャネルスイ
ッチングトランジスタN4の第２の端子、並びに第５のｐ
チャネルスイッチングトランジスタP5および第５のｎチ
ャネルスイッチングトランジスタN5の第２の端子とそれ
ぞれ接続されている。
イッチングトランジスタP4、P5および第４および第５の
ｎチャネルスイッチングトランジスタN4、N5を含んでい
る。第４のｐチャネルスイッチングトランジスタP4の第
１の端子がインバータI1の出力端および第５のｐチャネ
ルスイッチングトランジスタP5のゲートと接続されてい
る。第４のｎチャネルスイッチングトランジスタN4の第
１の端子は桁上げ入力端Ciおよび第５のｎチャネルスイ
ッチングトランジスタN5のゲートと接続されている。こ
の場合、第５のｐチャネルスイッチングトランジスタP5
の第１の端子は第１の回路装置SA1の第２の出力端を介
して、第５のｎチャネルスイッチングトランジスタN5の
第１の端子は第１の回路装置SA1の第３の出力端を介し
て、また第４のｐチャネルスイッチングトランジスタP4
のゲート端子および第４のｎチャネルスイッチングトラ
ンジスタN4のゲート端子は第１の回路装置SA1の第４の
出力端を介してそれぞれ第１の回路装置SA1と接続され
ている。この場合、和出力端Ｓは、第４のｐチャネルス
イッチングトランジスタP4および第４のｎチャネルスイ
ッチングトランジスタN4の第２の端子、並びに第５のｐ
チャネルスイッチングトランジスタP5および第５のｎチ
ャネルスイッチングトランジスタN5の第２の端子とそれ
ぞれ接続されている。
本発明による加算器セルでは、既に第２図中で使用さ
れた第２のオアナンドゲートORNAND2は中央で分割さ
れ、また桁上げ信号または反転された桁上げ信号により
駆動されるｎチャネルスイッチングトランジスタN5およ
びｐチャネルスイッチングトランジスタP5が挿入され
た。更に、第２のオアナンドゲートORNAND2により駆動
され、また桁上げ信号または反転された桁上げ信号を伝
達するｎチャネルスイッチングトランジスタN4およびｐ
チャネルスイッチングトランジスタP4が挿入された。加
算器セルは、加数入力端ＡおよびＢにおける入力信号の
一致の際には桁上げ入力端Ciにおける桁上げ入力信号が
第４のｎチャネルスイッチングトランジスタN4を介して
和出力端Ｓに伝達され、加数入力端ＡおよびＢにおける
加数の不一致の際には桁上げ入力端Ciにおける反転され
た桁上げ入力信号が第４のｐチャネルスイッチングトラ
ンジスタP4を介して和出力端Ｓに伝達されるように働
く。第５のｎチャネルスイッチングトランジスタN5およ
び第５のｐチャネルスイッチングトランジスタP5はこの
電荷の流れを、“1"が第４のｎチャネルスイッチングト
ランジスタN4を介して、または“0"が第４のｐチャネル
スイッチングトランジスタP4を介して伝達されるべきと
きには常に増幅し、またこうしてスイッチングトランジ
スタN4またはP4のカットオフ電圧だけの降下を回避す
る。本発明による加算器セルのこの構成に基づいて、信
号は加数入力端Ａ、Ｂからも桁上げ入力端Ciからも和出
力端Ｓまたは桁上げ出力端Coへそれぞれただ２つのゲー
トを通過することになる。実現された加算器セルによる
シミュレーションの結果、和および桁上げ信号の通過時
間は近似的に等しく、また従来の加算器セル内の信号に
対する最大通過時間よりも小さいことが確認された。
れた第２のオアナンドゲートORNAND2は中央で分割さ
れ、また桁上げ信号または反転された桁上げ信号により
駆動されるｎチャネルスイッチングトランジスタN5およ
びｐチャネルスイッチングトランジスタP5が挿入され
た。更に、第２のオアナンドゲートORNAND2により駆動
され、また桁上げ信号または反転された桁上げ信号を伝
達するｎチャネルスイッチングトランジスタN4およびｐ
チャネルスイッチングトランジスタP4が挿入された。加
算器セルは、加数入力端ＡおよびＢにおける入力信号の
一致の際には桁上げ入力端Ciにおける桁上げ入力信号が
第４のｎチャネルスイッチングトランジスタN4を介して
和出力端Ｓに伝達され、加数入力端ＡおよびＢにおける
加数の不一致の際には桁上げ入力端Ciにおける反転され
た桁上げ入力信号が第４のｐチャネルスイッチングトラ
ンジスタP4を介して和出力端Ｓに伝達されるように働
く。第５のｎチャネルスイッチングトランジスタN5およ
び第５のｐチャネルスイッチングトランジスタP5はこの
電荷の流れを、“1"が第４のｎチャネルスイッチングト
ランジスタN4を介して、または“0"が第４のｐチャネル
スイッチングトランジスタP4を介して伝達されるべきと
きには常に増幅し、またこうしてスイッチングトランジ
スタN4またはP4のカットオフ電圧だけの降下を回避す
る。本発明による加算器セルのこの構成に基づいて、信
号は加数入力端Ａ、Ｂからも桁上げ入力端Ciからも和出
力端Ｓまたは桁上げ出力端Coへそれぞれただ２つのゲー
トを通過することになる。実現された加算器セルによる
シミュレーションの結果、和および桁上げ信号の通過時
間は近似的に等しく、また従来の加算器セル内の信号に
対する最大通過時間よりも小さいことが確認された。
第３図ａには第２図による加算器セルおよび第１図に
よる本発明による加算器セルに対する論理表が示されて
いる。また第３図ｂには第１の回路装置SA1の第１、第
２及び第３のｐチャネルスイッチングトランジスタP1、
P2及びP3で構成される回路に加数入力Ａ、Ｂの種々の論
理値が加えられたときの各トランジスタの導通、不導通
状態と出力状態を示し、Ｌはトランジスタの導通状態、
Ｎはトランジスタの不導通状態を表す。この表からｐチ
ャネルスイッチングトランジスタP1、P2及びP3で構成さ
れる回路に加わる加数入力Ａ、Ｂが同じ値を持つときの
み出力が存在することが分る。第３図ｃには同様に第１
の回路装置SA1の第１、第２及び第３のｎチャネルスイ
ッチングトランジスタN1、N2及びN3で構成される回路に
加数入力Ａ、Ｂの種々の論理値が加えられたときの各ト
ランジスタの導通、不導通状態と出力状態を示し、Ｌは
トランジスタの導通状態、Ｎはトランジスタの不導通状
態を表す。この表からｎチャネルスイッチングトランジ
スタN1、N2及びN3で構成される回路に加わる加数入力
Ａ、Ｂが異なる値を持つときのみ出力が存在することが
分る。
よる本発明による加算器セルに対する論理表が示されて
いる。また第３図ｂには第１の回路装置SA1の第１、第
２及び第３のｐチャネルスイッチングトランジスタP1、
P2及びP3で構成される回路に加数入力Ａ、Ｂの種々の論
理値が加えられたときの各トランジスタの導通、不導通
状態と出力状態を示し、Ｌはトランジスタの導通状態、
Ｎはトランジスタの不導通状態を表す。この表からｐチ
ャネルスイッチングトランジスタP1、P2及びP3で構成さ
れる回路に加わる加数入力Ａ、Ｂが同じ値を持つときの
み出力が存在することが分る。第３図ｃには同様に第１
の回路装置SA1の第１、第２及び第３のｎチャネルスイ
ッチングトランジスタN1、N2及びN3で構成される回路に
加数入力Ａ、Ｂの種々の論理値が加えられたときの各ト
ランジスタの導通、不導通状態と出力状態を示し、Ｌは
トランジスタの導通状態、Ｎはトランジスタの不導通状
態を表す。この表からｎチャネルスイッチングトランジ
スタN1、N2及びN3で構成される回路に加わる加数入力
Ａ、Ｂが異なる値を持つときのみ出力が存在することが
分る。
このＡ、Ｂが同じ値を持つときには、第２の回路装置
SA2のｎチャネルスイッチングトランジスタN4はゲート
端子の信号が１であるから導通し、ｐチャネルスイッチ
ングトランジスタP4はゲート端子の信号が１で不導通で
あり、Ｓ＝Ciで、Ci＝１のときはｎチャネルスイッチン
グトランジスタN5は導通、Ci＝０のときはｎチャネルス
イッチングトランジスタN5は不導通となる。また、Ａ、
Ｂが異なる値の場合には、第２の回路装置SA2のｎチャ
ネルスイッチングトランジスタN4はゲート端子の信号が
０であるから不導通であり、ｐチャネルスイッチングト
ランジスタP4はゲート端子の信号が０で導通し、 で、Ci＝０のときはｐチャネルスイッチングトランジス
タP5は、導通Ci＝１のときはｐチャネルスイッチングト
ランジスタP5は不導通となる。
SA2のｎチャネルスイッチングトランジスタN4はゲート
端子の信号が１であるから導通し、ｐチャネルスイッチ
ングトランジスタP4はゲート端子の信号が１で不導通で
あり、Ｓ＝Ciで、Ci＝１のときはｎチャネルスイッチン
グトランジスタN5は導通、Ci＝０のときはｎチャネルス
イッチングトランジスタN5は不導通となる。また、Ａ、
Ｂが異なる値の場合には、第２の回路装置SA2のｎチャ
ネルスイッチングトランジスタN4はゲート端子の信号が
０であるから不導通であり、ｐチャネルスイッチングト
ランジスタP4はゲート端子の信号が０で導通し、 で、Ci＝０のときはｐチャネルスイッチングトランジス
タP5は、導通Ci＝１のときはｐチャネルスイッチングト
ランジスタP5は不導通となる。
従って、第３図ａの表に示すように、和出力端Ｓは加
数入力端Ａ＝０、Ｂ＝１かつ桁上げ入力端Ci＝０、また
は加数入力端Ａ＝１、Ｂ＝０かつ桁上げ入力端Ci＝０、
または加数入力端Ａ＝Ｏ、Ｂ＝Ｏかつ桁上げ入力端Ci＝
１、または加数入力端Ａ＝１、Ｂ＝１かつ桁上げ入力端
Ci＝１のときには“1"である。桁上げ出力端Coは加数入
力端Ａ＝１、Ｂ＝１かつ桁上げ入力端Ci＝０、または加
数入力端Ａ＝０、Ｂ＝１かつ桁上げ入力端Ci＝１、また
は加数入力端Ａ＝１、Ｂ＝０かつ桁上げ入力端Ci＝１、
または加数入力端Ａ＝１、Ｂ＝１かつ桁上げ入力端Ci＝
１のときには“1"である。加数入力端Ａ、Ｂおよび桁上
げ入力端Ciのすべての他の入力組み合わせに対しては和
出力端Ｓおよび桁上げ出力端Coは“0"にセットされる。
数入力端Ａ＝０、Ｂ＝１かつ桁上げ入力端Ci＝０、また
は加数入力端Ａ＝１、Ｂ＝０かつ桁上げ入力端Ci＝０、
または加数入力端Ａ＝Ｏ、Ｂ＝Ｏかつ桁上げ入力端Ci＝
１、または加数入力端Ａ＝１、Ｂ＝１かつ桁上げ入力端
Ci＝１のときには“1"である。桁上げ出力端Coは加数入
力端Ａ＝１、Ｂ＝１かつ桁上げ入力端Ci＝０、または加
数入力端Ａ＝０、Ｂ＝１かつ桁上げ入力端Ci＝１、また
は加数入力端Ａ＝１、Ｂ＝０かつ桁上げ入力端Ci＝１、
または加数入力端Ａ＝１、Ｂ＝１かつ桁上げ入力端Ci＝
１のときには“1"である。加数入力端Ａ、Ｂおよび桁上
げ入力端Ciのすべての他の入力組み合わせに対しては和
出力端Ｓおよび桁上げ出力端Coは“0"にセットされる。
本発明により得られる利点は特に、加算器出力端に到
達するために加数入力端および桁上げ入力端における信
号が２つのゲートのみを通過すればよいこと、また本発
明による加算器セルの構成のために必要なスイッチング
トランジスタが少数ですむことにある。
達するために加数入力端および桁上げ入力端における信
号が２つのゲートのみを通過すればよいこと、また本発
明による加算器セルの構成のために必要なスイッチング
トランジスタが少数ですむことにある。
第１図は“桁上げ−セーブ”算術演算機構に対する本発
明による加算器セルの回路図、第２図は従来の加算器セ
ルの回路図、第３図のａは第１図および第２図による加
算器セルに対する論理表、ｂ、ｃは第１図の加算器セル
の第１の回路装置に対する種々の加数入力の値と回路を
構成するトランジスタの作動状態の説明図である。 Ａ、Ｂ……加数入力端 Ci……桁上げ入力端 Co……桁上げ出力端 Ｓ……和出力端 SA1……第１の回路装置 SA2……第２の回路装置 P1〜P5……ｐチャネルスイッチングトランジスタ N1〜N5……ｎチャネルスイッチングトランジスタ I1……インバータ NAND1、NAND2……ナンドゲート ORNAND1〜ORNAND3……オアナンドゲート VDD……作動電圧 GND……接地点
明による加算器セルの回路図、第２図は従来の加算器セ
ルの回路図、第３図のａは第１図および第２図による加
算器セルに対する論理表、ｂ、ｃは第１図の加算器セル
の第１の回路装置に対する種々の加数入力の値と回路を
構成するトランジスタの作動状態の説明図である。 Ａ、Ｂ……加数入力端 Ci……桁上げ入力端 Co……桁上げ出力端 Ｓ……和出力端 SA1……第１の回路装置 SA2……第２の回路装置 P1〜P5……ｐチャネルスイッチングトランジスタ N1〜N5……ｎチャネルスイッチングトランジスタ I1……インバータ NAND1、NAND2……ナンドゲート ORNAND1〜ORNAND3……オアナンドゲート VDD……作動電圧 GND……接地点
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−148530（ＪＰ，Ａ) 特開 昭61−262928（ＪＰ，Ａ)
Claims (1)
- 【請求項１】インバータ（I1）、ナンドゲート（NAND
1）およびオアナンドゲート（ORNAND1）を有しており、
第１および第２の加数入力端（Ａ、Ｂ）がナンドゲート
（NAND1）に、桁上げ入力端（Ci）がインバータ（I1）
に、ナンドゲート（NAND1）の出力端がオアナンドゲー
ト（ORNAND1）の１つのアンド入力端に、インバータ（I
1）の出力端がオアナンドゲート（ORNAND1）の第１のオ
ア入力端にそれぞれ接続されている桁上げ−セーブ算術
演算機構に対する加算器セルにおいて、第１および第２
の加数入力端（Ａ、Ｂ）およびナンドゲート（NAND1）
の出力端が第１の回路装置（SA1）と、また桁上げ入力
端（Ci）およびインバータ（I1）の出力端が第２の回路
装置（SA2）とそれぞれ接続されており、第１の回路装
置（SA1）の第１の出力端がオアナンドゲート（ORNAND
1）の第２のオア入力端と、また第１の回路装置（SA1）
の第２、第３および第４の出力端が第２の回路装置（SA
2）とそれぞれ接続されており、第２の回路装置（SA2）
の出力端が和出力端（Ｓ）を、またオアナンドゲート
（ORNAND1）の出力端が桁上げ出力端（Co）を形成し、
第１の回路装置（SA1）が第１、第２および第３のｐチ
ャネルスイッチングトランジスタ（P1、P2、P3）および
第１、第２および第３のｎチャネルスイッチングトラン
ジスタ（N1、N2、N3）を含んでおり、第１および第２の
ｐチャネルスイッチングトランジスタ（P1、P2）が第１
の直列回路を形成し、また第３のｐチャネルスイッチン
グトランジスタ（P3）がそれに対して並列に接続されて
おり、第１の直列回路の第１の端子および第３のｐチャ
ネルスイッチングトランジスタ（P3）の第１の端子が供
給電圧（VDD）と接続されており、第３のｐチャネルス
イッチングトランジスタ（P3）の第２の端子が第１の直
列回路の第２の端子と、第１および第２のｎチャネルス
イッチングトランジスタ（N1、N2）から成る第１の並列
回路の第１の端子と、第１の回路装置（SA1）の第１の
出力端を介してオアナンドゲート（ORNAND1）の第２の
オア入力端とそれぞれ接続されており、第１の並列回路
の第２の端子が第３のｎチャネルスイッチングトランジ
スタ（N3）を介して接地点（GND）と接続されており、
第１の加数入力端（Ａ）が第１のＰチャネルスイッチン
グトランジスタ（P1）のゲートおよび第２のｎチャネル
スイッチングトランジスタ（N2）のゲートと、第２の加
数入力端（Ｂ）が第２のｐチャネルスイッチングトラン
ジスタ（P2）のゲートおよび第１のｎチャネルスイッチ
ングトランジスタ（N1）のゲートと、またナンドゲート
（NAND1）の出力端が第３のｐチャネルスイッチングト
ランジスタ（P3）のゲートおよび第３のｎチャネルスイ
ッチングトランジスタ（N3）のゲートとそれぞれ接続さ
れており、第２の回路装置（SA2）が第４および第５の
ｐチャネルスイッチングトランジスタ（P4、P5）および
第４および第５のｎチャネルスイッチングトランジスタ
（N4、N5）を含んでおり、第４のｐチャネルスイッチン
グトランジスタ（P4）の第１の端子がインバータ（I1）
の出力端および第５のｐチャネルスイッチングトランジ
スタ（P5）のゲートと接続されており、第４のｎチャネ
ルスイッチングトランジスタ（N4）の第１の端子が桁上
げ入力端（Ci）および第５のｎチャネルスイッチングト
ランジスタ（N5）のゲートと接続されており、第５のｐ
チャネルスイッチングトランジスタ（P5）の第１の端子
が第１の回路装置（SA1）の第２の出力端を介して、第
５のｎチャネルスイッチングトランジスタ（N5）の第１
の端子が第１の回路装置（SA1）の第３の出力端を介し
て、また第４のｐチャネルスイッチングトランジスタ
（P4）のゲート端子および第４のｎチャネルスイッチン
グトランジスタ（N4）のゲート端子が第１の回路装置
（SA1）の第４の出力端を介してそれぞれ第１の回路装
置（SA1）と接続されており、和出力端（Ｓ）が第４の
ｐチャネルスイッチングトランジスタ（P4）および第４
のｎチャネルスイッチングトランジスタ（N4）の第２の
端子並びに第５のｐチャネルスイッチングトランジスタ
（P5）および第５のｎチャネルスイッチングトランジス
タ（N5）の第２の端子にそれぞれ接続されていることを
特徴とする桁上げ−セーブ算術演算機構に対する加算器
セル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3814639.8 | 1988-04-29 | ||
| DE3814639 | 1988-04-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01312626A JPH01312626A (ja) | 1989-12-18 |
| JP3137629B2 true JP3137629B2 (ja) | 2001-02-26 |
Family
ID=6353255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01105724A Expired - Fee Related JP3137629B2 (ja) | 1988-04-29 | 1989-04-25 | 桁上げ‐セーブ算術演算機構に対する加算器セル |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4893269A (ja) |
| EP (1) | EP0339514B1 (ja) |
| JP (1) | JP3137629B2 (ja) |
| CA (1) | CA1312384C (ja) |
| DE (1) | DE58909402D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6543177B1 (en) | 1999-03-26 | 2003-04-08 | Atlantic Gillnet Supply, Inc. | Acoustically visible fishing net |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5576765A (en) * | 1994-03-17 | 1996-11-19 | International Business Machines, Corporation | Video decoder |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0111021A1 (de) * | 1982-12-08 | 1984-06-20 | Deutsche ITT Industries GmbH | Binärer MOS-Paralleladdierer mit geschaltetem Übertrag |
| EP0122946B1 (de) * | 1983-04-15 | 1987-09-09 | Deutsche ITT Industries GmbH | CMOS-Volladdierstufe |
| NL8400408A (nl) * | 1984-02-09 | 1985-09-02 | Philips Nv | Logische optelschakeling. |
| JPS61148530A (ja) * | 1984-12-24 | 1986-07-07 | Hitachi Ltd | デイジタル加算回路 |
| JPS61262928A (ja) * | 1985-05-17 | 1986-11-20 | Matsushita Electric Ind Co Ltd | Ｃｍｏｓ論理回路 |
| US4713790A (en) * | 1985-07-31 | 1987-12-15 | Motorola, Inc. | Exclusive OR/NOR gate having cross-coupled transistors |
| DE3687778D1 (en) * | 1985-09-30 | 1993-03-25 | Siemens Ag | Addierzelle fuer carry-ripple-addierer in cmos-technik. |
| JPH07104774B2 (ja) * | 1985-11-26 | 1995-11-13 | 株式会社東芝 | 同期式演算回路 |
-
1989
- 1989-03-17 US US07/324,807 patent/US4893269A/en not_active Expired - Lifetime
- 1989-04-21 DE DE58909402T patent/DE58909402D1/de not_active Expired - Fee Related
- 1989-04-21 EP EP89107269A patent/EP0339514B1/de not_active Expired - Lifetime
- 1989-04-25 JP JP01105724A patent/JP3137629B2/ja not_active Expired - Fee Related
- 1989-05-01 CA CA000598293A patent/CA1312384C/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6543177B1 (en) | 1999-03-26 | 2003-04-08 | Atlantic Gillnet Supply, Inc. | Acoustically visible fishing net |
Also Published As
| Publication number | Publication date |
|---|---|
| DE58909402D1 (de) | 1995-10-05 |
| US4893269A (en) | 1990-01-09 |
| EP0339514A3 (de) | 1991-09-04 |
| JPH01312626A (ja) | 1989-12-18 |
| EP0339514A2 (de) | 1989-11-02 |
| CA1312384C (en) | 1993-01-05 |
| EP0339514B1 (de) | 1995-08-30 |
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| Date | Code | Title | Description |
|---|---|---|---|
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