JP3200132B2 - マルチプレクサ回路 - Google Patents
マルチプレクサ回路Info
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- JP3200132B2 JP3200132B2 JP00572892A JP572892A JP3200132B2 JP 3200132 B2 JP3200132 B2 JP 3200132B2 JP 00572892 A JP00572892 A JP 00572892A JP 572892 A JP572892 A JP 572892A JP 3200132 B2 JP3200132 B2 JP 3200132B2
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Description
【０００１】
【産業上の利用分野】本発明はＣＭＯＳデバイスを用い
て構成されるマルチプレクサ回路に関するものである。
て構成されるマルチプレクサ回路に関するものである。
【０００２】
【従来の技術】従来の４チャネルマルチプレクサは、図
８に示すように４個の２入力ＡＮＤゲート８１，８２，
８３，８４と、ＮＯＲゲート８５と、インバータ８６と
から構成されるか、又は図１０に示すように４個の２入
力ＮＡＮＤゲート１０１，１０２，１０３，１０４と、
１個の４入力ＮＡＮＤゲート１０５から構成される。な
お、図８及び第１０においてＸi （ｉ＝０，…３）はデ
ータ信号を示し、Ｓi （ｉ＝０，…３）は選択制御信号
を示しＳi が“１”の時にＸi が選択出力される。
８に示すように４個の２入力ＡＮＤゲート８１，８２，
８３，８４と、ＮＯＲゲート８５と、インバータ８６と
から構成されるか、又は図１０に示すように４個の２入
力ＮＡＮＤゲート１０１，１０２，１０３，１０４と、
１個の４入力ＮＡＮＤゲート１０５から構成される。な
お、図８及び第１０においてＸi （ｉ＝０，…３）はデ
ータ信号を示し、Ｓi （ｉ＝０，…３）は選択制御信号
を示しＳi が“１”の時にＸi が選択出力される。
【０００３】図８に示すマルチプレクサをＣＭＯＳデバ
イスを用いて表わすと図９に示すようになる。図９に示
す４チャネルマルチプレクサにおいては、電源ＶDDと出
力端子ＯＵＴの間に４個のＰチャネルＭＯＳトランジス
タが直列に、すなわち４段に接続されている。図８に示
すマルチプレクサは４チャネルであるが、チャネル数が
増せば直列に接続されるＰチャネルＭＯＳトランジスタ
の段数は増加することになる。
イスを用いて表わすと図９に示すようになる。図９に示
す４チャネルマルチプレクサにおいては、電源ＶDDと出
力端子ＯＵＴの間に４個のＰチャネルＭＯＳトランジス
タが直列に、すなわち４段に接続されている。図８に示
すマルチプレクサは４チャネルであるが、チャネル数が
増せば直列に接続されるＰチャネルＭＯＳトランジスタ
の段数は増加することになる。
【０００４】又、図１０に示すマルチプレクサについて
同様にＣＭＯＳデバイスを用いて表わすと（図示せ
ず）、このマルチプレクサは４入力ＮＡＮＤゲートを有
しているため電源と出力端子の間に４個のＮチャネルＭ
ＯＳトランジスタが直列に接続された回路となり、チャ
ネル数に応じて直列に接続されるＮチャネルＭＯＳトラ
ンジスタの段数も増すことになる。
同様にＣＭＯＳデバイスを用いて表わすと（図示せ
ず）、このマルチプレクサは４入力ＮＡＮＤゲートを有
しているため電源と出力端子の間に４個のＮチャネルＭ
ＯＳトランジスタが直列に接続された回路となり、チャ
ネル数に応じて直列に接続されるＮチャネルＭＯＳトラ
ンジスタの段数も増すことになる。
【０００５】
【発明が解決しようとする課題】このようなＣＭＯＳデ
バイスを用いて構成されるマルチプレクサ回路は、電源
と出力端子の間のＭＯＳトランジスタのオン抵抗が小さ
いほど高速に動作する。しかし従来のマルチプレクサ回
路においては、上述のようにチャネル数に応じた個数の
ＭＯＳトランジスタが直列に接続されるためＭＯＳトラ
ンジスタのオン抵抗が直列に接続されることになる。こ
れにより、チャネル数が増えれば回路全体のオン抵抗が
大きくなって高速動作が困難になるという問題があっ
た。又従来のマルチプレクサ回路を高速動作させるため
には、各々のＭＯＳトランジスタのオン抵抗を小さくし
なければならず、ＭＯＳトランジスタのオン抵抗を小さ
くするためにはＭＯＳトランジスタの寸法（特にチャネ
ル幅）を大きくしなければならない。ＭＯＳトランジス
タの寸法を大きくすると集積回路における占有面積が大
きくなるとともに、寄生容量が増加することにより消費
電力も増加するという問題があった。本発明は上記事情
を考慮してなされたものであって、ＭＯＳトランジスタ
の寸法を大きくすることなくチャネル数が増加しても高
速動作を行うことのできるマルチプレクサ回路を提供す
ることを目的とする。
バイスを用いて構成されるマルチプレクサ回路は、電源
と出力端子の間のＭＯＳトランジスタのオン抵抗が小さ
いほど高速に動作する。しかし従来のマルチプレクサ回
路においては、上述のようにチャネル数に応じた個数の
ＭＯＳトランジスタが直列に接続されるためＭＯＳトラ
ンジスタのオン抵抗が直列に接続されることになる。こ
れにより、チャネル数が増えれば回路全体のオン抵抗が
大きくなって高速動作が困難になるという問題があっ
た。又従来のマルチプレクサ回路を高速動作させるため
には、各々のＭＯＳトランジスタのオン抵抗を小さくし
なければならず、ＭＯＳトランジスタのオン抵抗を小さ
くするためにはＭＯＳトランジスタの寸法（特にチャネ
ル幅）を大きくしなければならない。ＭＯＳトランジス
タの寸法を大きくすると集積回路における占有面積が大
きくなるとともに、寄生容量が増加することにより消費
電力も増加するという問題があった。本発明は上記事情
を考慮してなされたものであって、ＭＯＳトランジスタ
の寸法を大きくすることなくチャネル数が増加しても高
速動作を行うことのできるマルチプレクサ回路を提供す
ることを目的とする。
【０００６】
【課題を解決するための手段】本発明によるマルチプレ
クサ回路は、直列に接続されるｎ（≧２）個の第１導電
型のＭＯＳトランジスタからなる直列回路がＮ（≧２）
個並列に接続された第１の並列回路と、直列に接続され
るｎ個の第１導電型のＭＯＳトランジスタからなる直列
回路がＮ個並列に接続された第２の並列回路と、ソース
が第１電源に接続され、ドレインが前記第１の並列回路
の一端に接続される第２導電型の第１のＭＯＳトランジ
スタと、ソースが第１電源に接続され、ドレインが前記
第２の並列回路の一端に接続される第２導電型の第２の
ＭＯＳトランジスタと、を備え、前記第１のＭＯＳトラ
ンジスタのゲートは前記第２のＭＯＳトランジスタのド
レインに接続され、前記第２のＭＯＳトランジスタのゲ
ートは前記第１のＭＯＳトランジスタのドレインに接続
され、前記第１及び第２の並列回路の他端は第２電源に
接続され、前記第１の並列回路内の各直列回路の１つの
ＭＯＳトランジスタのゲートにデータ信号を入力し、こ
の直列回路の他のＭＯＳトランジスタのゲートに前記デ
ータ信号を選択する選択制御信号を入力し、前記第２の
並列回路内の各直列回路の１つのＭＯＳトランジスタの
ゲートにデータ信号の反転信号を入力し、この直列回路
の他のＭＯＳトランジスタのゲートに前記反転信号を選
択する選択制御信号を入力し、前記第１及び第２の並列
回路の前記一端の各々を第１及び第２の出力端子とする
ことを特徴とする。
クサ回路は、直列に接続されるｎ（≧２）個の第１導電
型のＭＯＳトランジスタからなる直列回路がＮ（≧２）
個並列に接続された第１の並列回路と、直列に接続され
るｎ個の第１導電型のＭＯＳトランジスタからなる直列
回路がＮ個並列に接続された第２の並列回路と、ソース
が第１電源に接続され、ドレインが前記第１の並列回路
の一端に接続される第２導電型の第１のＭＯＳトランジ
スタと、ソースが第１電源に接続され、ドレインが前記
第２の並列回路の一端に接続される第２導電型の第２の
ＭＯＳトランジスタと、を備え、前記第１のＭＯＳトラ
ンジスタのゲートは前記第２のＭＯＳトランジスタのド
レインに接続され、前記第２のＭＯＳトランジスタのゲ
ートは前記第１のＭＯＳトランジスタのドレインに接続
され、前記第１及び第２の並列回路の他端は第２電源に
接続され、前記第１の並列回路内の各直列回路の１つの
ＭＯＳトランジスタのゲートにデータ信号を入力し、こ
の直列回路の他のＭＯＳトランジスタのゲートに前記デ
ータ信号を選択する選択制御信号を入力し、前記第２の
並列回路内の各直列回路の１つのＭＯＳトランジスタの
ゲートにデータ信号の反転信号を入力し、この直列回路
の他のＭＯＳトランジスタのゲートに前記反転信号を選
択する選択制御信号を入力し、前記第１及び第２の並列
回路の前記一端の各々を第１及び第２の出力端子とする
ことを特徴とする。
【０００７】
【作用】このように構成された本発明のマルチプレクサ
回路によれば、チャネル数が増加しても電源と出力端子
との間に直列に接続されるＭＯＳトランジスタの段数は
一定である。これにより、トランジスタの寸法を大きく
することなく、チャネル数が増加しても高速動作を行う
ことができる。
回路によれば、チャネル数が増加しても電源と出力端子
との間に直列に接続されるＭＯＳトランジスタの段数は
一定である。これにより、トランジスタの寸法を大きく
することなく、チャネル数が増加しても高速動作を行う
ことができる。
【０００８】
【実施例】本発明によるマルチプレクサ回路の第１の実
施例の構成を図１に示す。この実施例のマルチプレクサ
回路はそのチャネル数が４であって、２個のＰチャネル
ＭＯＳトランジスタＴＰ１，ＴＰ２と、１６個のＮチャ
ネルＭＯＳトランジスタＴＮi （ｉ＝１，…１６）とか
ら構成される。この１６個のＮチャネルトランジタＴＮ
i （ｉ＝１，…１６）は、各々が、直列に接続された２
個のＮチャネルトランジスタＴＮi ，ＴＮi+8 （ｉ＝
１，…４）からなる直列回路が４組並列に接続される第
１の並列回路と、各々が、直列に接続された２個のＮチ
ャネルトランジスタＴＮj ，ＴＮj+8 （ｊ＝５，…８）
からなる直列回路が４組並列に接続される第２の並列回
路と、を形成する。
施例の構成を図１に示す。この実施例のマルチプレクサ
回路はそのチャネル数が４であって、２個のＰチャネル
ＭＯＳトランジスタＴＰ１，ＴＰ２と、１６個のＮチャ
ネルＭＯＳトランジスタＴＮi （ｉ＝１，…１６）とか
ら構成される。この１６個のＮチャネルトランジタＴＮ
i （ｉ＝１，…１６）は、各々が、直列に接続された２
個のＮチャネルトランジスタＴＮi ，ＴＮi+8 （ｉ＝
１，…４）からなる直列回路が４組並列に接続される第
１の並列回路と、各々が、直列に接続された２個のＮチ
ャネルトランジスタＴＮj ，ＴＮj+8 （ｊ＝５，…８）
からなる直列回路が４組並列に接続される第２の並列回
路と、を形成する。
【０００９】ＰチャネルトランジスタＴＰ１及びＴＰ２
はそのソースが電源ＶDDに接続され、トランジスタＴＰ
１のドレインが上記第１の並列回路の１端に接続され、
トランジスタＴＰ２のドレインが上記第２の並列回路に
接続され、第１及び第２の並列回路の他端が接地電源に
接続されている。又、トランジスタＴＰ１のゲートはト
ランジスタＴＰ２のドレインに接続され、トランジスタ
ＴＰ２のゲートはトランジスタＴＰ１のドレインに接続
されている。
はそのソースが電源ＶDDに接続され、トランジスタＴＰ
１のドレインが上記第１の並列回路の１端に接続され、
トランジスタＴＰ２のドレインが上記第２の並列回路に
接続され、第１及び第２の並列回路の他端が接地電源に
接続されている。又、トランジスタＴＰ１のゲートはト
ランジスタＴＰ２のドレインに接続され、トランジスタ
ＴＰ２のゲートはトランジスタＴＰ１のドレインに接続
されている。
【００１０】上記第１の並列回路内のトランジスタＴＮ
i （ｉ＝１，…４）のゲートにはデータ信号Ｘi-1 が付
加され、トランジスタＴＮi+8 （ｉ＝１，…４）のゲー
トには選択制御信号Ｓi-1 が付加される。又、第２の並
列回路内のトランジスタＴＮi+4 （ｉ＝１，…４）のゲ
ートにはデータ信号Ｘi-1 の反転信号バーＸi-1 が付加
され、トランジスタＴＮi+12（ｉ＝１，…４）のゲート
には選択制御信号Ｓi- 1 が付加される。そしてこのマル
チプレクサ回路は、トランジスタＴＰ１のドレインと第
１の並列回路の接続ノード（出力端子Ｏｕｔ１）から反
転出力バーＱと、トランジスタＴＰ２のドレインと第２
の並列回路の接続ノード（出力端子Ｏｕｔ２）から正転
出力Ｑが出力される。
i （ｉ＝１，…４）のゲートにはデータ信号Ｘi-1 が付
加され、トランジスタＴＮi+8 （ｉ＝１，…４）のゲー
トには選択制御信号Ｓi-1 が付加される。又、第２の並
列回路内のトランジスタＴＮi+4 （ｉ＝１，…４）のゲ
ートにはデータ信号Ｘi-1 の反転信号バーＸi-1 が付加
され、トランジスタＴＮi+12（ｉ＝１，…４）のゲート
には選択制御信号Ｓi- 1 が付加される。そしてこのマル
チプレクサ回路は、トランジスタＴＰ１のドレインと第
１の並列回路の接続ノード（出力端子Ｏｕｔ１）から反
転出力バーＱと、トランジスタＴＰ２のドレインと第２
の並列回路の接続ノード（出力端子Ｏｕｔ２）から正転
出力Ｑが出力される。
【００１１】上記実施例の動作を図２を参照して説明す
る。今、図２に示すデータ信号Ｘ0 ，Ｘ1 ，Ｘ2 ，Ｘ3
及び選択制御信号Ｓ0 ，Ｓ1 ，Ｓ2 ，Ｓ3 が図１に示す
マルチプレクサ回路に付加されるものとする。図２のタ
イミングｔ0 において、選択制御信号Ｓ0 のみが“Ｈ”
であり、他の選択制御信号Ｓ1 ，Ｓ2 ，Ｓ3 は“Ｌ”で
あるから、トランジスタＴＮ９，ＴＮ１３はオンしてお
り、トランジスタＴＮ１０，ＴＮ１１，ＴＮ１２，ＴＮ
１４，ＴＮ１５，ＴＮ１６はオフしている。そしてこの
時データ信号Ｘ0 が“Ｈ”であるからトランジスタＴＮ
１はオン、トランジスタＴＮ５はオフしている。したが
って、出力端子Ｏｕｔ２と接地端子の間は遮断されてい
るが、出力端子Ｏｕｔ１と接地端子の間はトランジスタ
ＴＮ１とＴＮ９のオン抵抗を介して導通状態となってい
る。これにより出力端子Ｏｕｔ１が“Ｌ”レベルになっ
て行くことによりトランジスタＴＰ２がオンし、出力端
子Ｏｕｔ２が“Ｈ”レベルになることによりトランジス
タＴＰ１はオフとなり、出力端子Ｏｕｔ１が“Ｌ”レベ
ルに、出力端子Ｏｕｔ２が“Ｈ”レベルになる。この状
態は選択制御信号Ｓ0 が“Ｌ”となるタイミングｔ1 ま
で続く。すなわち、データ信号Ｘ0 が選択されてノード
Ｏｕｔ２から出力される。
る。今、図２に示すデータ信号Ｘ0 ，Ｘ1 ，Ｘ2 ，Ｘ3
及び選択制御信号Ｓ0 ，Ｓ1 ，Ｓ2 ，Ｓ3 が図１に示す
マルチプレクサ回路に付加されるものとする。図２のタ
イミングｔ0 において、選択制御信号Ｓ0 のみが“Ｈ”
であり、他の選択制御信号Ｓ1 ，Ｓ2 ，Ｓ3 は“Ｌ”で
あるから、トランジスタＴＮ９，ＴＮ１３はオンしてお
り、トランジスタＴＮ１０，ＴＮ１１，ＴＮ１２，ＴＮ
１４，ＴＮ１５，ＴＮ１６はオフしている。そしてこの
時データ信号Ｘ0 が“Ｈ”であるからトランジスタＴＮ
１はオン、トランジスタＴＮ５はオフしている。したが
って、出力端子Ｏｕｔ２と接地端子の間は遮断されてい
るが、出力端子Ｏｕｔ１と接地端子の間はトランジスタ
ＴＮ１とＴＮ９のオン抵抗を介して導通状態となってい
る。これにより出力端子Ｏｕｔ１が“Ｌ”レベルになっ
て行くことによりトランジスタＴＰ２がオンし、出力端
子Ｏｕｔ２が“Ｈ”レベルになることによりトランジス
タＴＰ１はオフとなり、出力端子Ｏｕｔ１が“Ｌ”レベ
ルに、出力端子Ｏｕｔ２が“Ｈ”レベルになる。この状
態は選択制御信号Ｓ0 が“Ｌ”となるタイミングｔ1 ま
で続く。すなわち、データ信号Ｘ0 が選択されてノード
Ｏｕｔ２から出力される。
【００１２】タイミングｔ1 になると選択制御信号Ｓ1
のみが“Ｈ”となるから、選択制御信号が付加されるト
ランジスタＴＮi （ｉ＝９，１…１６）の内、トランジ
スタＴＮ１０とＴＮ１４のみがオンする。この時、デー
タ信号Ｘ1 の反転信号バーＸ1 が“Ｈ”であるからトラ
ンジスタＴＮ６がオン状態、トランジスタＴＮ２がオフ
状態である。したがって出力端子Ｏｕｔ２が“Ｌ”レベ
ルになり、これによりトランジスタＴＰ１がオンして出
力端子Ｏｕｔ１が“Ｈ”レベルとなる。この状態は選択
制御信号Ｓ1 が“Ｌ”となるタイミングｔ2 まで続き、
データ信号Ｘ1 が選択されて出力端子Ｏｕｔ２から出力
される。
のみが“Ｈ”となるから、選択制御信号が付加されるト
ランジスタＴＮi （ｉ＝９，１…１６）の内、トランジ
スタＴＮ１０とＴＮ１４のみがオンする。この時、デー
タ信号Ｘ1 の反転信号バーＸ1 が“Ｈ”であるからトラ
ンジスタＴＮ６がオン状態、トランジスタＴＮ２がオフ
状態である。したがって出力端子Ｏｕｔ２が“Ｌ”レベ
ルになり、これによりトランジスタＴＰ１がオンして出
力端子Ｏｕｔ１が“Ｈ”レベルとなる。この状態は選択
制御信号Ｓ1 が“Ｌ”となるタイミングｔ2 まで続き、
データ信号Ｘ1 が選択されて出力端子Ｏｕｔ２から出力
される。
【００１３】タイミングｔ2 になると選択制御信号Ｓ2
のみが“Ｈ”となって、選択制御信号が付加されるトラ
ンジスタの内、トランジスタＴＮ１１，ＴＮ１５のみが
オンする。この時データ信号Ｘ2 の反転信号バーＸ2 が
“Ｈ”であるから、トランジスタＴＮ７がオン状態、ト
ランジスタＴＮ３がオフ状態である。したがって出力端
子Ｏｕｔ２が“Ｌ”レベルになり、これによりトランジ
スタＴＰ１がオンして出力端子Ｏｕｔ１が“Ｈ”レベル
となる。この状態は選択制御信号Ｓ2 が“Ｌ”となるタ
イミングｔ3 まで続き、データ信号Ｘ2 が選択されて出
力端子Ｏｕｔ２から出力される。
のみが“Ｈ”となって、選択制御信号が付加されるトラ
ンジスタの内、トランジスタＴＮ１１，ＴＮ１５のみが
オンする。この時データ信号Ｘ2 の反転信号バーＸ2 が
“Ｈ”であるから、トランジスタＴＮ７がオン状態、ト
ランジスタＴＮ３がオフ状態である。したがって出力端
子Ｏｕｔ２が“Ｌ”レベルになり、これによりトランジ
スタＴＰ１がオンして出力端子Ｏｕｔ１が“Ｈ”レベル
となる。この状態は選択制御信号Ｓ2 が“Ｌ”となるタ
イミングｔ3 まで続き、データ信号Ｘ2 が選択されて出
力端子Ｏｕｔ２から出力される。
【００１４】同様にして選択制御信号Ｓ3 のみが“Ｈ”
となるとデータ信号Ｘ3 が選択されて出力端子Ｏｕｔ２
から出力される。以上説明したように図１に示す回路は
マルチプレクサ機能を有しており、出力端子Ｏｕｔ２か
ら正転出力信号Ｑが出力され、ノードＯｕｔ１から反転
出力信号バーＱが出力される。この図１に示す回路は４
チャネルのマルチプレクサ回路であるが、チャネル数が
増えても第１及び第２の並列回路を構成している、２個
のＮチャネルトランジスタからなる直列回路の数が増え
るだけであり、電源と出力端子の間のトランジスタの段
数は増えない。これによりチャネル数が増加してもトラ
ンジスタのオン抵抗が増えず、高速動作を行うことがで
きる。なお、図１に示すマルチプレクサ回路を８チャネ
ルにした場合の回路図を図７に示す。
となるとデータ信号Ｘ3 が選択されて出力端子Ｏｕｔ２
から出力される。以上説明したように図１に示す回路は
マルチプレクサ機能を有しており、出力端子Ｏｕｔ２か
ら正転出力信号Ｑが出力され、ノードＯｕｔ１から反転
出力信号バーＱが出力される。この図１に示す回路は４
チャネルのマルチプレクサ回路であるが、チャネル数が
増えても第１及び第２の並列回路を構成している、２個
のＮチャネルトランジスタからなる直列回路の数が増え
るだけであり、電源と出力端子の間のトランジスタの段
数は増えない。これによりチャネル数が増加してもトラ
ンジスタのオン抵抗が増えず、高速動作を行うことがで
きる。なお、図１に示すマルチプレクサ回路を８チャネ
ルにした場合の回路図を図７に示す。
【００１５】次に本発明によるマルチプレクサ回路の第
２の実施例の構成を図３に示す。この実施例のマルチプ
レクサ回路は図１に示す第１の実施例のマルチプレクサ
回路において、第１及び第２の並列回路を構成している
直列回路の、直列に接続されているＮチャネルトランジ
スタの段数を１つ増したものである。そして、２種類の
選択制御信号Ａ，Ｂをデコードすることによってデータ
信号Ｘi （ｉ＝０，…３）を選択出力するものである。
図３において、トランジスタＴＮ９，ＴＮ１０，ＴＮ１
３，ＴＮ１４のゲートに選択制御信号Ｂの反転信号バー
Ｂが付加され、トランジスタＴＮ１１，ＴＮ１２，ＴＮ
１５，ＴＮ１６のゲートに選択制御信号Ｂが付加され、
トランジスタＴＮ１７，ＴＮ１９，ＴＮ２１，ＴＮ２３
のゲートに選択制御信号Ａの反転信号バーＡが付加さ
れ、トランジスタＴＮ１８，ＴＮ２０，ＴＮ２２，ＴＮ
２４のゲートに選択信号Ａが付加されている。
２の実施例の構成を図３に示す。この実施例のマルチプ
レクサ回路は図１に示す第１の実施例のマルチプレクサ
回路において、第１及び第２の並列回路を構成している
直列回路の、直列に接続されているＮチャネルトランジ
スタの段数を１つ増したものである。そして、２種類の
選択制御信号Ａ，Ｂをデコードすることによってデータ
信号Ｘi （ｉ＝０，…３）を選択出力するものである。
図３において、トランジスタＴＮ９，ＴＮ１０，ＴＮ１
３，ＴＮ１４のゲートに選択制御信号Ｂの反転信号バー
Ｂが付加され、トランジスタＴＮ１１，ＴＮ１２，ＴＮ
１５，ＴＮ１６のゲートに選択制御信号Ｂが付加され、
トランジスタＴＮ１７，ＴＮ１９，ＴＮ２１，ＴＮ２３
のゲートに選択制御信号Ａの反転信号バーＡが付加さ
れ、トランジスタＴＮ１８，ＴＮ２０，ＴＮ２２，ＴＮ
２４のゲートに選択信号Ａが付加されている。
【００１６】この第２の実施例の動作を図４を参照して
説明する。タイミングｔ0 とｔ1 の間では制御信号バー
Ａと制御信号バーＢが“Ｈ”であるからトランジスタＴ
Ｎ９，ＴＮ１７，ＴＮ１３，ＴＮ２１がオンする。これ
によりデータ信号Ｘ0 が選択されて出力端子Ｏｕｔ２か
ら出力される。又タイミングｔ1 とｔ2 の間では制御信
号Ａと制御信号バーＢが“Ｈ”であるから、トランジス
タＴＮ１０，ＴＮ１８，ＴＮ１４，ＴＮ２２がオンし、
データ信号Ｘ1 が選択されて出力端子Ｏｕｔ２から出力
される。又、タイミングｔ2 とｔ3 の間では制御信号バ
ーＡと制御信号Ｂが“Ｈ”であるから、トランジスタＴ
Ｎ１１，ＴＮ１９，ＴＮ１５，ＴＮ２３がオンし、デー
タ信号Ｘ2 が選択されて出力端子Ｏｕｔ２から出力され
る。又タイミングｔ3 とｔ4 の間では制御信号ＡとＢが
“Ｈ”であるから、トランジスタＴＮ１２，ＴＮ２０，
ＴＮ１６，ＴＮ２４がオンし、データ信号Ｘ3 が選択さ
れて出力端子Ｏｕｔ２から出力される。
説明する。タイミングｔ0 とｔ1 の間では制御信号バー
Ａと制御信号バーＢが“Ｈ”であるからトランジスタＴ
Ｎ９，ＴＮ１７，ＴＮ１３，ＴＮ２１がオンする。これ
によりデータ信号Ｘ0 が選択されて出力端子Ｏｕｔ２か
ら出力される。又タイミングｔ1 とｔ2 の間では制御信
号Ａと制御信号バーＢが“Ｈ”であるから、トランジス
タＴＮ１０，ＴＮ１８，ＴＮ１４，ＴＮ２２がオンし、
データ信号Ｘ1 が選択されて出力端子Ｏｕｔ２から出力
される。又、タイミングｔ2 とｔ3 の間では制御信号バ
ーＡと制御信号Ｂが“Ｈ”であるから、トランジスタＴ
Ｎ１１，ＴＮ１９，ＴＮ１５，ＴＮ２３がオンし、デー
タ信号Ｘ2 が選択されて出力端子Ｏｕｔ２から出力され
る。又タイミングｔ3 とｔ4 の間では制御信号ＡとＢが
“Ｈ”であるから、トランジスタＴＮ１２，ＴＮ２０，
ＴＮ１６，ＴＮ２４がオンし、データ信号Ｘ3 が選択さ
れて出力端子Ｏｕｔ２から出力される。
【００１７】この第２の実施例のマルチプレクサ回路は
少ない種類の選択制御信号を用いて第１の実施例のマル
チプレクサ回路と同様の効果を得ることができる。次に
本発明の第１の実施例の第１の変形例を図５に示す。こ
の変形例のマルチプレクサ回路は、図１に示す第１の実
施例のマルチプレクサ回路において、更に高速動作させ
るためにＮチャネルトランジスタＴＮ５１とＴＮ５２を
新たに設けたものである。そしてトランジスタＴＮ５１
のドレインを出力端子Ｏｕｔ１に接続し、ソースを接地
電源に接続し、ゲートを出力端子Ｏｕｔ２に接続する。
又トランジスタＴＮ５２のドレインを出力端子Ｏｕｔ２
に接続し、そのソースを接地電源に接続し、ゲートを出
力端子Ｏｕｔ１に接続する。このように接続することに
より、例えば選択制御信号Ｓ0 によってデータ信号Ｘ0
が選択されるとき、すなわちトランジスタＴＮ１とＴＮ
９が同時にオンになって出力端子Ｏｕｔ１が“Ｌ”レベ
ルになると、トランジスタＴＰ２がオンして出力端子Ｏ
ｕｔ２が“Ｈ”レベルになり、トランジスタＴ５１をオ
ンさせることにより、出力端子Ｏｕｔ１のレベルを急速
に“Ｌ”レベルにする。
少ない種類の選択制御信号を用いて第１の実施例のマル
チプレクサ回路と同様の効果を得ることができる。次に
本発明の第１の実施例の第１の変形例を図５に示す。こ
の変形例のマルチプレクサ回路は、図１に示す第１の実
施例のマルチプレクサ回路において、更に高速動作させ
るためにＮチャネルトランジスタＴＮ５１とＴＮ５２を
新たに設けたものである。そしてトランジスタＴＮ５１
のドレインを出力端子Ｏｕｔ１に接続し、ソースを接地
電源に接続し、ゲートを出力端子Ｏｕｔ２に接続する。
又トランジスタＴＮ５２のドレインを出力端子Ｏｕｔ２
に接続し、そのソースを接地電源に接続し、ゲートを出
力端子Ｏｕｔ１に接続する。このように接続することに
より、例えば選択制御信号Ｓ0 によってデータ信号Ｘ0
が選択されるとき、すなわちトランジスタＴＮ１とＴＮ
９が同時にオンになって出力端子Ｏｕｔ１が“Ｌ”レベ
ルになると、トランジスタＴＰ２がオンして出力端子Ｏ
ｕｔ２が“Ｈ”レベルになり、トランジスタＴ５１をオ
ンさせることにより、出力端子Ｏｕｔ１のレベルを急速
に“Ｌ”レベルにする。
【００１８】以上説明したようにこの第１の変形例のマ
ルチプレクサ回路は第１の実施例のマルチプレクサ回路
よりも高速動作を行うことができる。次に本発明の第１
の実施例の第２の変形例を図６に示す。この変形例のマ
ルチプレクサ回路は図５に示す第１の変形例のマルチプ
レクサ回路において、ＮチャネルトランジスタＴＮ５
３，ＴＮ５４と、インバータ６１を新たに設けたもので
ある。
ルチプレクサ回路は第１の実施例のマルチプレクサ回路
よりも高速動作を行うことができる。次に本発明の第１
の実施例の第２の変形例を図６に示す。この変形例のマ
ルチプレクサ回路は図５に示す第１の変形例のマルチプ
レクサ回路において、ＮチャネルトランジスタＴＮ５
３，ＴＮ５４と、インバータ６１を新たに設けたもので
ある。
【００１９】トランジスタＴＮ５３のドレインは第１の
並列回路の他端及びトランジスタＴＮ５１のソースに接
続され、そのソースは接地電源に接続される。又、トラ
ンジスタＴ５４は第２の並列回路及びトランジスタＴＮ
５２と並列に接続される。そしてトランジスタＴＮ５４
のゲートには制御信号Ｓt が入力され、トランジスタＴ
Ｎ５３のゲートには制御信号Ｓt をインバータ６１によ
って反転した信号バーＳt が入力されている。
並列回路の他端及びトランジスタＴＮ５１のソースに接
続され、そのソースは接地電源に接続される。又、トラ
ンジスタＴ５４は第２の並列回路及びトランジスタＴＮ
５２と並列に接続される。そしてトランジスタＴＮ５４
のゲートには制御信号Ｓt が入力され、トランジスタＴ
Ｎ５３のゲートには制御信号Ｓt をインバータ６１によ
って反転した信号バーＳt が入力されている。
【００２０】第２の変形例のマルチプレクサ回路におい
て、制御信号Ｓt が“Ｌ”レベルであればトランジスタ
ＴＮ５３がオン、トランジスタＴＮ５４がオフし、図５
に示すマルチプレクサ回路と同一の動作を行う。制御信
号Ｓt が“Ｈ”レベルの場合はトランジスタＴＮ５３が
オフし、トランジスタＴＮ５４がオンすることにより出
力端子Ｏｕｔ１は接地電源とは遮断されるとともに出力
端子Ｏｕｔ２が“Ｌ”レベルとなる。これによりトラン
ジスタＴＰ１がオンし、出力端子Ｏｕｔ１が“Ｈ”レベ
ルになり、トランジスタＴＮ５２をオンさせる。したが
って制御信号Ｓt を“Ｌ”レベルにすることにより第２
の変形例のマルチプレクサ回路は第１の変形例のマルチ
プレクサ回路と同じ動作を行い、制御信号Ｓt を“Ｈ”
レベルにすることにより出力端子Ｏｕｔ１を“Ｌ”レベ
ルに、出力端子Ｏｕｔ２を“Ｈ”レベルにすることがで
きる。この第２変形例において、トランジスタＴＮ５
１，ＴＮ５２を取除いても第２の変形例と同じ動作をさ
せることができる。
て、制御信号Ｓt が“Ｌ”レベルであればトランジスタ
ＴＮ５３がオン、トランジスタＴＮ５４がオフし、図５
に示すマルチプレクサ回路と同一の動作を行う。制御信
号Ｓt が“Ｈ”レベルの場合はトランジスタＴＮ５３が
オフし、トランジスタＴＮ５４がオンすることにより出
力端子Ｏｕｔ１は接地電源とは遮断されるとともに出力
端子Ｏｕｔ２が“Ｌ”レベルとなる。これによりトラン
ジスタＴＰ１がオンし、出力端子Ｏｕｔ１が“Ｈ”レベ
ルになり、トランジスタＴＮ５２をオンさせる。したが
って制御信号Ｓt を“Ｌ”レベルにすることにより第２
の変形例のマルチプレクサ回路は第１の変形例のマルチ
プレクサ回路と同じ動作を行い、制御信号Ｓt を“Ｈ”
レベルにすることにより出力端子Ｏｕｔ１を“Ｌ”レベ
ルに、出力端子Ｏｕｔ２を“Ｈ”レベルにすることがで
きる。この第２変形例において、トランジスタＴＮ５
１，ＴＮ５２を取除いても第２の変形例と同じ動作をさ
せることができる。
【００２１】なお、上記第１及び第２の実施例、並びに
第１及び第２の変形例においては、Ｎチャネルトランジ
スタを信号入力用に用いているが、Ｎチャネルトランジ
スタをＰチャネルトランジスタに、Ｐチャネルトランジ
スタをＮチャネルトランジスタに置換えて、Ｐチャネル
トランジスタを信号入力用として用いても良い。
第１及び第２の変形例においては、Ｎチャネルトランジ
スタを信号入力用に用いているが、Ｎチャネルトランジ
スタをＰチャネルトランジスタに、Ｐチャネルトランジ
スタをＮチャネルトランジスタに置換えて、Ｐチャネル
トランジスタを信号入力用として用いても良い。
【００２２】
【発明の効果】本発明によれば、ＭＯＳトランジスタの
寸法を大きくすることなく、チャネル数が増加しても高
速動作を行うことができる。
寸法を大きくすることなく、チャネル数が増加しても高
速動作を行うことができる。
【図１】本発明によるマルチプレクサ回路の第１の実施
例の構成を示す回路図。
例の構成を示す回路図。
【図２】第１の実施例の動作を示すタイミングチャー
ト。
ト。
【図３】本発明によるマルチプレクサ回路の第２の実施
例を示す回路図。
例を示す回路図。
【図４】第２の実施例の動作を示すタイミングチャー
ト。
ト。
【図５】第１の実施例の第１の変形例を示す回路図。
【図６】第１の実施例の第２の変形例を示す回路図。
【図７】第１の実施例のマルチプレクサ回路のチャネル
数を８とした場合の回路図。
数を８とした場合の回路図。
【図８】従来のマルチプレクサの論理回路図。
【図９】図８に示すマルチプレクサの構成回路図。
【図１０】従来のマルチプレクサの論理回路図。
【符号の説明】 ＴＰi （ｉ＝１，２） ＰチャネルＭＯＳトランジスタ ＴＮi （ｉ＝１，…１６） ＮチャネルＭＯＳトランジ
スタ Ｘi （ｉ＝０，１…３） データ信号 Ｓi （ｉ＝０，…３） 選択制御信号
スタ Ｘi （ｉ＝０，１…３） データ信号 Ｓi （ｉ＝０，…３） 選択制御信号
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−143013（ＪＰ，Ａ) 特開 平３−62728（ＪＰ，Ａ) 特開 平２−4011（ＪＰ，Ａ) 特開 昭61−54711（ＪＰ，Ａ) 特開 平４−360311（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 17/00 - 17/70
Claims (3)
- 【請求項１】直列に接続されるｎ（≧２）個の第１導電
型のＭＯＳトランジスタからなる直列回路がＮ（≧２）
個並列に接続された第１の並列回路と、直列に接続され
るｎ個の第１導電型のＭＯＳトランジスタからなる直列
回路がＮ個並列に接続された第２の並列回路と、ソース
が第１電源に接続され、ドレインが前記第１の並列回路
の一端に接続される第２導電型の第１のＭＯＳトランジ
スタと、ソースが第１電源に接続され、ドレインが前記
第２の並列回路の一端に接続される第２導電型の第２の
ＭＯＳトランジスタと、を備え、前記第１のＭＯＳトラ
ンジスタのゲートは前記第２のＭＯＳトランジスタのド
レインに接続され、前記第２のＭＯＳトランジスタのゲ
ートは前記第１のＭＯＳトランジスタのドレインに接続
され、前記第１及び第２の並列回路の他端は第２電源に
接続され、前記第１の並列回路内の各直列回路の１つの
ＭＯＳトランジスタのゲートにデータ信号を入力し、こ
の直列回路の他のＭＯＳトランジスタのゲートに前記デ
ータ信号を選択する選択制御信号を入力し、前記第２の
並列回路内の各直列回路の１つのＭＯＳトランジスタの
ゲートにデータ信号の反転信号を入力し、この直列回路
の他のＭＯＳトランジスタのゲートに前記反転信号を選
択する選択制御信号を入力し、前記第１及び第２の並列
回路の前記一端の各々を第１及び第２の出力端子とする
ことを特徴とするマルチプレクサ回路。 - 【請求項２】ドレインが前記第１の出力端子に接続され
ソースが前記第２電源に接続されゲートが前記第２の出
力端子に接続される第１導電型の第１のＭＯＳトランジ
スタと、ドレインが前記第２の出力端子に接続されソー
スが前記第２電源に接続されゲートが前記第１の出力端
子に接続される第１導電型の第２のＭＯＳトランジスタ
と、を備えていることを特徴とする請求項１記載のマル
チプレクサ回路。 - 【請求項３】前記第１及び第２の並列回路のうちの１方
の並列回路の他端と第２電源との間に直列に接続される
第１導電型の第３のＭＯＳトランジスタと、他方の並列
回路と並列に接続される第１導電型の第４のＭＯＳトラ
ンジスタと、を更に備え、 前記第３及び第４のＭＯＳトランジスタのうちの一方の
トランジスタのゲートに制御信号を入力し、他方のトラ
ンジスタのゲートに前記制御信号の反転信号を入力する
ことを特徴とする請求項１又は２記載のマルチプレクサ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00572892A JP3200132B2 (ja) | 1992-01-16 | 1992-01-16 | マルチプレクサ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00572892A JP3200132B2 (ja) | 1992-01-16 | 1992-01-16 | マルチプレクサ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05191239A JPH05191239A (ja) | 1993-07-30 |
| JP3200132B2 true JP3200132B2 (ja) | 2001-08-20 |
Family
ID=11619186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00572892A Expired - Fee Related JP3200132B2 (ja) | 1992-01-16 | 1992-01-16 | マルチプレクサ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3200132B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102058223B1 (ko) | 2017-05-12 | 2019-12-20 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 멀티플렉서 회로, 전압을 멀티플렉싱하기 위한 반도체 디바이스, 및 그 동작 방법 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5532634A (en) * | 1993-11-10 | 1996-07-02 | Kabushiki Kaisha Toshiba | High-integration J-K flip-flop circuit |
| JP3810298B2 (ja) | 2001-10-19 | 2006-08-16 | 富士通株式会社 | マルチプレクサ回路 |
-
1992
- 1992-01-16 JP JP00572892A patent/JP3200132B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102058223B1 (ko) | 2017-05-12 | 2019-12-20 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 멀티플렉서 회로, 전압을 멀티플렉싱하기 위한 반도체 디바이스, 및 그 동작 방법 |
| US10680609B2 (en) | 2017-05-12 | 2020-06-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multiplexer circuit, and method and system for generating layout diagram corresponding to same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05191239A (ja) | 1993-07-30 |
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